CN101206908A - 存储器设备、存储器控制器和存储器系统 - Google Patents

Abstract

本发明提供了一种图像存储器、图像存储器系统和存储器控制器。该存储器设备具有：具有多个存储器单位区域的存储器单元阵列，其中每个单位区域由地址选择；多个输入/输出端子；以及前两者之间的输入/输出单元。每个存储器单位区域中存储有分别与多个输入/输出端子相对应的多个字节或比特数据项，并且存储器单元阵列和输入/输出单元响应于第一操作代码，基于输入地址和字节或比特的组合信息访问存储在与输入地址相对应的第一存储器单位区域和与第一存储器单位区域相邻的第二存储器单位区域中的多个字节或比特，然后从被访问的第一和第二存储器单位区域内的多个字节或比特中，将基于组合信息的多个字节或比特的组合与多个输入/输出端子相关联。

Description

存储器设备、存储器控制器和存储器系统

技术领域

本发明涉及用于记录包括数字图像数据在内的二维阵列式(two-dimensionally arrayed)数据的存储器设备，该存储器设备的存储器控制器以及存储器系统。具体而言，本发明涉及用于增大指示每单位时间可处理的数据项的数目的有效带宽的存储器设备、存储器控制器和存储器系统。

背景技术

用于记录像数字图像数据这样的二维阵列式数据的存储器设备的市场规模已经随着通过数字广播或因特网进行的视频分发的流行而逐渐增长。数字图像数据是通过利用多个比特构成像素的灰度级信息(例如8比特的256个灰度级级别)来获得的一组数据。例如，用于高清晰度广播的图像数据的一帧由1920×1040个像素构成。此图像数据的每一帧被根据预定的映射方法布置在图像存储器内的地址空间中。

基于目前流行的同步DRAM(SDRAM)的配置和操作，这种存储器映射被定义成使得能够进行最高效的访问。例如，SDRAM具有多个存储体(bank)，并且每个存储体具有多条字线和位线、处于字线和位线交点处的多个存储器单元以及与位线相对应的传感放大器(sense amplifier)。多个存储体可独立地执行激活操作(active operation)。SDRAM中执行的激活操作是用于选择字线并基于行地址激活相应的传感放大器的一系列操作。此外，SDRAM中执行的读操作是用于基于列地址向输入/输出端子输出位线电势作为读数据的一系列操作，其中位线电势被传感放大器放大，而写操作是用于将所选的写数据输入到基于列地址选择的位线的一系列操作，其中写数据是从输入/输出存储器输入的。

SDRAM的存储器内的地址空间由多个页区域构成，其中每个页区域可由一个存储体地址和一个行地址来选择，并且每个页区域具有可由列地址选择的一组比特或一组字节。由列地址选择的字节群组(或比特群组)经由多个输入/输出端子输入/输出。

根据公知的映射方法，对于页区域内能由列地址选择的字节群组(或比特群组)中的每个字节(或比特)，数字图像数据中有一个像素与之相关联。此外，根据该映射方法，SDRAM的每个存储体能够独立地执行激活操作和读或写操作，从而与数字图像数据的像素布置相关联的多个页区域被布置成使得在图像上彼此垂直和水平相邻的页区域分别对应于不同的存储体地址。例如，如果SDRAM由四个存储体构成，那么与存储体地址BA＝0，1相对应的页区域被交替布置在奇数行中，而与存储体地址BA＝2，3相对应的页区域被交替布置在偶数行中。通过以这种方式布置页区域，当读或写图像数据的一帧时，不同的存储体可交替地并且暂时重叠地执行激活操作和读或写操作，于是作为每单位时间可处理的像素数目的带宽可显著增大。

专利文献1和2描述了通过允许对用于存储图像数据的半导体存储器中的多个行同时进行访问来提高访问效率的技术。

[专利文献1]日本未实审专利公布No.2001-312885

[专利文献2]日本未实审专利公布No.H08-180675

发明内容

[本发明要解决的问题]

用于存储数字图像数据等等的存储器设备需要：水平访问，其中图像数据的写和读是按像素矩阵的布置顺序来执行的；以及矩形访问，其中图像数据的写和读是在像素矩阵的部分矩形区域上执行的。水平访问对应于通过反复执行图像数据的水平扫描来写或读图像数据的一帧的光栅扫描操作。此外，矩形访问对应于用于在执行(例如MPEG文件的)编码操作时读取图像数据的小矩形块以获得运动向量的操作，或者对应于用于在利用解码操作再现图像时读和写图像数据的一块的操作。

但是，由于像素的图像数据被利用上述映射方法存储在存储器的地址空问中，因此问题在于在进行矩形访问时有效带宽减小了。首先，在被存储体地址和行地址选择的页区域中，一组字节，即多个字节(或多个比特)被列地址同时访问。但是，在将要利用矩形访问来访问的矩形区域不匹配被列地址选择的多个字节(或多个比特)的情况下，当利用一个列地址进行访问时不必要的输入/输出数据会被生成。其次，在将要利用矩形访问来访问的矩形图像区域不匹配地址空间内的页区域的情况下，需要对超过页区域边界的多个页区域进行访问，因此要求复杂的存储器控制。

如果作为访问目标的矩形图像区域不匹配页区域以及被列地址选择的多个字节(或多个比特)，则上述第一和第二问题导致更复杂的存储器控制和有效带宽的进一步减小。

因此，本发明的一个目的是提供一种解决在对存储器设备的矩形访问中导致的上述问题的存储器设备、该存储器设备的存储器控制器和存储器系统。

[解决问题的手段]

为了实现上述目的，本发明的第一方面是一种存储器设备，它具有：

具有多个存储器单位区域的存储器单元阵列，其中每个存储器单位区域由地址选择；

多个输入/输出端子；以及

提供在存储器单元阵列和多个输入/输出端子之间的输入/输出单元，

其中每个存储器单位区域中存储有分别与多个输入/输出端子相对应的多个字节或比特数据项，并且

基于输入地址和字节或比特的组合信息，存储器单元阵列和输入/输出单元响应于第一操作代码访问存储在与输入地址相对应的第一存储器单位区域和与第一存储器单位区域相邻的第二存储器单位区域中的多个字节或比特，然后从被访问的第一和第二存储器单位区域内的多个字节或比特中，将基于组合信息的多个字节或比特的组合与多个输入/输出端子关联起来。

根据上述第一方面，存储器设备可以响应于与输入地址一起提供的第一操作代码，基于输入地址和组合信息同时输入/输出多个字节(或多个比特)的任何组合的数据，因而存储器设备可防止超过存储器单位区域边界的矩形访问中有效带宽的减小。

为了实现上述目的，根据本发明的第二方面，存储器系统具有：第一方面的存储器设备；以及存储器控制器，该存储器控制器提供第一操作代码、地址、以及关于字节或比特的组合的组合信息，并且访问存储器设备的第一和第二存储器单位区域内的多个字节或比特。

为了实现上述目的，根据本发明的第三方面，用于控制第一方面的存储器设备的存储器控制器将第一操作代码、地址和关于字节或比特的组合的组合信息提供给存储器设备，以便访问存储器设备的第一和第二存储器单位区域内的多个字节或比特。

[本发明的效果]

即使存储器设备中要被访问的访问目标区域未与由输入地址选择的存储器单位区域对齐，也可利用关于字节或比特的组合的组合信息来访问两个相邻存储器单位区域内的多个字节或比特的任何组合。

附图说明

图1是示出根据本实施例的图像存储器的存储器映射的图。

图2是示出图像存储器中的两种访问的图。

图3是示出水平访问的问题的图。

图4是示出矩形访问的第一问题的图。

图5是示出矩形访问的第二问题的图。

图6是示出本实施例中执行的整体操作的图。

图7是示出本实施例的整体操作的另一示例的图。

图8是根据本实施例的图像处理系统的配置图。

图9是根据本实施例的图像存储器的配置图。

图10是用于说明字节边界(byte boundary)功能的图。

图11是字节边界功能的定时图。

图12是用于说明用于不同映射的字节边界功能的图。

图13是用于说明图12所示的大端排序(big endian)和小端排序(little endian)的图。

图14是用于说明专用存储器映射中的字节边界功能的图。

图15是用于说明图14所示的专用存储器映射的图。

图16是示出矩形访问中的字节边界功能的定时图。

图17是用于实现字节边界功能的图像处理系统的配置图。

图18是示出字节边界功能的图。

图19是实现简化字节边界功能的图像处理系统的配置图。

图20是用于说明实现图19所示的简化字节边界功能的图像处理系统的图。

图21是示出具有字节边界功能的存储器的示意性配置的图。

图22是示出具有字节边界功能的图像存储器的第一示例的图。

图23是用于说明图22所示的操作的图。

图24是示出具有字节边界功能的图像存储器的第二示例的图。

图25是用于说明图24所示的操作的图。

图26是示出具有字节边界功能的图像存储器的第二示例的修改示例(1)的操作的图。

图27是示出具有字节边界功能的图像存储器的第二示例的修改示例(2)的操作的图。

图28是示出具有字节边界功能的图像存储器的第二示例的修改示例(3)的操作的图。

图29是示出具有字节边界功能的图像存储器的第三示例的图。

图30是用于说明图29所示的操作的图。

图31是示出具有字节边界功能的图像存储器的输入/输出端子的联系手段的图。

图32是示出图31所示的操作的图。

图33是示出用于控制具有字节边界功能的图像存储器的输入/输出端子的联系手段的图。

图34是示出图33所示的操作的图。

图35是具有字节边界功能并能够对排序作出响应的图像存储器的配置图(1)。

图36是具有字节边界功能并能够对排序作出响应的图像存储器的配置图(2)。

图37是具有字节边界功能并能够对排序作出响应的图像存储器的配置图(3)。

图38是图37所示的DDR存储器的上行(UP)模式的操作定时图。

图39是图37所示的DDR存储器的下行(DOWN)模式的操作定时图。

图40是用于说明指定字节边界功能的边界的方法的图。

图41是用于示出起始字节SB和偏移值SV的转换电路的图。

图42是用于说明利用字节边界功能的自动矩形访问的图。

图43是自动矩形访问的定时图。

图44是自动矩形访问中所需的内部列地址计算器的配置图。

图45是示出当由字节边界功能所进行的访问到达页区域的末尾时执行的存储器操作的示例的图。

图46是示出当由字节边界功能所进行的访问到达页区域的末尾时执行的存储器操作的另一示例的图。

图47是示出当由字节边界功能所进行的访问到达页区域的末尾时执行的存储器操作的另一示例的图。

图48是用于说明字节边界功能的其他应用的图。

图49是用于说明字节边界功能的其他应用的图。

图50是用于说明字节边界功能的其他应用的图。

图51是图像处理系统的配置图。

图52是示出存储器控制部分(存储器控制器)的输入和输出信号的图。

图53是用于说明作为帧图像内的读取目标的参考图像区域的图。

图54是存储器控制器的详细配置图。

图55是用于说明由参考图像读取控制器514中的互预测部分513执行的计算的图。

图56是示出由参考图像读取控制器514中的互预测部分513执行的计算的示例的图。

图57是示出存储器映射的示例的图。

图58是示出存储器映射12中的页区域14的配置的图。

图59是示出参考图像区域在存储器映射图上的布置的图，该参考图像区域在图56中示出。

图60是示出参考图像区域在存储器映射图上的另一布置的图。

图61是针对没有字节边界功能的存储器的存储器控制器的定时图。

图62是针对具有字节边界功能的存储器的存储器控制器的定时图。

图63是针对没有字节边界功能和多存储体访问功能的存储器的存储器控制器的定时图。

图64是针对具有多存储体访问功能和字节边界功能的存储器的存储器控制器的定时图。

图65是存储器控制器的控制操作的流程图。

图66是存储器控制器的控制操作的流程图。

具体实施方式

现在参考附图描述本发明的实施例。但是，本发明的技术领域并不局限于这些实施例，因而覆盖了专利权利要求及其等同物中描述的主题。

[图像存储器的存储器映射和映射存储器中涉及的问题]

图1示出根据本实施例的图像存储器的存储器映射。在图1中，具有显示设备10的图像处理系统中的显示图像数据被存储在图像存储器15中。显示图像数据由关于每个像素的亮度信号Y和色差信号Ca和Cb以及每个像素的RGB灰度级信号的数据构成，其中每个信号例如由8比特(1字节)数据构成。

同时，图像存储器15一般由诸如SDRAM这样的高容量高速度半导体存储器设备构成，在这种半导体存储器设备中，集成电路形成在半导体衬底上。这种图像存储器由多个存储体Bank0至3(图1所示的四个存储体)构成，其中每个Bank0-3具有多个块BLK-0，并且每个块具有多条字线WL、位线BL以及位于字线和位线的交点处的存储器单元MC。每个存储器单元由栅极连接到字线的MOS晶体管(未示出)和连接到晶体管的电容器构成。在图1所示的示例中，四个存储体分别与存储体地址BA0至3相关联，字线与行地址RA0至7相关联，位线与列地址CA0至127相关联。存储体内的字线由存储体地址BA和行地址RA的组合选择，字线由列地址CA选择。4个字节的数据项BY0至3由存储体地址BA、行地址RA和列地址CA访问。由于1字节由8个比特构成，因此4个字节的数据项，即4×8＝32比特数据在一次访问中与存储器的输入/输出端子相关联，然后执行读或写。一般来说，上述1字节数据(8比特数据)对应于一个像素的信号。通过在一次访问中输入/输出4字节数据项，指示针对图像数据每单位时间可访问的像素数目的带宽可得以增大。

根据用于显示图像数据的存储器映射12，其中每一个由存储体地址BA和行地址RA指定的页区域14按行和列放置。如放大区域14E中所示，一个页区域14具有由列地址CA0至127指定的128个存储器单位区域，每个存储器单位区域存储了4个字节的数据项BY0至3。4个字节的数据项BY0至3经由存储器的总共32个输入/输出端子，即经由输入/输出端子DQ0至7、DQ8至15、DQ16至23和DQ24至31被输入/输出。每个字节的8比特数据对应于一个像素的信号数据。

存储器映射图12适合于以高速操作诸如SDRAM这样的由多个存储体构成的图像存储器15。响应于与存储体地址BA和行地址RA一起提供的激活命令，SDRAM执行以下激活操作：驱动所选存储体内所选字线，将存储在存储器单元中的数据读到位线中，激活与位线相关联的传感放大器以放大位线电势，然后响应于与列地址CA一起提供的读命令，执行用于从所选位线读取数据的读操作。或者，在执行激活操作之后，SDRAM响应于与列地址CA和写数据一起提供的写命令，执行将写数据写入所选位线中的写操作。利用预充电命令的预充电操作在读操作或写操作之后被执行，然后激活操作和读或写操作被再次执行。这样，在SDRAM中，每个存储体可独立地执行激活操作、读操作和写操作。

根据图1所示的存储器映射图12，不同的存储体地址BA0至3被指派给彼此垂直和水平相邻的页区域14。具体而言，存储体地址BA0和1被交替布置在存储器映射图12中的奇数行中，而存储体地址BA2和3被交替布置在偶数行中。此外，行地址RA0至7在存储器映射图12的光栅方向(行方向)上被反复递增2，并且存储器映射图12中的每一行在每四个行地址RA0至3和RA4至7后卷绕。

通过采用用于在不使具有相同存储体的页区域在行方向或列方向上彼此相邻的情况下分配图像上的页区域的存储器映射，可以在利用两个存储体同时执行激活操作和读/写操作的同时对图像存储器进行水平访问，从而访问效率可得以提高，其中水平访问是对图像存储器进行的代表性访问，即其中页区域14在行方向上移动并且一个页区域被选择的访问。这同样适用于图像存储器在垂直方向上被访问的情况。

图2示出图像存储器中的两种访问。图2(A)所示的水平访问是通常发生在输入/输出视频帧图像时的访问，并且对应于用于从左上到右下在水平方向20上访问图像的光栅扫描。另一方面，图2(B)所示的矩形访问是通常发生在压缩或扩展MPEG图像等等时的访问，并且对应于用于在具有任意纵横比的矩形22内在箭头24的方向上从左上到右下访问图像的操作。矩形区域22对应于作为用于提取MPEG图像的运动向量的目标的块等等。

一般来说，在使用图像存储器的图像系统中，传送作为帧存储器的图像存储器的传送速率被设置为快于图像显示操作的速度，以便在通过水平访问图像存储器而读取的图像数据被显示在屏幕上的同时，新的帧数据被利用矩形访问创建，并且该帧数据被连续创建和输出。因此，水平访问和矩形访问在实际图像系统中都被进行。

在水平访问中，扫描是在水平方向20上执行的，因而存储器访问可在同时激活相邻存储体的同时高效地进行。另一方面，在矩形访问中，不会使得要访问的矩形区域22的位置超出单个存储体和存储体内的页区域，从而可通过执行用于指定存储体地址BA和行地址RA的单次激活操作来访问矩形区域22内的数据，因而可执行高效的存储器访问，就像水平访问那样。

图3示出水平访问的问题。图3示出了在上述存储器映射图12中在水平方向20上进行的水平访问的定时图30。在此定时图中，在水平访问(图中的20)存储器映射图12的第四行中的页区域时(BA0/RA4、BA1/RA4、BA0/RA5、BA1/RA5)，自动刷新命令AREF被生成。定时图30示出了命令CMD、时钟CLK、存储体地址BA、行地址RA、列地址CA和输入/输出端子DQ。

作为前提，突发长度BL被设置为4。当对具有BA0/RA4的页区域执行激活操作并且利用读命令RD33发布指令以读取具有BA0/CA0的页区域时，四个32比特数据项在预定的等待时间(在图中是四个时钟)之后在四个时钟周期中相继从输入/输出端子DQ输出。具体而言，页区域BA0/RA4内相应列地址CA0至3中的四个32比特数据项中的每一个被相继输出四次。此突发操作作为标准是SDRAM所必需的。上述操作暗示图1中放大的页区域14E内的列地址CA0至3中的每一个的每个4字节(32比特)数据项被相继输出四次。

接下来，页区域BA1/RA4的4个字节的数据项利用激活命令ACT34和读命令RD35被输出。类似地，页区域BA0/RA5的4个字节的数据项利用激活命令ACT36和读命令RD37被输出，并且页区域BA1/RA5的4个字节的数据项利用激活命令ACT38和读命令RD39被输出。

此时，当用于指定行地址RA的自动刷新命令AREF40被生成时，配置图像存储器的SDRAM存储器并行地对所有并入的存储体即存储体BA0至3执行刷新操作。具体而言，相应的四个存储体内的相应的行地址RA6的字线被同时驱动，相应的传感放大器被激活，重写被执行，然后预充电操作被执行。该刷新操作是对图3所示的存储器映射图12内的四个页区域31执行的。因此，在刷新操作时段tREF期间，水平访问(箭头20)暂时停止。在刷新操作时段tREF之后，下一页区域BA0/RA6被利用激活命令ACT41和读命令RD(未示出)再次访问，从而水平访问被重新启动。

由于刷新操作是利用刷新命令AREF对四个存储体同时执行的，因此当在进行水平访问的同时生成刷新命令时，水平访问被暂时停止，因而有效带宽变窄。这是水平访问中发生的问题。

图4示出矩形访问的第一问题。图4(A)示出水平访问的示例，图4(B)示出矩形访问的示例。两个示例都是超过由列地址CA选择的存储器单位区域(4字节区域)45的边界的访问。如上所述，根据公知的存储器映射图，由存储体地址BA和行地址RA指定的页区域14被分割成由列地址CA0至27选择的多个存储器单位区域45，并且四个字节的数据项BY0至3被单个列地址CA同时访问。每个字节的8比特数据对应于一个像素的信号。

因此，虽然水平访问是相对较经济地进行的，但在矩形访问中却会发生不必要的数据输入/输出，因而有效带宽减小。

在图4(A)所示的水平访问中，当访问区域22A时，在用于指定页区域BA0/RA0的激活命令ACT之后，对于列地址CA0至3发布四个读命令RD，并且列地址CA0至3中的每一个的4字节的数据项BY0至3被相继输入/输出。在这种情况下，区域22A包含从列地址CA0的字节BY2和3到列地址CA3的字节BY0和1的片段。因此，在与列地址CA0相对应的4字节数据的输入/输出DQ中，字节BY0和1的数据项是不需要的，而在与列地址CA3相对应的4字节数据的输入/输出DQ中，字节BY2和3的数据项也是不需要的。因此，有效输出数据的量是12字节/16字节。

另一方面，在图4(B)所示的矩形访问中，当访问矩形区域22B时，在用于指定页区域BA0/RA0的激活命令ACT之后，对于列地址CA0、1、4、5、8和9发布六个读命令RD，并且列地址CA0、1、4、5、8和9中的每一个的4字节的数据项BY0至3被相继输入/输出。但是，矩形区域22B不匹配由列地址选择的存储器单位区域(4字节区域)45的边界并且超过了4字节区域的边界，因而4字节的数据项BY0至3中的每一个中有一半是不必要的数据。具体而言，有效输出数据量是12字节/24字节。图4(B)示出了最坏情况。

如上所述，即使要被访问的数据具有相同数目的字节，在矩形访问中，需要通过发送读命令RD六次来输入/输出24字节的数据，而在水平访问中，通过发送读命令RD四次就可输入/输出16字节的数据。因此，在超过由单个列地址选择的4字节区域(存储器单位区域)45的边界的矩形访问中，有效带宽减小了。这是矩形访问的第一问题。

图5示出矩形访问的第二问题。矩形访问是对任意矩形区域进行的访问，有时超过相邻页区域14的边界14BOU。图5示出矩形区域22(A)是同一页区域BA1/RA6内的16字节区域的情况，以及矩形区域22(B)是覆盖四个相邻页区域BA3/RA2、BA2/RA3、BA1/RA6和BA0/RA7的16字节区域的情况。

在矩形区域22(A)的情况下，可通过对页区域BA1/RA6发布激活命令ACT(图中的50)一次并对列地址CA 6、7、10和11发布读命令RD(图中的52)四次来输入/输出16字节的数据，如定时图中所示。

另一方面，在矩形区域22(B)的情况下，只有对页区域BA3/RA2、BA2/RA3、BA1/RA6和BA0/RA7发布激活命令ACT(图中的54)四次并对列地址CA127(BA3)、CA 124(BA2)、CA 3(BA1)和CA0(BA0)发布读命令RD(图中的56)四次，才能输入/输出14字节的数据，如定时图中所示。具体而言，在矩形区域22包括相邻页区域的情况下，激活操作被发布若干次以对不同存储体执行激活操作，并且读命令RD或写命令WR必须针对相应存储体内的列地址发布。因此，每单位时间能够访问的数据量减少了，并且有效带宽变窄了。

在图5所示的矩形区域22(B)在由列地址选择的存储器单位区域(4字节区域)的中间被分割的情况下，图4中所示的第一问题同时发生，因而需要多个激活命令(第二问题)，并且在与读命令相对应的输入/输出数据DQ中包含有不必要的数据(第一问题)，导致有效带宽的减小。

如上所述，当在图像存储器中采用利用SDRAM的结构特性的存储器映射的情况下，存在以下问题：第一问题，即由于在执行水平访问时发生刷新命令而引起水平访问被停止；第二问题，即当矩形访问区域超过由列地址选择的存储器单位区域(4字节数据)的边界时生成不必要的输入/输出数据；以及第三问题，即当矩形访问区域超过由存储体地址指定的页区域的边界时需要发布多个存储体激活命令。

[对本实施例的总体描述]

以下将简要描述用于解决这些问题的配置和操作。

本实施例是为了解决由刷新操作导致的访问中止，由矩形访问导致的访问效率降低以及其他问题，其中，首先，在水平访问时刷新操作可与访问操作一起在后台执行，其次，在矩形访问时实现了高效访问偏离或超过由列地址选择的存储器单位(4字节区域)的区域的功能，第三，实现了高效访问超过页区域的边界并包含多个页区域的矩形区域的功能。

图6示出本实施例中执行的整体操作。如上所述，在利用图像存储器的图像系统中，水平访问和矩形访问都被生成。图6所示的示例是这样一个示例，在该示例中，对存储器映射图12的第一行中具有存储体地址BA0和BA1的页区域的水平访问20-1、对第二行中的页区域BA2/RA2的矩形访问22和对第二行中具有存储体地址BA2和BA3的页区域的水平访问20-2被顺序生成。在矩形访问22中，访问是对一页区域BA2/RA2内超过存储器单位区域(4字节区域)45的矩形区域进行的。

在这种情况下，在矩形访问中，访问是在存储器的任意存储体中生成的，而在水平访问中，访问仅在某个时间段内在预定存储体中生成。例如，在存储器映射图12的第一行中的水平访问中，仅在存储体BA0和1中生成访问，而在第二行中的存储体BA2和3中则没有生成访问。另一方面，在第二行中的水平访问中，仅在存储体BA2和3中生成访问，而在第一行中的存储体BA0和1中则没有生成访问。

因此，在水平访问20-1中，用于指定在未来一段时间中其中不生成访问的存储体的后台刷新命令BREN在存储器访问进行之前被发布，并且其中不生成访问的存储体的信息SA＝2/3被通知给存储器。具体而言，在由后台刷新命令BREN指定的存储体SA中允许后续的自动刷新操作。因此，对于被应用刷新操作的存储体SA＝2，3，不允许正常访问。

在图6所示的水平访问20-1中，用于允许执行后续刷新操作的刷新存储体信息SA(图中的61)与后台刷新命令BREN(图中的60)一起发布，随后利用激活命令ACT对页区域BA0/RA0执行激活操作，然后列地址CA0的4字节的数据项BY0至3通过读命令RD(BA0，CA0)被输出到输入/输出端子DQ。类似地，利用激活命令ACT对页区域BA1/RA0执行激活操作，然后列地址CA0的4字节的数据项BY0至3通过读命令RD(BA1，CA0)被输出到输入/输出端子DQ。但是，图6省略了对与BL＝4相对应的四个4字节数据项的输出的图示。

在该水平访问20-1的时段期间，当由图像存储器内的后台刷新命令BREN激活的自动刷新请求(未示出)被发布时，刷新操作在存储体BA2和3上开始。但是，在水平访问中，访问仅在存储体BA0和1中生成，并且不同的存储体可在SDRAM中独立地执行激活操作，因而可以防止水平访问被对存储体BA2和3执行的刷新操作所干扰和停止。

接下来，在图6所示的矩形访问中，矩形区域22处于同一页区域BA2/RA中，并且包含2个字节BY2和3(即列地址CA0的后一半)和2个字节BY0和1(即列地址CA1的前一半)。在这种情况下，根据SDRAM的一般读命令，读命令RD需要对列地址CA0和1发布两次。

但是，在本实施例中，读命令RD(图中的62)被发布给列地址CA0(图中的63)，并且关于访问的字节组合信息SB(图中的64)被提供，从而与字节组合信息SB相对应的4个字节可自动地被与输入/输出端子DQ关联起来。在上述示例中，意味着2个字节后的字节的字节偏移信息SB＝2被指定为字节组合信息SB，从而，在列地址CA0的4个字节的数据项中，2个字节之后的字节BY2和3的数据项被自动与相邻的列地址CA1的4个字节的数据项中的前两个字节BY0和1的数据项一起输出。

在图6所示的矩形访问中，在针对页区域BA2/RA2的激活命令ACT被发布之后，用于指定BA2/CA0(图中的63)的读命令RD62与字节组合信息SB＝2(图中的64)一起被发布。该字节组合信息SB＝2指示4个字节的数据项的组合，其中包括4字节区域内的前2个字节之后的字节BY2。换言之，该字节组合信息SB＝2指示4字节区域的第一字节位置(起始字节)是BY2。响应于此，图像存储器将列地址CA0的4个字节的数据项的前2个字节之后(或从起始字节BY2起)的字节BY2和3的数据项以及列地址CA1的字节BY0和1的数据项与4字节的输入/输出端子DQ关联起来，以便向其输出。存储器控制器不需要向列地址CA0和1发布读命令RD两次。此外，只有所需的数据被输出到输入/输出端子DQ的所有4个字节，因而不必要的数据不被输出，访问效率提高了。

此外，当指定BA2/CA4的读命令RD与组合信息SB＝2一起被发布时，图像存储器输出由列地址CA4和5的2字节数据构成的4字节数据。当指定BA2/CA8的读命令RD与组合信息SB＝2一起被发布时，图像存储器输出由列地址CA8和9的2字节数据构成的4字节数据。当指定BA2/CA12的读命令RD与组合信息SB＝2一起被发布时，图像存储器输出由列地址CA12和13的2字节数据构成的4字节数据。

结果，即使矩形访问区域22包括八个列地址CA0、1、4、5、8、9、12和13的存储器单位区域(四字节区域)，也只需要向列地址CA0、4、8和12发布读命令RD四次，并且不必要的数据不被输出到输入/输出端子，因而访问效率可提高两倍。

在矩形访问之后的水平访问20-2中，由于存储器映射图12的第二行中的页区域被访问，因而在一段时间内在存储体BA0和1中不生成正常访问。因此，正如上述说明中所述，SA＝1与后台刷新命令BREN(图中的65)一起被指定，作为关于其中可执行刷新操作的存储体(图中的66)的存储体信息SA，并且在存储体BA0和1中允许与对后续存储体BA2和3的正常访问并行地执行自动刷新操作。

如上所述，水平访问20-1和20-2允许自动刷新操作在正常访问进行时在后台进行，但是矩形访问不允许后台自动刷新操作。结果，在水平访问20-1中，正常访问操作可与存储体BA2和3中的刷新操作并行地在存储体BA0和1中执行，而在水平访问20-2中，正常访问操作可与存储体BA0和1中的刷新操作并行地在存储体BA2和3中执行。因此，可以防止水平访问被刷新操作干扰，并且可以防止有效带宽减小。

此外，在矩形访问中，禁止后台刷新操作。因此，可以防止对任意区域进行的矩形访问被刷新操作停止。因此，可以完全防止有效带宽减小。

另外，在矩形访问中，字节组合信息SB是与读命令一起指定的，从而通过将任意字节与作为起始区域的读命令的列地址CA相组合而获得的组合字节数据可被输出到4字节的输入/输出端子DQ。字节组合信息SB也可在激活命令之前与用于设置模式寄存器的命令一起被指定。

图7示出本实施例的整体操作的另一示例。该示例是这样一个示例，在该示例中，对存储器映射图的第一行中的页区域的水平访问20-1、矩形访问22和对存储器映射图的第二行中的页区域的水平访问20-2被顺序执行。在矩形访问22中，矩形区域22超过了页区域的边界14BOU并且包含四个页区域BA3/RA2、BA2/RA3、BA1/RA6和BA0/RA7。

与图6一样，在水平访问20-1和20-2中，刷新存储体信息SA与后台刷新命令BREN一起被发布，从而在目标存储体中允许了后续的自动刷新操作，并且防止了水平访问被刷新操作所干扰。在对具有多个区域(即多个存储体)的矩形区域22的矩形访问中，多存储体信息SA′与激活命令ACT一起被发布，作为关于同时经历激活操作的存储体的存储体信息。响应于此，图像存储器同时对由多存储体信息SA′指定的并且具有与激活命令ACT一起发布的地址信息BA，RA的左上存储体的多个存储体的页区域执行激活操作。结果，响应于一个激活命令ACT，可同时对多个存储体执行激活操作。然后，对于每个存储体的读命令RD与存储体地址BA和列地址CA一起被发布，从而由每个存储体的列地址CA选择的存储器单位区域(4存储体区域)的四存储体数据项可被输出到输入/输出端子DQ。

在图7所示的矩形访问的示例中，用于指定左上片段中的页区域的地址信息项BA3和RA2(图中的71)与激活命令ACT(图中的70)一起被发布，并且同时多存储体信息SA′＝0-3(图中的72)被发布。响应于此，图像存储器同时对四个存储体BA3、BA2、BA1和BA0执行激活操作，这四个存储体是由多存储体信息SA′指定的，其中将左上页区域的存储体BA3置于前面；并且顺序输出由后续的四个读命令RD指定的存储体BA/列CA的4个字节的数据项。这同样适用于写命令。在图中，BA3/CA 127、BA2/CA 124、BA1/CA 3和BA0/CA0响应于四个读命令被提供，并且这些存储器区域的4个字节的数据项被输出。

如果多存储体信息SA′指示“横向的两个存储体”，则与由激活命令ACT提供的存储体地址BA相对应的左上存储体右侧的存储体也同时经历激活操作。如果多存储体信息SA′指示“垂直方向的两个存储体”，则位于左上存储体下方的存储体也同时经历激活操作。类似地，如果多存储体信息SA′指示“横向和垂直方向的四个存储体”，则位于左上存储体的右侧、下方和右下方的四个存储体也同时经历激活操作。因此，为了自动地对多个存储体执行激活操作，优选在寄存器等等中预先设置指示存储器映射图的相应行中的行地址RA如何布置或者具体而言指示行地址按什么单位卷绕的信息(行地址步长信息)。

在图7所示的矩形访问方法中，当除了激活命令ACT处的多存储体信息SA′外，图6中描述的字节组合信息SB也与读命令RD一起被发布时，超过页区域14的边界14BOU并被列地址CA选择的存储器单位区域(四存储体区域)的部分字节组合可自动地与输入/输出端子DQ相关联。

图8是根据本实施例的图像处理系统的配置图。图像处理系统由与存储器控制器相对应的图像处理芯片80和用于存储作为图像处理的目标的图像数据的图像存储器芯片86构成。图像处理芯片80和存储器芯片86分别是其中集成电路被形成在单个半导体衬底上的半导体芯片。

图像处理芯片80具有：用于执行图像处理的图像处理控制器81，例如对例如MPEG的图像压缩和扩展作出响应的编码器或解码器；以及存储器控制器82，用于响应于从图像处理控制器81发布的包括图像区域规格的存储器访问请求控制对图像存储器芯片86的访问。存储器控制器82具有：用于控制水平访问中的后台刷新操作的后台刷新控制器84；用于控制矩形访问中对存储器单位区域(4字节区域)中的任意字节组合的访问的字节边界控制器85；以及用于控制矩形访问中对多个区域的访问的多存储体激活控制器83。通过执行这些控制操作，每个操作中所需的命令、存储体地址、行地址、列地址、字节组合信息SB、刷新存储体信息SA、多存储体信息SA′等等被发布到图像存储器86。

图像存储器86具有存储器核心92内的多个存储体Bank0至3，并且还具有用于主要控制激活操作的行控制器87、用于控制读或写操作的列控制器90以及后台刷新控制器89，这些控制器对存储器核心92执行控制。行控制器87具有多存储体激活控制器88，列控制器90具有字节边界控制器91。行解码器RowDec、列解码器ColDec、存储器区域MA、传感放大器群组SA和用于将存储器区域MA与输入/输出端子DQ关联起来的输入/输出单元93被设置在存储体Bank0至3中的每一个中。

图9是根据本实施例的图像存储器的配置图。在存储器芯片86中，输入/输出端子群组93不仅具有时钟CLK，还具有由RAS、CAS、WE和CS构成的命令端子，存储体地址端子BA0和BA1，刷新存储体信息端子SA0和SA1，多个地址端子Add，具有预定数目的比特的字节组合信息端子SB，具有预定数目的比特的数据输入/输出端子DQ，以及多存储体信息端子SA′(未示出)。

应当注意，在上述字节边界功能、多存储体访问功能和后台刷新功能中所需的端子SB、SA′和SA可利用公共的专用引脚来实现。这些信息项与不同的命令一起提供，因而专用引脚处的输入数据可响应于提供的命令被设置到相应的寄存器。

另外，这些端子SB、SA′和SA可利用未使用的端子来实现。例如，在行地址在地址端子Add0至12处输入并且列地址在地址端子Add0至9处输入的情况下，在列地址被输入时地址端子Add10至12就未被使用。因此，控制数据SB、SA′和SA可从输入列地址时未使用的地址端子Add10至12输入。

外部端子群组93分别经由缓冲器94连接到内部电路。上述命令群组被输入到命令控制器95，并且与命令相对应的控制信号被提供给内部电路。另外，响应于模式寄存器设置命令，命令控制器95基于提供到地址引脚Add的设置数据将预定的设置值设置到模式寄存器96。由模式寄存器96设置的设置信息被提供到内部电路。行控制器87具有多存储体激活所需的多存储体激活控制器88和行地址计算器97。激活脉冲被从多存储体激活控制器88提供到要激活的存储体。此外，要激活的行地址被从行地址计算器97提供到每个存储体。存储体Bank0至3是利用指定存储体内将被刷新的行地址的刷新行地址指定器98提供的。刷新行地址指定器98例如具有用于生成在自动生成刷新命令时所需的行地址的刷新计数器。存储体的内部配置如上所述。

下面，顺序地参考图6和图7中图示的字节边界功能、多存储体激活功能和后台刷新功能详细描述图像存储器和存储器控制器。

《字节边界》

图10是用于说明字节边界功能的图。该图示出了某个存储体内由行地址RA和列地址CA选择的字节群组(或比特群组)。如上所述，在该示例中，4字节的数据区域(存储器单位区域)被行地址RA和列地址CA选择，并且与输入/输出端子DQ0至31的32个比特相关联。因此，行地址RA和列地址CA交点中的数字，即“0123”，分别指示字节BY0、BY1、BY2和BY3。另外，数据区域的容量可为4比特而不是4字节。在这种情况下，4比特的数据区域(存储器单位区域)被行地址RA和列地址CA选择，并与输入/输出端子DQ0至3的4个比特相关联。为了简化，以下是4字节数据区域的示例。

图10(A)是一个传统示例，其中4字节的数据区域由行地址RA和列地址CA唯一确定，并且4字节数据区域(存储器单位区域)100和101中每一个的32个比特始终与输入/输出端子DQ0至31相关联。

另一方面，图10(B)示出了本实施例，其中由行地址RA和列地址CA指定的4字节区域被置于前面，并且字节的任何组合都被与输入/输出端子DQ0至31关联起来。在图中，由RA＝0和CA＝0选择的4字节区域100完全与输入/输出端子DQ0至31相关联。另一方面，从由RA＝2和CA＝1选择的4字节区域的两字节偏移之后的第三字节开始的4字节区域102与输入/输出端子DQ0至31相关联。在这种情况下，用于确定由RA＝2和CA＝1选择的4字节区域的哪一个字节要被置于前面的第一信息(起始字节)以及关于4个字节在从前面字节起在递增方向或递减方向上连续布置或在递增方向或递减方向上每隔一个字节布置的字节顺序的第二信息(大端排序和小端排序)与读命令或写命令一起被提供。

然后，图像存储器的输入/输出单元基于由第一和第二信息组成的字节组合信息从与一页内的不同列地址CA相对应的字节数据中提取总共4个字节，并将该4个字节与输入/输出端子DQ0至31关联起来。然后，所需的4字节数据从32比特输入/输出端子DQ输入/输出一次。

图11是字节边界功能的定时图。该示例示出了访问存储器映射图12内的4字节区域102的示例。首先，激活命令ACT(图中的110)与存储体地址BA＝0和行地址RA＝2一起被提供，相应的页区域随后经历激活操作，读命令RD(图中的111)与存储体地址BA＝0和列地址CA＝1(图中的112)一起被提供，并且作为字节组合信息113，指示字节偏移量或起始字节的第一信息SB＝2(图中的114)与指示组合样式的第二信息BMP＝UP(图中的115)一起被提供。

图像存储器基于字节组合信息SB＝2和BMR＝UP，以由DQ16-23、DQ24-31、DQ0-7和DQ8-15所示的方式，将作为由列地址CA＝1选择的4字节区域的后一半的2字节数据(BY2，3)与作为由列地址CA＝2选择的4字节区域的前一半的2字节数据(BY0，1)关联起来。该关联是在输入/输出单元93中由图9所示的字节边界控制器91执行的。因此，即使在数据具有不同列地址的情况下，也可通过提供读命令RD一次来将采取任何组合的4字节数据与输入/输出端子DQ关联起来。这同样适用于写命令。

在图11中，虽然由行地址RA和列地址CA选择的4字节区域是4比特区域，但也可以应用同样的字节边界功能。在这种情况下，4比特区域的4比特数据与输入/输出端子DQ0至3相关联。

图12是用于说明用于不同映射的字节边界功能的图。在图12中，为了简化，要由行地址RA和列地址CA选择的存储器单位区域由4比特构成。图12的左侧示出了表明图像的像素和存储器空间之间的关系的存储器映射12-1和12-2，图12中的中央示出了存储器的逻辑空间15-1和15-2，图12的右侧示出了与图12的左侧和中央相对应的定时图。

指示由行地址RA和列地址CA选择的4比特区域内的4个比特的“0至3”被示出在存储器逻辑空间15-1和15-2中的每一个内，并且分别对应于输入/输出端子DQ0至3。另外，指示与图像的像素相对应的每个存储器逻辑空间内的4个比特的“0至3”被示出在左侧的存储器映射12-1和12-2中的每一个内。具体而言，该存储器映射表明图像的每个像素是如何与存储器的输入/输出端子DQ0至3中的每一个相关联的。

在图像系统中，系统设计者可自由地将一个图像像素与利用一定的地址BA、RA和CA同时访问的任何4比特输入/输出端子DQ0至3关联起来。映射12-1是将图中从左到右布置的四个像素映射到在与地址的递增方向(从左到右)相同的方向上布置的输入/输出端子DQ0至3的示例，并且该映射被称为“大端排序”。另一方面，映射12-2是将四个像素映射到在与地址的递增方向相反的方向上布置的输入/输出端子DQ0至3的示例，并且该映射被称为“小端排序”。

在映射12-1和映射12-2中，矩形访问在图像左上角的第6像素到第9像素之间的四个像素123和127中生成。但是，这种映射是以与存储器内4个比特的方向相反的方向来执行的，因而需要不同的访问。具体而言，在映射12-1的情况下，必须按CA＝1内的DQ1、CA＝1内的DQ2、CA＝1内的DQ3和CA＝2内的DQ0的顺序针对图像中从左到右布置的像素输入/输出数据，如箭头120所示。另一方面，在映射12-2的情况下，必须按CA＝1内的DQ2、CA＝1内的DQ1、CA＝1内的DQ0和CA＝2内的DQ3的顺序针对图像中从左到右布置的像素输入/输出数据，如箭头124所示。

比特组合信息项SB、BMR被设置以便对这样的不同类型的映射作出响应。具体而言，在映射12-1的情况下，如图中的121所示，由BA＝0和CA＝1构成的起始地址和由SB＝1和BMR＝UP构成的比特组合信息与读命令RD一起被发布，并且响应于该发布，CA＝1的3个比特即DQ1、2和3以及CA＝2的DQ0被同时输出，如图中122所示。

另一方面，在映射12-2的情况下，如图中的125所示，由BA＝0和CA＝1构成的起始地址和由SB＝1和BMR＝DOWN构成的比特组合信息与读命令RD一起被发布，并且响应于该发布，CA＝1的3个比特即DQ0、1和2以及CA＝2的DQ3被同时输出，如图中126所示。

这样，比特组合信息SB和BMR是根据诸如大端排序和小端排序之类的不同的存储器映射来指定的，从而图像存储器可响应于系统侧的存储器映射同时输入/输出4个比特。通过增加这种比特组合信息的类型，可对各种映射类型实现灵活的4比特访问。

图13是用于说明图12所示的大端排序和小端排序的图。图13在右侧和左侧示出了图像处理系统，其使用了输入/输出比特宽度由4个比特组成的存储器，其中左侧是使用存储器的输入/输出端子DQ的方向即DQ0至3作为前向方向的大端排序系统，而右侧是使用存储器的DQ的方向即DQ3至DQ0作为前向方向的小端排序系统。

屏幕中的像素位置(X0至X11)指示同一屏幕中的物理位置。每个像素位置具有的“关于每个像素的信息”在两个系统中都被标注为“A”至“L”，这意味着两个系统都显示相同的图像。

在大端排序系统中，像素位置X0至3与存储器的地址CA0的DQ0至3相关联，像素位置X4至7与存储器的地址CA1的DQ0至3相关联，像素位置X8至11与存储器的地址CA2的DQ0至3相关联。

另一方面，在小端排序系统中，像素位置X0至3与存储器的地址CA0的DQ3至0相关联，像素位置X4至7与存储器的地址CA1的DQ3至0相关联，像素位置X8至11与存储器的地址CA2的DQ3至0相关联。

具体而言，当比较两个系统时，在大端排序中图像处理系统内的像素X0至3中的每一个与输入/输出端子T0至3中的每一个之间的关系与小端排序中的是相反的。因此，像素位置X0的像素信息“A”在大端排序系统和小端排序系统中被存储在不同的存储器单元的物理位置(CA0的DQ0和CA0的DQ3)中。

在这里，在图像处理系统生成对像素位置X5至8的像素信息“F-G-H-I”的矩形访问(图中的130)的情况下，在大端排序系统和小端排序系统中存储器必须访问不同存储器单元的物理位置132和134。因此，需要被提供给存储器的信息项的最低限度量是三个信息项，即关于系统是大端排序(UP)还是小端排序(DOWN)的信息BMR，以某个比特作为起始点的地址CA，以及作为地址内的起始点的比特的位置信息SB。

当利用地址RA、CA访问的存储器单位区域是4字节区域(字节群组)时，大端排序和小端排序是相同的。图14是用于说明专用存储器映射中的字节边界功能的图。与图12一样，图14在左侧示出了存储器映射12，在中央示出了存储器逻辑空间15，在右侧示出了相应的定时图。

在图中，左侧的存储器映射12分别示出了存储器的哪个比特被分配给帧图像内的每个像素。在该示例中，一个像素由2比特的信息构成。例如，偶数比特保存关于亮度的数据，而奇数比特保存关于色差的数据。

分组-1是指只收集从第二像素到第五像素的像素的亮度信息(偶数比特)的矩形访问，分组-2是指只收集从左上角的第二像素到第五像素的像素的色差信息(奇数比特)的矩形访问。在这种情况下，虽然两个分组-1/2都是对图像左上角的第二像素到第五像素进行的矩形访问，但是由于由箭头140示出的亮度(偶数比特)和由箭头144示出的色差(奇数比特)之间的差异，在定时图中示出的从图像处理系统到存储器和输入/输出端子DQ的访问如下。分组-1：对于利用CA＝0/SB＝2、BMR＝AL(指定每隔一个比特收集4个比特)的访问(图中的141)，CA＝1的DQ0、CA＝2的DQ0、CA＝0的DQ2和CA＝1的DQ2分别与输入/输出端子DQ0至3相关联(图中的142)。分组-2：对于利用CA＝0/SB＝3、BMR＝AL(指定每隔一个比特收集4个比特)的访问(图中的145)，CA＝2的DQ1、CA＝1的DQ1和3以及CA＝0的DQ3分别与输入/输出端子DQ0至3相关联(图中的146)。

这样，相同的DQ(例如分组-1中的DQ0和DQ2)在不同列地址的4比特区域内被同时访问，因而用于将数据传送到输入/输出端子DQ的输入/输出单元需要执行为某些数据切换端子的处理，即，使用不同DQ的数据总线的处理。

图15是用于说明图14所示的专用存储器映射的图。图15示出了使用输入/输出比特宽度由4个比特组成的存储器的图像处理系统，并且具体示出了使用存储器的偶数DQ作为关于每个像素的亮度信息并使用奇数DQ作为关于每个像素的色差信息的图像处理系统。图15(A)示出了只有亮度信息被访问的情况，而图15(B)示出了只有色差信息被访问的情况。

屏幕上的像素位置(X0至5)指示左侧和右侧屏幕上的相同物理位置。像素位置分别保存“A、C、E、G、I、K”作为“亮度信息”，并分别保存“B、D、F、H、J、L”作为“色差信息”。

在这里，在图像处理系统生成对像素位置X1至4的亮度信息“C-E-G-I”的矩形访问151的情况下，存储器必须只访问偶数DQ(图中的153)，如图15(A)所示。在图像处理系统生成对色差信息“D-F-H-J”的矩形访问152的情况下，存储器必须只访问奇数DQ(图中的154)，如图15(B)所示。

为了进行这种访问存储器需要接收的最低限度信息项是三个信息项，即指示系统是否采取将亮度信息保存在偶数DQ中并将色差信息保存在奇数DQ中的方法(是否需要每隔一个DQ进行访问)的信息(BMR＝AL)，以某个比特作为起始点的地址(CA)，以及作为地址的4比特区域中的起始点的比特的位置信息(SB)。列地址CA和比特组合信息SB和BMR已在图14中说明。

在这种情况下，由于利用不同的地址访问了相同的DQ(例如分组-1中的DQ0和DQ2)，因此用于将数据传送到输入/输出端子的输入/输出单元需要执行切换端子的处理以便使用不同DQ的数据总线。因此，由白圈和黑圈示出的多个开关被设置在存储器中，并且这些开关是基于上述信息SB和MBR来控制的。

图16是示出矩形访问中的字节边界功能的定时图。该矩形访问是访问图6所示的矩形区域22的示例。如上所述，在矩形访问中，为了从由列地址CA选择的存储器单位区域(4字节区域或4比特区域)内的任意字节位置(或比特位置)读取字节数据(比特数据)的任意组合，需要第一信息SB和第二信息BMR，即字节组合信息166。

图16(A)是字节组合信息项SB和BMR与读命令RD一起提供的示例。存储体地址BA＝2和行地址RA＝2与激活命令ACT(图中的161)一起提供，并且指示起始字节(起始比特)的位置的第一信息SB＝2(图中的164)和指示字节(比特)组合的第二信息BMR＝V(图中的165)连同存储体地址BA＝2和列地址CA＝0与下一个读命令RD(图中的162)一起提供。因此，图6所示的矩形区域22的前4个字节(4个比特)被输出到输入/输出端子DQ。矩形区域22的4个字节(4个比特)的其余三个组合也由相同的存储体地址BA、列地址CA和字节组合信息项SB和BMR指定。

在图16(B)中，在字节组合信息项SB和BMR中，第二信息BMR(图中的165)在寄存器访问模式中在激活命令ACT被发布之前与模式寄存器设置命令EMRS(图中的167)一起提供，并且该第二信息BMR被记录在模式寄存器中。在后续的矩形访问中，基于该第二信息BMR进行列访问。除了第二信息BMR外，该矩形访问中的激活命令ACT(图中的161)和读命令RD(图中的162)与图16(A)中所示的相同。

上述第二信息BMR＝V可能具有关于大端排序(V＝UP)、小端排序(V＝DOWN)以及亮度信息被存储在偶数DQ中而色差信息被存储在奇数DQ中(V＝AL)的情况的各种信息。

按图16的(A)和(B)的任何方法，图像系统可在矩形访问中实现字节边界功能。

图17是用于实现字节边界功能的图像处理系统的配置图。与图8一样，用于控制图像存储器86的存储器控制器82被设置在图像存储器86中。地址信息BA、RA和CA，由指示由地址信息选择的4字节区域(或4比特区域)内的起始字节(起始比特)的第一信息SB和指示字节组合的第二信息BMR构成的字节组合信息(比特组合信息)166，以及操作命令ACT、RD和EMRS被从存储器控制器82提供到图像存储器86。

如上所述，在定时图(A)中，读命令RD或写命令WT(未示出)是与字节组合信息SB和BMR(图中的166)一起提供的。另外，在定时图(B)中，模式寄存器设置命令EMRS(图中的167)是与第二信息BMR一起提供的，而读命令RD或写命令WT(未示出)是与第一信息SB一起提供的。

图18示出字节边界功能。该图示出了与图6相同的矩形访问。图10之后的图说明了由列地址CA选择的4比特存储器单位区域的示例。但是，在如上所述的存储器单位区域由4个字节组成的情况下，仍能通过字节边界功能进行矩形访问。图18示出了这种情况。

在图18所示的示例中，存储体地址BA、列地址CA以及由第一信息SB和第二信息BMR构成的字节组合信息166与读命令RD(图中的167)一起被发布，以便有效地访问页区域14(BA＝0，RA＝0)内的矩形访问22。响应于该发布，矩形区域22内的4个字节的数据项BY 0至3被同时输出到输入/输出端子DQ。在写命令WT的情况下执行同样的操作。具体而言，响应于第一读命令RD，CA1、CA1、CA0和CA0内的字节数据项分别与输入/输出端子DQ的四个4字节端子BY0至3相关联，并且响应于下一读命令RD，CA5、CA5、CA4和CA4内的字节数据项分别与输入/输出端子DQ的四个4字节端子BY 0至3相关联。响应于其余读命令RD的每个列地址和每个输入/输出端子之间的关系如图所示。

这样，即使在输入/输出端子DQ的宽度是4个比特或32个比特(4个字节)的情况下，仍能实现比特边界或字节边界功能。

图19是实现简化字节边界功能的图像处理系统的配置图。如上所述，在系统设计中，可以选择两种存储器映射类型(即大端排序和小端排序)中的任何一种。因此，在上述实施例，对于小端排序指定BMR＝UP而对于小端排序指定BMR＝DOWN，作为字节组合信息的第二信息BMR，以便即使在进行逐字节偏移的矩形访问时图像的每个像素也可与存储器空间内的一个字节位置相关联。

在图19所示的示例中，在存储器映射12中的系统被设计为具有与小端排序相对应的配置的情况下，即使可对存储器空间15中的系统执行仅用于大端排序的字节边界功能，整个系统也可通过在图像存储器86和存储器控制器82之间设置用于切换输入/输出端子的切换装置190来实现用于小端排序的字节边界功能。

具体而言，在系统侧的存储器映射被设计用于小端排序的情况下，提供了切换装置190来将图像存储器86中的输入/输出端子0至3切换到存储器控制器82中的3至0。结果，对于图像存储器，系统侧看起来是在对大端排序作出响应。因此，即使系统被配置为具有仅针对第二信息BMR＝UP的存储器，也可以实现用于小端排序的字节边界功能。

图20是用于说明实现图19所示的简化字节边界功能的图像处理系统的图。图20(1)示出图像处理系统80和图像存储器86经由连接输入/输出端子T0至3而不切换它们的连接单元200彼此相连的示例。图20(2)示出图像处理系统80和图像存储器86经由切换输入/输出端子的连接单元190彼此相连的示例。在任一种情况下，图像存储器86都具有仅用于大端排序的字节边界功能，而图像处理系统80是小端排序型的，它为了关联4比特数据(输入/输出比特宽度)而将像素位置X 0至3关联到输入/输出端子T3至0。

在图20(1)中，在以地址(A)为单位进行访问的情况下，屏幕上的像素位置(X0至7)与存储器侧的地址(CA)一一关联(X0至3和CA＝0，X4至7和CA＝1)，因而不存在问题。但是，在信号SB被指定为以比特(B)为单位进行访问的情况下，在只存在与大端排序相对应的比特边界功能(只有BMR＝UP)的存储器中，像素位置的偏移(X1至4(BCDE)，图中的200)不匹配存储器单元的物理位置的偏移(CBAH，图中的201)，因而错误的数据CBAH被传送。在这种情况下，存储器单元上的BCDE可利用与小端排序相对应的比特边界功能(BMR＝DOWN)来输出。但是，如果在存储器中提供了对大端排序和小端排序都能作出响应的比特边界功能，则会导致成本增加。

因此，如图20(2)所示，提供了用于交叉连接系统侧和存储器侧的输入/输出端子的连接单元190，以便图像上的像素X0至3对应于存储器单元上的DQ0至3，从而用于小端排序的图像处理系统80在存储器86看来就是一个用于大端排序的系统。因此，像素位置的偏移200与存储器单元的物理位置的偏移202相匹配，因而即使为了对大端排序作出响应而在偏移比特的同时进行访问，也能传送正常数据BCDE。

如上所述，通过利用能够执行交叉转换以切换连接系统和存储器的端子的连接单元190，即使在存储器具有用于大端排序的比特边界(或字节边界)功能的情况下，也可在图像处理系统中实现用于小端排序的比特边界(或字节边界)功能。此外，在具有用于大端排序和小端排序两者的比特边界(字节边界)功能的存储器的情况下，存储器和系统可经由进行连接而不切换端子的连接单元200彼此相连。

图21是示出具有字节边界功能的存储器的示意性配置的图。该存储器配置了具有至少一个或任意数目(Nb)个比特的比特群组，并且具有输入/输出端子(Nb×N)，它是比特的任意数目(Nb)的倍数(N)，即两倍或更多倍。数目高于预定倍数(N)的多个比特群组(Ng)配置了整个存储区域(Nb×Ng)。能够选择多个比特群组(Ng)中的任何一个的地址信息与第一操作代码同步地被接收。由地址信息选择的一个比特群组被视为起始点，并且与倍数(N)相同数目的比特群组根据预定规则被选择。与所选比特群组相对应的多个比特(Nb×N)经由输入/输出端子(Nb×N)同时递送和接收存储的信息。

上述任意数目的比特(Nb)意味着包括比特单位和字节单位两者的概念，并且根据上述实施例Nb＝8(1字节)被设置。另外，倍数(N)说明任意数目的比特(Nb)的多倍的数据项是从一个地址访问的，并且Nb×N对应于输入/输出端子的数目。根据上述实施例N＝4被设置，因而倍数对应于输入/输出端子，其数目等于4字节。更具体地说，输入/输出端子的数目是Nb×N，因而输入/输出端子的数目＝32(＝8×4)。

另外，指示多个(Ng)比特群组的Ng是存储器具有的所有比特或字节(Nb个比特的群组)的群组的数目，并且等于将整个存储区域的容量除以Nb而获得的数字。通常，数目Ng远大于作为一次输入/输出的比特群组的数目的倍数(N)。例如，在64兆比特存储器的情况下，如果Nb＝1，则Ng＝64M，而如果Nb＝8，那么Ng＝8M。根据前述示例，当考虑64兆比特存储器时，如果Nb＝8，则Ng＝8M。根据前述示例，能够选择任何一个比特群组的地址信息是指示作为地址(BA、RA、CA)的起始点的比特的信息(SB)，其中由地址(BA、RA、CA)限制到4个字节的数据被指示作为起始点的字节的信息(SB)限于以某个字节作为起始点。

根据某个规则选择与倍数(N)相同数目的比特群组意味着根据前述示例多个字节根据关于与起始字节同时被选择的字节的组合的信息(BMR)被选择。由于N＝4，因此当BMR＝UP时，上行方向上的连续4个字节可从任意字节开始被同时访问。

图像处理系统经由32比特(＝Nb×N)输入/输出端子访问由能够选择任何一个比特群组(根据前述示例是1个字节)的信息(BA、RA、CA)、关于作为起始点的字节的信息(SB)和关于被同时访问的字节的组合的信息(BMR)选择的4个字节。

图21所示的存储器设备的存储器的量是64比特。因此，存在八个(Ng＝8)Nb＝8的比特群组。地址(BA、RA、CA)和起始字节(SB)由总共3个比特构成，因而一个比特群组是从Ng＝8个比特群组中选择出来的。此外，被同时访问的比特群组(N＝4)是由组合信息(BMR)来确定的。因此，在图21所示的示例中，第二群组由地址(BA、RA、CA)和起始字节(SB)选择，并且第二群组之后的四个群组(群组2至群组5)利用组合信息BMR＝UP从输入/输出端子被同时访问。

如果在同样的64比特存储器中地址被递增1，则比特单位为4(Nb＝4)的比特群组的数目是16(Ng＝16)，并且如果输入/输出端子保持为Nb×N＝32，那么预定的倍数则变成了8(N＝8)，因而七个其他的比特群组被组合信息BMR选择。

[具有字节边界功能的存储器]

接下来详细描述具有字节边界功能的图像存储器的配置。根据字节边界功能，超出存储器单位区域(4字节区域)的4字节数据可被选择，其中存储器单位区域由列地址选择。因此，用于输入/输出4字节所需数据的功能被添加到存储器。下面，为了简化，描述了只有第一信息(SB)(称为“起始字节”或“起始比特”)被提供作为字节组合信息的示例。第二信息BMR只是UP的示例。

[内部列控制的示例]

首先，描述在存储器侧执行的列控制的若干具体示例。

图22示出具有字节边界功能的图像存储器的第一示例。图23是用于说明图22中的操作的图。

如图22所示，与图9所示的图像存储器相同的组件被应用以相同的标号。地址信号A被多重系统输入。行地址RA被锁存到行地址缓冲器94R中，并且列地址CA被锁存到列地址缓冲器94C中。行控制器87将行地址RA提供到所选存储器存储体92的行解码器223。列缓冲器94C内的列地址CA也被提供到所选存储器存储体的列解码器222。

存储器存储体92被划分成字节区域0至3，这是四个存储器块。每个字节区域具有存储器单元阵列224、第二放大器225、一对数据锁存器226和227以及数据总线开关228，并且在一次访问中输入/输出一个字节(8比特)的数据。总共32个比特(4个字节)的数据被从四字节区域中输入/输出到I/O总线。I/O总线经由缓冲器连接到输入/输出端子DQ0至31的32个比特。应当注意，图22只示出了一个存储器存储体92，而剩余的三个存储器存储体被省略了。

列控制器90具有用于控制操作列解码器222的定时的列定时控制器220，以及用于控制数据锁存电路226和227以及数据总线开关228的数据锁存选择器221。数据锁存选择器221响应于列地址CA和起始字节SB控制字节区域0至3中的每一个内的数据锁存电路226和227以及数据总线开关228。

如图23所示，假定行地址RA0的页区域内从列地址CA0的第二字节到列地址CA1的第一字节的4字节数据被访问。因此，确立起始字节SB＝1。

图23所示的存储器芯片86示出了存储器空间和输入/输出端子DQ之间的关系。在图23中，由列地址CA一次选择的存储器单位区域的4字节数据项由Q00至15指示。具体而言，4字节数据项Q00至03由列地址CA0选择，而4字节数据项Q04至07由列地址CA1选择。

图23的右侧示出了定时图。首先存储体地址(未示出)和行地址RA0与激活命令ACT一起被提供，使得相应存储体内的字线被驱动，然后传感放大器被激活。然后，列地址CA0和作为存储体组合信息的起始字节信号SB＝1与读命令RD一起被提供。响应于此，所选存储器存储体92内的列解码器222以时间共享方式将与列地址CA0相对应的内部解码信号222D和与通过将CA0递增1而获得的CA1相对应的内部解码信号222D输出到四字节区域0至3。分别与CA0和CA1相对应的两个1字节数据项被缓存到每个字节区域中的数据锁存电路226和227。然后，数据总线开关228把根据每字节区域中CA0和SB1的组合而选择的1字节数据项中的任何一个从数据锁存电路226和227输出到I/O总线。具体而言，CA0的数据项Q01、Q02和 Q03以及CA1的数据项Q04被输出到I/O总线。当执行写操作时，1字节数据被从I/O总线输入到任一个数据锁存电路中。

具体而言，列解码器在一次访问中选择相当于每个字节区域中的一个字节的列线(位线)。当执行读操作时，相当于1字节的数据从每个字节区域的存储器单元阵列224被选择，然后被第二放大器225放大并被缓存到数据锁存电路226和227。此时，由相同列地址CA映射的存储器单元在每个字节区域中被访问。为了实现跨越列地址能够选择的存储器单位区域(四字节区域)的边界进行的字节边界访问，列解码器222在结束第一访问之后再次选择列线。该列线的地址是CA1，这是前一地址CA0之后的地址。从存储器单元阵列224读取的1字节数据被第二放大器放大，并被缓存到与第一访问不同的数据锁存电路227。

因此，在数据锁存电路226和227中存在其大小是输入/输出端子DQ在一次访问中所需的4字节数据的两倍的8字节数据项，因而数据总线开关228从缓存到每个字节区域的数据锁存电路的2字节数据中选择1字节数据，即一半数据，并将该数据传送到I/O总线。数据锁存选择器221响应于列地址CA0和起始字节信号SB＝1控制每个字节区域内的数据锁存电路226和227上的缓存操作和数据总线开关228上的切换操作。因此，与不同的列地址CA0和CA1相对应的字节数据可从每个字节区域被传送到I/O总线。

结果，如图23所示，4字节数据项Q04、Q01、Q02和Q03经由I/O总线分别被传送到输入/输出端子DQ。这样，输入/输出单元93由第二放大器225、数据锁存电路226和227以及数据总线开关228配置而成。

图24示出具有字节边界功能的图像存储器的第二示例。图25是用于说明图24所示的操作的图。

图24所示的配置与图22的不同之处在于在存储器存储体92内的每个字节区域0至3中，存储器单元阵列被划分成两个阵列224-0和224-1，并且在每个阵列中提供了第二放大器225和数据锁存电路226和227。一对存储器单元阵列224-0和224-1对应于偶数列地址CA(CA[0]＝0)和奇数列地址CA(CA[0]＝1)。列解码器222不以时间共享的方式从给定的列地址CA0输出CA0和CA1的解码信号，而是将两个解码信号222D0和222D1同时输出到该对存储器单元阵列224-0和224-1。响应于此，该对存储器单元阵列各自向数据锁存电路226和227输出1字节数据。因此，字节区域同时缓存所提供的列地址CA和通过将该列地址CA递增1而获得的列地址的2字节数据。然后，数据锁存选择器221响应于列地址CA和起始字节信号SB控制数据总线开关228的切换，并且将所需的1字节数据传送到输入/输出总线。四个字节区域中的每一个输出1字节数据，因而总共4字节数据被从输入/输出端子DQ输出。

在写命令的情况下，提供到输入/输出端子DQ的4字节数据经由响应于列地址CA和起始字节信号SB被切换和控制的数据总线开关228被存储到两个数据锁存电路226或227中，然后被写入到两个存储器单元阵列224-0或224-1。

图25示出当起始字节信号SB＝1并且突发长度BL＝4时执行的操作。列地址CA0和起始字节信号SB＝1与读命令RD一起被提供，并且当突发长度BL＝4被模式寄存器设置时，列解码器222将与列地址CA0和CA1相对应的解码信号222D0、222D1同时提供到字节区域0至3中的每一个，其中列地址CA1是通过将列地址CA0递增1而获得的。响应于此，每个字节区域的一对存储器单元阵列224-0和224-1各自经由第二放大器225向数据锁存电路226和227输出1字节数据。因此，从每个字节区域缓存2字节数据。然后，基于列地址CA和起始字节信号SB，数据锁存选择器221向数据总线开关228提供用于选择每个字节区域中的数据锁存电路中的任何一个的数据(四个字节区域中的1比特，即总共4比特)的控制信号S221，然后控制数据总线开关内的切换操作。结果，4字节数据项Q04和Q01至03在第一周期中被传送到I/O总线。

在图25中，由于突发长度BL＝4，因此列解码器222响应于由列定时控制器220执行的控制发布与列地址CA2、CA3相对应的解码信号222D0和222D1，以便进一步将8字节数据缓存到数据锁存电路226和227。由于数据锁存电路226和227也需要保存CA0和CA1的8字节数据，因此每个数据锁存电路被配置为能够保存2字节数据。结果，新的8字节数据Q08至15被锁存到数据锁存电路。然后，数据总线开关228向输入/输出总线传送前一时钟周期中保存的8字节数据Q00至07和当前时钟周期中保存的8字节数据Q08至15中的4字节数据Q05至08。因此，在这种情况下数据锁存选择器221的选择信号S221由8个比特(每个字节区域中2个比特)组成。

在下一时钟周期中，列解码器222发布与列地址CA4和CA5相对应的解码信号222D0和222D1，并且进一步将8字节数据Q16至Q23缓存到数据锁存电路。然后，数据总线开关228传送4字节数据Q09至12。在下一时钟周期中，数据总线开关228将4字节数据Q13至16传送到输入/输出总线。此时，不必缓存来自存储器单元阵列的新的8字节数据。

如上所述，写操作被执行，以使得如果突发长度BL为4，则4字节数据在四个周期中被提供到输入/输出端子DQ，然后经由数据总线开关228被存储在数据锁存电路226和227中。然后，响应于来自列解码器222的列地址CA0、1、CA2、3和CA4、5的解码信号，总共16字节数据在三个周期中被写入存储器单元阵列。

图26示出具有字节边界功能的图像存储器的第二示例的修改示例(1)的操作。在图25所示的示例中，字节区域0至3中的每一个将2字节数据缓存到一对数据锁存电路226和227。但是，在图26所示的修改示例中，在读命令RD之后的第一列控制中，列解码器222同时发布列地址CA0和CA1的内部解码信号222D0和222D1，并且每个字节区域同时将2字节数据缓存到该对数据锁存电路。然后，在后续缓存操作中，列解码器222交替发布偶数(CA2、CA4)的内部解码信号222D0和奇数(CA3)的内部解码信号222D1，并且每个字节区域交替地将1字节数据缓存到该对数据锁存电路226和227。

具体而言，8字节数据Q00至07首先被缓存，然后4字节数据Q08至11、Q12至15以及Q16至19被缓存到数据锁存电路。然后，数据总线开关228将要传送的4字节数据DQ1至4、Q05至08、Q09至12和Q13至16顺序传送到输入/输出总线。在这种情况下，数据锁存选择器221的选择信号S221也由8个比特(每个字节区域中2个比特)组成。如上所述，在读操作中，存储器单元阵列利用列地址的解码信号在四个周期中将数据缓存到数据锁存电路，并且从数据锁存电路对输入/输出总线的数据传送操作也在四个周期中执行。

在写操作的情况下，同样，4字节数据在四个周期中被提供到输入/输出端子DQ，并且在四个周期中经由数据总线开关228被存储在数据锁存电路226和227中。然后，响应于来自列解码器222的列地址CA0/1、CA2、CA3和CA4的解码信号，总共16字节数据在四个周期中被写入存储器单元阵列。

图27示出具有字节边界功能的图像存储器的第二示例的修改示例(2)的操作。该示例被应用到DDR(双数据速率)。DDR的SDRAM在时钟CLK的上升沿和拖尾沿都执行从DQ端子的数据输入和输出。具体而言，4字节数据Q05至08在上升沿被输入/输出，而4字节数据Q09至12在拖尾沿被输入/输出。

由于这样一来输入/输出速率被加倍，因此必须使存储器中需要被缓存的数据量加倍。在图27所示的示例中，16字节数据Q00至03、Q04至07、Q08至11和Q12至15在读命令RD之后的第一缓存周期中被同时缓存到数据锁存电路，并且16字节数据中的4个字节即Q05至08在时钟的上升沿被传送到I/O总线，而接下来的4字节数据Q09至12在时钟的拖尾沿被传送到I/O总线。

为了实现图27所示的对16字节数据的这种集体缓存，在图24所示的每个字节区域0至3内，存储器被划分成四个存储器单元阵列，并且在每个阵列中提供了第二放大器和数据锁存电路。然后，在每个字节区域中，列解码器222响应于起始列地址CA1将相应的列地址CA0至3的内部解码信号提供给四个存储器单元阵列，然后4字节数据被缓存到四个数据锁存电路。然后，由数据总线开关228选择的数据锁存电路的1字节数据被数据缓存选择信号S221从四个数据锁存电路传送到输入/输出总线。在图中，核心总线对应于存储器单元阵列的输入/输出总线，并且核心总线的数据被缓存到数据锁存电路。

应当注意，图27所示的示例是在不考虑输入列地址CA的LSB(CA[0])的情况下配置的，并且在输入列地址CA0或CA1的情况下与列地址CA0至3相对应的数据项始终被访问。具体而言，不论输入列地址是被指定为奇数还是偶数，要被配对的列地址都是固定的。

此外，在下一时钟周期中，列解码器222向四个存储器单元阵列发布列地址CA4至7的内部解码信号，并且还将4字节数据缓存到四个数据锁存电路。因此，16字节数据Q16至31被锁存到数据锁存电路，并且16字节数据中所选的4字节数据即Q13至16以及4字节数据Q17至20分别在时钟的上升沿和拖尾沿被输出。

在写操作中，写数据在与上述方向相反的方向上经由数据锁存电路从输入/输出端子DQ被写入存储器单元阵列中。

在图27的情况下，同样，数据锁存选择信号S221是由每个字节区域中的2个比特即总共8个比特组成的控制信号。这种数据锁存选择信号是由列控制器90内的数据锁存选择器220响应于列地址CA和起始字节信号SB而生成的。

图28示出具有字节边界功能的图像存储器的第二示例的修改示例(3)的操作。与图27一样，图28是与DDR相对应的操作示例，并且与图27的差异在于在列方向上将要同时访问的列地址的组合根据输入列地址CA是被指定为奇数还是偶数而有所不同。具体而言，与通过将输入列地址CA递增1、2和3而获得的CA相对应的数据项被同时访问。换言之，在输入列地址CA1的情况下，CA1、CA2、CA3和CA4的数据项被访问。具体而言，列解码器监视输入列地址CA的LSB(CA[0])以确定要同时访问的列地址。

如图28所示，列解码器针对输入列地址CA1生成CA1至4的内部解码信号22D0至3，然后每个字节区域的4字节数据即总16字节数据被缓存到数据锁存电路。然后，CA5至8的内部解码信号222D0至3在下一时钟周期中被生成，并且6字节数据被缓存。因此，要缓存的16字节数据是通过偏移图27中的4个字节来获得的。

因此，图28所示的读操作和写操作可按与图27相同的存储器配置实现。

图29示出具有字节边界功能的图像存储器的第三示例。另外，图30是用于说明图29所示的操作的图。在第三示例中，通过在一次列访问中访问字节区域0至3中的每一个，将字节边界功能要输入/输出的4字节数据Q01至04传送到/传送自输入/输出总线。具体而言，与上述第一和第二示例不同，为了访问与相邻列地址的存储器单位区域相对应的4字节数据，不从相邻列地址的多个存储器单位区域缓存8字节数据或16字节数据。

如图29所示，列控制器90具有列地址控制器290，并且向存储器存储体92内的字节区域0至3中的每一个内的列偏移器电路291提供指示是否要将列地址CA偏移1的偏移控制信号S290。每个字节区域具有列偏移器291，用于对列偏移器的输出进行解码的列解码器222、用于利用内部解码信号222D输入/输出1字节数据的存储器单元阵列224、第二放大器、数据锁存电路226以及数据总线开关228。每个字节区域内的列偏移器291响应于偏移控制信号S290通过将列地址CA偏移或不偏移1来将列地址输出到列解码器222。数据锁存电路226只需要保存1字节数据。因此，数据总线开关228始终选择数据锁存电路226内的1字节数据并将该数据传送到I/O总线。

根据示出操作的图30，列地址控制器290响应于输入列地址CA0和起始字节信号SB对字节区域0的列偏移器291执行控制以便将列地址CA0偏移1以生成CA1，并且还对其他字节区域1至3的列偏移器执行控制以便不将列地址CA0偏移1。结果，在字节区域0中，1字节数据Q04基于与列地址CA1相对应的内部解码信号222D被访问，并且被锁存到数据锁存电路226。另外，在其他字节区域1至3中，1字节数据Q01、Q02和Q03分别基于与列地址CA0相对应的内部解码信号222D被访问，并且被锁存到数据锁存电路226。

如上所述，在图29和图30所示的第三示例中，列地址具有复杂的配置，这是因为列地址是在与要访问的4字节数据相关联的存储器内部生成的，但是对大于4字节数据的字节数据的缓存操作可被消除。因此，输入/输出单元93中的配置可得以简化，并且存储器存储体内的功率消耗可得以降低。

在读操作中，与从每个字节区域中的列解码器222提供的列地址相对应的1字节数据被输出到数据锁存电路226，然后经由数据总线开关228被传送到输入/输出端子DQ。在写操作中，输入到输入/输出端子DQ的4字节数据经由每个字节区域中的数据总线开关228被锁存到数据锁存电路226。然后，锁存的数据从每个字节区域中的列解码器222中被写入到与列地址相对应的存储器。

在由列地址选择的存储器单位区域由4比特构成的情况下，图22所示的存储体内的四个字节区域被配置为4比特区域，并且数据的多个组合或一个组合按比特单位1从每个比特区域被访问。

[对与输入/输出端子的关系的控制]

接下来，描述控制图像存储器内的输入/输出端子DQ和存储器单元阵列内的总线或数据锁存电路之间的联系的示例。

图31示出到具有字节边界功能的图像存储器的输入/输出端子的联系手段。图32示出图31的操作。在到输入/输出端子的联系手段中，如图32所示，与存储器空间内的列地址CA相对应的4字节数据始终与一组输入/输出端子DQ[7:0]至DQ[31:24]相关联，并且其间的关系不会动态地切换。具体而言，输入/输出端子DQ和存储器内的总线(存储器单元阵列224的输入/输出总线)之间的每个关系(分配联系)始终是固定的，而不受起始字节信号SB的影响。因此，即使起始字节信号SB在写入时和读取时是不同的，在写入时要输入的输入/输出端子DQ也与在读取时要输出的输入/输出端子DQ相同。

图31示出了当访问延伸跨越由列地址CA选择的4字节区域的4字节数据时连接DQ端子的方法。该图假定了从列地址CA0的4字节区域中的Byte1(Q01)执行的读操作(SB＝1)。

在输入/输出端子DQ不被切换的情况下，作为Byte1的数据存储的数据被输出到与Byte1相对应的DQ端子，而不依赖于起始字节信号SB。因此，存储器单元阵列224和输入/输出缓冲器94I/O之间的连接始终被固定地分配。因此，执行对起始字节信号SB的指定只是为了确定存储器单元阵列224中的列地址CA的哪条总线应当被连接到输入/输出缓冲器94I/O。

图31所示的示例是与图22所示的第一示例和图24所示的第二示例相对应的配置示例，其中字节区域0至3中的每一个被分配到一对区域(奇数列地址CA[0]＝0和偶数列地址CA[0]＝1)。具体而言，与图24一样，存在与两个列地址CA(即奇数列地址和偶数列地址)相对应的存储器单元区域，并且该存储器单元区域被进一步划分成四个字节区域。字节区域Byte0区域至Byte3区域包括列解码器到数据锁存电路。在读操作的情况下，大小为一次访问所需数据的两倍的数据被从字节区域输出，并且数据的一半即4字节数据在数据总线开关228的一组开关(图中的八个方块)中的每一个处被连接到输入/输出缓冲器94I/O。

这样，如果输入/输出端子DQ不被切换，那么从存储器单元的Byte1区域输出的数据Q01肯定会连接到与输入/输出缓冲器94I/O的Byte1相对应的输入/输出端子DQ[15:8]。因此，利用字节开始信号SB对数据总线开关228的控制意味着对把输入/输出缓冲器94I/O连接到与两个列地址CA相对应的区域的数据锁存电路中的任何一个的控制。

图24所示的相应的四个字节区域0至3内的数据总线开关228被总体示为图31的数据总线开关228。因此，每个字节区域的数据总线开关228由与图31内的相同输入/输出端子DQ相对应的一对开关构成。

图33示出到具有字节边界功能的图像存储器的输入/输出端子的联系手段。图34示出图33所示的操作。在到输入/输出端子的联系手段中，如图34所示，与存储器空间内的列地址CA相对应的4字节数据从根据起始字节信号SB的起始字节开始，顺序地与输入/输出端子群组DQ[7:0]至DQ[31:24]相关联，并且存储器单元阵列224和输入/输出端子DQ的每个群组之间的关系被动态地切换。具体而言，输入/输出端子DQ和存储器的总线之间的每个关系(分配联系)被起始字节信号SB所影响，因而发生改变。因此，如果起始字节信号SB在写入时和读取时不同，那么在写入时要输入的输入/输出端子DQ则与在读取时要输出的输入/输出端子DQ不同。

从图34清楚可见，在起始字节SB＝1的情况下，存储器内的数据项Q01至04与输入/输出端子群组DQ[7:0]至DQ[31:24]相关联。具体而言，存储器单元阵列内的总线或数据锁存电路与输入/输出端子群组之间的联系被配置成使得起始字节数据与输入/输出端子DQ[7:0]相关联，而剩余的3字节数据根据起始字节信号SB顺序地与剩余的输入/输出端子DQ相关联。因此，图33所示的数据总线开关228具有一组输入/输出总线I/O总线，存储器单元阵列224的总线或数据锁存电路，以及所有交点位置处的开关。这些开关的群组受到数据锁存选择器221利用数据锁存选择信号S221进行的接通/断开(ON/OFF)控制，从而上述动态关联可得以实现。

这样，根据起始字节信号SB针对存储器单元阵列内的总线或数据锁存电路切换输入/输出端子DQ。具体而言，从存储器单元阵列内的字节区域Byte1输出的字节数据Q01在SB＝“1”时被连接到与输入/输出缓冲器94I/O的Byte0相对应的DQ[7:0]，并且如果SB＝“1”则还被连接到DQ[15:8]。字节区域Byte1的字节数据Q05在SB＝“3”时连接到DQ[23:16]，并且在SB＝“2”时还连接到DQ[31:24]。具体而言，图33所示的处于闭合状态的四个开关的位置根据起始字节信号SB被向右偏移。

接下来，参考对与输入/输出端子的联系的控制描述对大端排序和小端排序之间的联系的控制。

图35是具有字节边界功能并能够与排序相对应的图像存储器的配置图(1)。在该示例中，与参考图19和图20描述的图像存储器一样，存储器核心350内的配置仅与大端排序(上行模式)相对应。具体而言，只描述了字节边界操作中从与起始字节信号SB相对应的字节位置起在上行模式下访问4字节数据的功能。即使在这种情况下，数据总线开关228的开关群组也被控制，从而，用于大端排序的图像系统和用于小端排序的图像系统都能实现适当数据的输入和输出。

在图中，模式寄存器96被提供以第二信息BMR，作为指示上行模式或下行模式的字节组合信息，并且模式被设置为任何一种模式。但是，具有图29所示的列解码器、存储器单元阵列和第二放大器等等的存储器核心350只对上行模式控制作出响应。具体而言，列控制电路只具有上行模式控制器351，而不具有下行模式控制器。

图35(A)示出了上行模式的数据总线开关228。具体而言，在上行模式(即大端排序)的情况下，存储器核心350被上行模式控制器351控制为上行模式。因此，数据总线开关228将数据锁存电路226的4字节数据即Byte0至3直接连接到输入/输出缓冲器94I/O。具体而言，存储器核心350核心数据总线cdb00z至cdb31z被直接连接到I/O数据总线pdb00z至pdb31z。

另一方面，图35(B)示出了下行模式下的数据总线开关228。具体而言，在下行模式(即小端排序)的情况下，存储器核心350被上行模式控制器351控制为上行模式，但数据总线开关228却将数据锁存电路226的4字节数据即Byte0、1、2和3与输入/输出缓冲器94I/O的4字节数据即Byte3、2、1和0关联起来。在这种情况下，核心总线cdbxxz和I/O总线pdbxxz以字节为单位互换。

在示出数据总线开关228的图35(B)中的示例中，在图像存储器86内提供了与图19和20所示的输入/输出端子的切换装置190相同的装置。这样，存储器核心被配置成能够对大端排序或小端排序作出响应，并且上述数据总线开关228被提供来根据下行模式或上行模式互换其开关，从而图像存储器能够对两种排序作出响应。

图36是具有字节边界功能并能够与排序相对应的图像存储器的配置图(2)。与图35一样，该图像存储器具有仅能够与上行模式控制相对应的存储器核心配置，并且数据总线开关228根据在模式寄存器96中设置的第二信息BMR＝UP/DOWN被切换，从而图像存储器可对两种模式作出响应。与图35的差异在于数据总线开关228所执行的数据切换被执行成使得MSB(DQ31)和LSB(DQ00)被互换。具体而言，除了4个字节外，每个字节中的8比特数据也被改变了。

图37是具有字节边界功能并能够与排序相对应的图像存储器的配置图(3)。该图像存储器对应于图29所示的图像存储器，其中相应的存储器核心350内的相应的四个字节区域的列地址的组合被控制为响应于操作模式而改变，并且从与起始字节信号SB相对应的字节起在上行方向或下行方向上延伸的4字节数据从四个存储器阵列被输入/输出。

例如，当如图30所示的列地址CA0和起始字节SB＝1时，四个字节区域Byte0至3的内部列地址在上行模式下分别变为CA1、CA0、CA0和CA0，并且数据项Q04、Q01、Q02和Q03从4字节的输入/输出端子DQ输入/输出。另一方面，在下行模式的情况下，列地址分别变为CA0、CA0、CA1和CA1，并且数据项Q00、Q01、Q06和Q07从4字节的输入/输出端子DQ输入/输出。

这样，要被提供给相应存储器核心内的四个字节区域Byte0至3的列地址被列偏移器291根据上行模式或下行模式而切换。然后，由起始字节信号SB和模式信号BMR唯一确定的列地址的组合经由列偏移器291被提供到每个存储器核心350的每个字节区域。该列偏移器291根据上行模式/下行模式Up/Down选择需要切换的两个列地址之一，这两个列地址是从来自列地址控制器90A的四个列地址caby0z至caby3z中选择出来的。具体而言，在字节区域Byte0中，caby0z或caby3z被选择。在字节区域Byte1中，caby1z或caby2z被选择。在字节区域Byte2中，caby1z或caby2z被选择。另外，在字节区域Byte3中，caby0z或caby3z被选择。

在单数据速率(SDR)的情况下，4字节数据只能在一次访问中被访问，因而如参考图29所述，保存在与每个字节区域相对应的数据锁存电路中的1字节数据可直接被传送到输入/输出总线。

另一方面，在双数据速率(DDR)的情况下，8字节数据的4个字节需要在一次访问中被输入/输出。因此，在图29所示的配置中，字节区域Byte0至3中的每一个被提供以一块偶数列地址(CA[0]＝0)和一块奇数列地址(CA[0]＝1)，然后由起始字节信号SB和模式信号BMR唯一确定的列地址的组合被从列偏移器291提供到该对块，并且所需的4字节数据被数据总线开关228选择并被传送到输入/输出总线I/O总线。在这种情况下，数据总线开关228内的每个开关响应于从数据锁存选择器221发送来的控制信号dabyaz至dabydz选择偶数块或奇数块的数据，并且将所选数据传送到输入/输出总线I/O总线。因此，数据总线的列地址daby0z至daby3z被从列地址控制器90B提供到数据锁存选择器221，数据锁存选择器221根据上行模式/下行模式Up/Down选择需要切换的两个字节之一，或者四个字节区域。切换候选的组合与上述列偏移器291相同。

如图37所示，通过控制列地址的组合，数据总线开关228内的开关数目可得以减少。具体而言，在图35和36所示的数据总线开关中，当输入/输出端子DQ的数目是N个字节时，需要2N*8个开关。但是，通过控制列地址的组合，如图37所示，在列偏移器291和数据总线开关228中分别需要2N个开关，因而总共需要4N个开关。因此，开关数目可以减少到图35和36所示的开关数目的1/4。

图38是图37所示的DDR存储器的上行模式的操作定时图。在该示例中，列地址是CA1且起始字节信号SB是1，并且存储在大端排序的存储器86中的数据项DQ05至08被读出。具体而言，数据项Q00至19和与存储器86内的列地址相对应的输入/输出端子DQ之间的关系如图所示。

如上所述，在DDR存储器的情况下，存储器单元阵列内的每个字节区域具有一块偶数列地址(CA[0]＝0)和一块奇数列地址(CA[0]＝1)，然后列地址的受控组合caby被提供到这些块，并且用于切换数据总线的列地址的受控组合daby被提供到数据总线开关228。

具体而言，CA1被输入作为基准列地址CA。与该输入一起，提供到字节区域Byte0至3中的每一个内的偶数块(CA[0]＝“0”)和奇数块(CA[0]＝“1”)的列地址CA被控制。列地址CA2的列线在偶数块的区域(CA[0]＝“0”)中被激活。列地址CA3的列线在字节区域Byte0中被激活，列地址CA1的列线在奇数块的区域(CA[0]＝“1”)中的字节区域Byte1、2和3中被激活。

结果，数据项Q05至12被输出到存储器核心的核心总线。具体而言，数据项Q08至11被输出到偶数块的核心总线，而数据项Q5至7以及Q12被输出到奇数块的核心总线。

在DDR存储器中，必须将该8字节数据中的4字节数据传送到I/O总线。在这里，基于起始字节信号SB和列地址CA，数据总线开关仅选择字节区域Byte0中的偶数块(CA[0]＝“0”)的数据。结果，数据项Q05至08可被输出到输入/输出端子DQ。

在这里，在偶数块区域和奇数块区域(CA[0]＝“0”/“1”)中的每一个中，内部列地址cabyaz选择caby0z，内部列地址cabybz选择caby1z，cabycz选择caby2z，并且cabydz选择caby3z。类似地，在偶数块区域和奇数块区域(CA[0]＝“0”/“1”)中的每一个中，数据总线的列地址dabyaz选择daby0z。类似地，dabybz选择daby1z，dabycz选择daby2z，并且dabydz选择daby3z。

图39是图37所示的DDR存储器的下行模式的操作定时图。在该示例中，列地址是CA1且起始字节信号SB是2，并且存储在小端排序的存储器86中的数据项DQ05至08被读出。具体而言，数据项Q00至19和与存储器86内的列地址相对应的输入/输出端子DQ之间的关系如图所示。与图38的差异在于4字节数据和输入/输出端子DQ之间的关系与图38所示的相反。

在这种情况下，CA1被输入作为基准列地址CA。与该输入一起，提供到字节区域Byte0至3中的每一个内的偶数块(CA[0]＝“0”)和奇数块(CA[0]＝“1”)的列地址CA被控制。列地址CA2的列线在偶数块(CA[0]＝“0”)中被激活。列地址CA3的列线在字节区域Byte3中被激活，列地址CA1的列线在奇数块(CA[0]＝“1”)中的字节区域Byte2、1和0中被激活。

结果，数据项Q05至12被输出到存储器核心的核心总线。具体而言，数据项Q08至11被输出到偶数块的核心总线，而数据项Q5至7以及Q12被输出到奇数块的核心总线。

在DDR存储器中，必须将该8字节数据中的4字节数据传送到I/O总线。在这里，基于起始字节信号SB和列地址CA，数据总线开关仅选择字节区域Byte3中的偶数块(CA[0]＝“0”)的数据Q08，并且对于余下的字节区域选择奇数块的数据项Q05至07。因此，4字节数据项Q05至08可被输出到输入/输出端子DQ。

在这里，在偶数块区域和奇数块区域(CA[0]＝“0”/“1”)中的每一个中，内部列地址cabyaz选择caby3z，内部列地址cabybz选择caby2z，cabycz选择caby1z，并且cabydz选择caby0z。类似地，在偶数块区域和奇数块区域(CA[0]＝“0”/“1”)中的每一个中，数据总线的列地址dabyaz选择daby3z。类似地，dabybz选择daby2z，dabycz选择daby1z，并且dabydz选择daby0z。

如上所述，当比较图39中的下行模式与图38中的上行模式时，cabyz和dabyz在字节区域Byte0和Byte3之间以及字节区域Byte1和Byte2之间被切换，从而模式可对应于采取两类排序(大端排序和小端排序)的字节数据项的布置。图40是用于说明指定字节边界功能的边界的方法的图。在该图中，在跨越列地址CA[7:0]＝#n和#n+1的相邻四个字节区域的边界进行访问的字节边界功能中，考虑了基于起始字节SB执行边界指定方法的情况和基于偏移值SV执行边界指定方法的情况。起始字节SB＝N意味着从字节N起跨4个字节进行访问，偏移值SV＝N意味着从相对于列地址的4字节区域的边界偏移N个字节的位置起跨4个字节进行访问。

在这种情况下，起始字节SB和偏移值SV在上行模式和下行模式中根据两种排序模式而变化。具体而言，在上行模式的情况下，由于字节数据项是以Byte0至3的方式布置的，因此SB和SV相同。但是，在下行模式的情况下，字节数据项是以Byte3至0的方式布置的，因而SB和SV不同且处于相反关系。

因此，在图像存储器只具有起始字节信号SB端子而内部结构根据偏移值SV被控制的情况下，必须根据模式是上行模式还是下行模式来决定是不颠倒还是颠倒起始字节信号SB以获得偏移值SV。这同样适用于图像存储器只具有偏移值SV端子而内部结构根据起始字节SB被控制的情况。

图41示出起始字节SB和偏移值SV的转换电路。转换电路410由2个比特410[0]、410[1]组成，并且由CMOS传输门412和413以及反相器414和415构成。起始字节信号SB根据指示上行模式或下行模式的计数型信号不被颠倒或颠倒以获得偏移值SV。如转换电路410的真值表411所示，在上行模式的情况下SB不被颠倒以变为SV，但在下行模式的情况下SB被颠倒以变为SV。

[矩形访问中的列地址控制]

如图1所示，在用于将图像存储器的存储器空间与图像的像素关联起来的存储器映射12和14E中，在由存储体地址BA和行地址RA选择的页区域14内，根据图像中的像素矩阵的布置执行映射以便以预定的卷绕宽度(CA Wrap)卷绕由列地址CA选择的存储器单位区域(4字节区域)。在图1所示的示例中，列地址CA在页区域14内以4为单位被卷绕。即，列地址的卷绕宽度CA Wrap是4。列地址的该卷绕宽度也被称为列地址的“步长”。

通过以预定的卷绕宽度卷绕由列地址选择的存储器单位区域的这种映射，在图像存储器中频繁进行的矩形访问的效率可得以提高。具体而言，在页区域经历利用激活命令的激活操作的同时，读命令和写命令根据要访问的矩形区域被反复发布，从而可对同一页区域内的矩形区域进行访问。由于可通过执行激活操作一次对同一页区域内的矩形区域进行访问，因此可进行高效的访问。

如图16所示，在这种矩形访问中，必须反复发布读命令RD、存储体地址BA、列地址CA和起始字节信号SB。但是，如果存储器的映射信息或者更具体而言页区域的列地址CA的卷绕宽度(CA Wrap)已知，则可以提供矩形区域的起始列地址CA、矩形宽度和矩形大小，以便图像存储器能够在内部自动发布要访问的列地址，从而矩形区域的图像数据可被访问。在这种情况下，读命令和列地址可被发布一次，因而不必像图16中那样多次发布它们。

图42是用于说明利用字节边界功能的自动矩形访问的图。在该示例中，要访问的数据区域由存储器映射421中的箭头示出。在该存储器映射中，列地址CA在页区域14内以8为单位被卷绕。因而，列地址卷绕宽度CA Wrap是8。因此，页区域14右端的列地址CA是#07、#0F、#17和#1F(十六进制)，并且卷绕宽度CA Wrap是8。另外，要被访问的矩形区域的起始地址CA是CA＝#B，起始字节SB＝2，矩形区域的宽度Rwidth＝2个时钟(4个字节×2个时钟＝8个字节)，并且矩形区域的大小是突发长度BL＝8(4×8＝32)。因此，矩形区域的高度是BL/Rwidth＝4。

图43是自动矩形访问的定时图。图44是自动矩形访问中所需的内部列地址计算器的配置图。为了执行图42所示的矩形访问，列地址CA＝#0B/#0C、#0C/#0D、#13/#14、#14/#15、#1B/#1C、#1C/#1D、#23/#24和#24/#25可在存储器内响应于提供的列地址CA＝#0B和SB＝2被发布。具体而言，在第一访问中，Byte2和3访问CA＝#0B，而Byte0和1访问CA＝#0C。在第二访问中，列地址CA前进1，因而Byte2和3访问CA＝#0C，而Byte0和1访问CA＝#0D。在该示例中，由于矩形宽度RWidth＝2，因此第三访问是对卷绕的列地址CA＝#13和#14进行的，而不是列地址CA被偏移1之后的位置。因此，必须根据列地址卷绕宽度CA Wrap和矩形宽度Rwidth计算第三列地址。当利用Byte2和3考虑该第三地址时，要访问的第三CA是基于当前列地址CA＝#0C(＝12(十进制))、CA Wrap＝8以及RWidth＝2利用图43所示的公式(CA+CA Wrap-Rwidth+1)以CA＝12+8-2+1＝19(十进制)＝#13(十六进制)的形式获得的。图44示出列控制器90内的列地址计算器。该计算器具有：列地址计数器440，其同步于与时钟定时同步的内部时钟pclenz将从外部提供的列地址CA和卷绕的列地址CA(Wrap)递增1；计算机441，其将CA Wrap与列地址计数器的计数值相加并减去RWidth；开关442，用于在矩形区域被卷绕时选择计算机441的输出；矩形宽度计数器444，其对同步时钟pclenz计数并且在访问期间在水平访问上对计数值进行计数；以及比较器445，其检测到矩形宽度计数器444的水平计数值widthz与矩形宽度Rwidth相匹配，并且为开关442生成切换信号wrapz。

参考图43所示的定时图进行说明。首先，假定矩形区域大小在模式寄存器中被设置为突发长度BL＝8，并且页区域内列地址CA的卷绕宽度CA Wrap＝8也被设置在模式寄存器中。然后，起始列地址CA＝#0B、起始字节SB＝2和要访问的矩形区域的矩形宽度Rwidth＝2在激活命令之后与读命令430一起被提供。响应于此，定时时钟pclenz与时钟同步地被生成，矩形宽度计数器444随后在访问期间在水平方向上对计数值widthz进行上行计数，并且列地址计数器440从起始列地址CA＝#0B开始进行上行计数。

针对第一访问发布的内部列地址caz[7:0]是CA＝#0B/#0C，如图43所示。在第二访问中，响应于通过利用列地址计数器440将caz＝#B递增1而获得的列地址caz[7:0]＝#C，#0C/#0D被输出。在第三访问中，矩形区域需要以矩形宽度为单位被卷绕，因而计算机441的计算值被开关442选择，列地址caz[7:0]＝#03被输出，并且在响应于该输出执行卷绕之后，列地址CA＝#13/#14被生成。在第四访问中，#14/#15被生成。在第五访问中，矩形区域被卷绕并且#1B/#1C被生成。然后，#1C/#1D、#23/#24和#24/#25被类似地生成。

与该自动矩形访问相对应的图像存储器的配置例如在图29中示出，其中与字节边界功能相对应的四个列地址的组合被提供到四个字节区域Byte0至3。具体而言，图43所示的内部列地址caz的组合被提供到每个字节区域中的列解码器。结果，这些列地址的数据项分别被从四个字节区域输出。

在上述示例中，矩形访问时的矩形宽度Rwidth是与读命令一起提供的，但是矩形宽度Rwidth可预先利用模式寄存器设置命令设置在模式寄存器中。或者，矩形大小BL和矩形宽度Rwidth可与读命令一起提供。列地址的卷绕宽度CA Wrap由图像系统预先设置，因而卷绕宽度CA Wrap最好利用模式寄存器设置命令来设置。

这样，在矩形访问的情况下，如果提供了作为起始点的列地址CA、矩形宽度Rwidth和矩形大小(BL)，那么就可基于预先设置的列地址的卷绕宽度CA Wrap自动生成要访问的内部列地址。因此，可通过发布读命令一次来进行矩形访问。

[页区域边界的字节边界功能]

字节边界功能可高效地访问跨越由列地址选择的存储器单位区域(4字节区域)的边界的预定字节(4个字节)的数据。但是，在执行跨页区域边界的矩形访问的情况下，相邻页区域需要利用另一激活命令再次经历激活操作。

图45示出当由字节边界功能所进行的访问到达页区域的末尾时执行的存储器操作的示例。该图示出了页区域由列地址CA[7:0]＝#00至#FF和右端的CA＝#FF构成的示例。在这种情况下，当图中箭头所示的4字节数据项被利用字节边界功能访问时，当SB＝0时这4字节数据可在上行模式中输出，但是当SB＝1、2和3时，左端的字节数据可在在页区域右端掉转(turn at the right end)之后被访问。具体而言，在该示例中，在同一页区域内再次执行访问，而不执行新的激活操作。另一方面，在下行模式的情况下，当SB＝0、1和2时必须在左端掉转以移动到右端(卷绕，Wrap)，仅当SB＝3时才不需要执行掉转。

如果进行上述访问，则不必要的数据会被输出。为了从上一页区域的末尾对相邻页区域进行访问，必须发布新的激活操作对相邻页区域执行激活操作。

图46示出当由字节边界功能所进行的访问到达页区域的末尾时执行的存储器操作的另一示例。在该示例中，突发长度BL被设置为8。当确立BL＝8时，每个存储体内的突发计数器利用BL＝8的计数器宽度对内部列地址反复计数。具体而言，在图46所示的示例中，由突发计数器生成的内部列地址由宽度8的CA＝#k8至#kF(16比特符号)构成。即使在其中访问区域被这种计数器划分成使用突发长度BL作为基准的矩形区域的存储器的情况下，当如图45中那样在突发长度区域CA＝#k8至#kF的右端使用字节边界功能时，就会产生与图45相同的问题。在图46所示的示例中，在上行模式时卷绕发生在SB＝1、2和3时，而在下行模式时卷绕发生在SB＝0、1和2时。因此，不必要的数据被输出。

图47示出当由字节边界功能所进行的访问到达页区域的末尾时执行的存储器操作的另一示例。在该示例中，字节边界功能是利用参考图7描述的矩形访问中的多存储体访问功能实现的。具体而言，行地址RA＝#n由激活命令ACT指定。如果在读命令RD被发布时作为基准点的列地址CA是页区域右端的CA＝#FF，那么就超过页区域的边界PB进行访问，如箭头所示。

具体而言，在上行模式中，当SB＝1、2和3时，对RA＝#n的页区域内的CA＝#FF的字节数据以及RA＝#n+1的页区域内的CA＝#00的字节数据进行访问。在下行模式中，当SB＝0、1和2时，对RA＝#n的页区域内的CA＝#FF的字节数据以及RA＝#n+1的页区域内的CA＝#00的字节数据进行访问。在这种情况下，需要对相邻页区域进行访问，因而具有与激活命令ACT一起提供的行地址RA＝#n的页区域被激活，并且响应于与读命令RD一起提供的列地址CA＝#FF和起始字节信号SB＝2，具有相邻行地址RA＝#n+1的页区域被激活。从而，多个存储体内的字线响应于一个激活命令ACT而被激活。

当执行控制以使得多个存储体被同时激活时，所需区域的数据可被经济地输入/输出，即使在页区域末尾处需要字节边界功能时也是如此。

[字节边界功能的其他应用]

在将图像数据存储到存储器并访问与任意像素相对应的数据时，字节边界功能可高效地输入/输出数据。在除图像存储器之外的其他应用中，字节边界功能也具有同样的益处。

图48至图50是用于说明字节边界功能的其他应用的图。图48和49对应于传统示例，图50对应于本实施例。根据存储器的配置。多个字节区域被分配到同一列地址CA，并且在一次访问中对分配到同一列地址CA的多个字节数据项进行访问。在这种结构中，当处理分配到同一列地址CA的固定字节大小(字配置)的数据时，可高效地访问存储器。

但是，存在系统要处理的数据的大小小于存储器的字配置的大小的情况。作为对这种情况的对策，有一种进行填充(padding)以便使字配置大小或更小的数据不会延伸跨越多个列地址CA区域的方法。在图48所示的示例中，存储器的字配置被设置为4字节(见图中的483)，并且要处理的数据的大小单位可能是1字节(图中280的格式A)、2字节(同一处的格式B)或4字节(同一处的格式C)。因此，通过将数据存储在Byte0是基准点的位置中，防止了4字节数据延伸跨越列地址CA。2字节数据被存储在Byte0和Byte2是基准点的位置中。1字节数据可被存储在Byte0、Byte1、Byte2和Byte3中任何一个是基准点的位置中。

假定存在这样的情况，即大小为2字节、4字节、1字节、2字节、2字节和1字节的数据0至5被连续存储在存储器中，就像图中所示的写数据482那样。在这种情况下，通过执行如图中481那样的写操作，在存储器内的若干字节区域中执行了填充，如图中483所示，并且实际上总共有4字节的区域未被用于存储数据。在这种情况下，存储器的量未被有效使用。但是，通过利用列地址CA以4字节为单位输出数据，每个数据项可在一次列地址访问中被读取，因而读取速度增大了。

但是，为了消除上述的冗余存储容量，可以在不执行填充的情况下将数据项连续存储在存储器的字节区域中。例如，如图49中491所示，数据在三个周期中利用写命令WR被写入，然后数据可被存储在存储器内的字节区域中，如图中493所示。

通过以图49所示的方式写入数据，可以有效地利用存储器的存储容量。但是，在数据被跨越不同的列地址区域存储的情况下，例如数据3中的2字节数据项B03和B13或者数据1中的4字节数据项C01至31，在传统存储器中读和写无法在一次访问中执行，因而需要进行两次访问。如图中491所示，读命令RD需要被发布两次以读取数据4，从而降低了访问效率。

因此，如图50中500所示，通过发布读命令RD一次并利用字节边界功能指定起始字节信号SB＝3，延伸跨越不同的列地址的数据3(B03和B13)可被访问。因此，具有字节边界功能的存储器可实现存储器可用性的改善，而不会降低访问性能。

[用于字节边界功能的存储器控制器]

接下来描述用于字节边界功能的存储器控制器。图像处理系统是参考图8描述的，其中图像处理控制器81和存储器控制部分(存储器控制器)82被包括在图像处理系统内的图像处理芯片80中。

图51是图像处理系统的配置图。与图8一样，图像处理系统由图像处理控制器81、存储器控制器82和图像存储器86构成。图像处理控制器81被配置为执行例如MPEG解码处理。图像处理部分81具有：熵解码处理器510，经编码和压缩的流数据STM被输入其中；逆量化和逆DCT处理器511，用于基于DCT系数DCT-F执行数据处理；内预测部分512；互预测部分513，用于使存储器控制器82基于运动向量MV和宏块划分信息MBdiv读取参考图像；以及过程选择部分515。存储器控制器82执行存储器控制，包括图像处理控制器81和图像存储器86之间的命令和地址的发布。从过程选择部分515输出的经解码的图像数据D-IMG被存储器控制器82存储到图像存储器86中。另外，互预测部分513的参考图像读取控制器514经由存储器控制器82从图像存储器86获取参考图像的数据R-IMG，并且将参考图像的数据发送到过程选择部分515。

MPEG解码器基于根据运动向量从存储器读取的过去图像或未来图像内的参考图像R-IMG并且基于参考图像和当前图像数据之间的差别数据对当前图像数据进行解码。因此，频繁地执行这样一个操作，其中位于运动向量位置的矩形参考图像被从暂时存储在图像存储器86中的图像读出。在该矩形访问控制中，通过使用具有字节边界功能的图像存储器86和与字节边界功能相对应的存储器控制器82，可提高访问效率。

图52示出存储器控制部分(存储器控制器)的输入和输出信号。图53是用于说明作为帧图像内的读取目标的参考图像区域的图。在帧图像FM-IMG中，左上方表示像素坐标的原点(0，0)。为了指定矩形参考图像RIMG的区域，需要矩形左上的坐标(POSX，POSY)以及长度和宽度的大小SIZEY和SIZEX。因此，图像处理部分内的参考图像读取控制器514将指定参考图像RIMG的区域的上述信息项(POSX，POSY)、SIZEY和SIZEX提供给存储器控制器82。此外，直接存储器访问控制信号DMA-CON在参考图像读取控制器514和存储器控制器82之间被输入/输出。

另一方面，存储器控制器82基于指定参考图像区域的信息项(POSX，POSY)、SIZEY和SIZEX计算存储器空间内的地址Add(存储体地址、行地址、列地址)，并将命令CMD、地址Add、多存储体访问信息SA′、起始字节信号SB、写数据Data等等提供给存储器86。另外，存储器控制器82接收从存储器86读取的读数据Data。

图54是存储器控制器的详细配置图。存储器控制器82具有接口控制器541-1至N和地址/命令生成部分542-1至N，其中接口控制器541-1至N接收要访问的图像区域的信息项POSX、POSY、SIZEX和SIZEY以及来自如上述图像处理控制器中那样请求访问存储器的访问请求源块81-1至81-N的写数据Data，地址/命令生成部分542-1至N经由这些接口部分接收上述参考图像信息项并且生成地址和命令。这些接口控制器和地址/命令生成部分应当由仲裁电路540来激活或仲裁。被仲裁电路540选择和激活的地址/命令生成部分542经由选择器SEL将命令CMD、地址Add(存储体地址、行地址、列地址)、多存储体访问信息SA′、起始字节信号SB等等发布给存储器86。因此，对于被仲裁选择的访问请求源块，存储器控制器82控制对存储器86进行的访问并且读数据或写数据。另外，存储器控制器82以所需频率向存储器作出刷新请求。

由存储器控制器82发布的命令CMD例如包括模式寄存器设置命令、激活命令、读命令、写命令、预充电命令、刷新命令和正常SDRAM中所需的其他命令。此外，在存储器控制器82内的设置寄存器543中，设置了帧图像FM-IMG的左上像素的地址、存储器映射信息和关于存储器86中提供的功能的信息。存储器中提供的功能是多存储体访问功能、切换与排序相对应的数据布置的功能以及其他功能。存储器中提供的功能的存在性(控制目标)在设置寄存器543中设置。

图55是用于说明由参考图像读取控制器514中的互预测部分513执行的计算的图。在MPEG图像的情况下，宏块MB是处理的单位。宏块MB由16×16像素的亮度数据以及8×8像素的色差(Cb，Cr)数据(Y:U:V＝4:2:0)构成。包括通过将宏块MB一分为四而获得的8×8像素的亮度数据的1/4宏块QMB是用于处理运动向量MV和参考图像RIMG的单位。当当前被处理的宏块MB的左上坐标是(MBaddrx，MBaddry)，其宏块划分信息是Mbdivx、Mbdivy，并且运动向量是MV＝(MVx，MVy)时，计算处理器515利用图中所示的计算公式来获得参考图像RIMG的左上坐标(POSX，POSY)、宽度SIZEX和高度SIZEY。该宽度SIZEX被设置为在对存储器的一次访问中输入/输出的字节数目的倍数，并且高度SIZEY被设置为垂直方向上的像素数目。

按上述方式计算的参考图像指定信息(POSX，POSY)、SIZEY和SIZEX从参考图像控制器514被输出到存储器控制器82，并且基于参考图像指定信息、存储器映射信息和设置寄存器542中设置的帧区域中的左上地址，存储器控制器82内的命令/地址生成部分542生成矩形访问中所需的存储器空间的地址。

图56示出由参考图像读取控制器514中的互预测部分513执行的计算的示例。这是图55的具体示例。首先，宏块MB的左上坐标是(MBaddrx，MBaddry)＝(0和0)，宏块划分信息是Mbdivx、Mbdivy＝8，并且运动向量MV＝(MVx，MVy)＝(13和4)，因而参考图像RIMG的左上坐标(POSX，POSY)、宽度SIZEX和高度SIZEY在下列计算中获得：

POSX＝0+8+13＝21

POSY＝0+8+4＝12

SIZEX＝8，SIZEY＝8

参考图像RIMG的矩形区域不符合由列地址选择的4字节区域的单位。为了使该矩形区域符合4字节区域的单位，需要访问具有左上坐标(20和12)、宽度12和高度8的区域，例如图56中的放大区域E-RIMG。但是，通过使用字节边界功能，可跨越4字节单位的边界进行具有字节单位的访问。这样，当对诸如MPEG图像这样的参考图像数据进行访问时，字节边界功能对提高访问效率作出了贡献。

图57示出存储器映射的示例。与图1所示的存储器映射12一样，图像的像素和存储器空间内的页区域14就像在存储器映射12中那样与彼此关联，并且相邻的页区域被部署为具有不同的存储体地址BA。页区域14是由存储体地址BA和行地址RA选择的区域，并且每个页区域14由分别由列地址选择的多个存储器单位区域(4字节区域)构成。在图57所示的示例中，每个页区域14是用于存储64像素×16像素的图像数据的单位。

图58示出存储器映射12中的页区域14的配置。由存储体BANK0内的行地址RA0指定的页区域14具有由列地址CA0至255指示的存储器单位区域。每个列地址选择4个字节，并且每个列地址CA的卷绕宽度(步长宽度)是16。因此，页区域14具有64(＝4×16)个字节的宽度和16(＝256/16)个字节的高度。

图59示出图56所示的参考图像区域在存储器映射图上的布置。如图59所示，参考图像区域RIMG具有左上坐标(21和12)、宽度8和高度8，因而对应于宽度为8字节且高度为8字节的存储器区域，该存储器区域从作为前导地址的列地址CA5中的字节BY1开始形成。具体而言，矩形访问区域中的左端591相对于从列地址CA获得的边界590偏移1个字节(图中的592)。因此，存储体地址BA0和行地址RA0与激活命令ACT一起被发布到具有上述字节边界功能的存储器，并且起始列地址CA5、CA6至117和CA118以及起始字节信号SB＝1与读命令RD(或写命令WR)一起被连续发布。另外，对于具有图42至44所示的自动内部列地址生成功能的存储器，列地址卷绕宽度CA Wrap＝16被设置，并且起始列地址CA5、起始字节信号SB＝1、矩形宽度Rwidth＝2以及突发长度BL＝16与读命令RD(或写命令WR)一起被发布。

图60示出参考图像区域在存储器映射图上的另一布置。在该图中，参考图像区域RIMG延伸跨越相邻页区域14-0和14-1。具体而言，参考图像区域RIMG超过了页区域的边界600。在这种情况下，如果存储器具有图7所述的多存储体访问功能，那么通过发布多存储体访问信息SA′，就可利用激活命令一次来进行访问。在存储器不具有多存储体访问功能的情况下，需要向存储体BANK0和1多次发布激活命令来进行访问。因此，存储器控制器需要预先在寄存器中设置要控制的图像存储器是否具有多存储体访问功能，然后对图像存储器的访问控制需要响应于该设置信息被改变。

图61是针对没有字节边界功能的存储器的存储器控制器的定时图。这是对图59所示的参考图像RIMG的访问示例。传统的SDRAM不具有字节边界功能。在这种情况下，存储器控制器必须执行图61所示的控制。

在图61中，示出了在参考图像读取控制器和存储器控制器之间交换的信号610以及在存储器控制器和图像存储器之间交换的信号611。如上所述，参考图像读取控制器514将关于左上坐标POSX、POSY、宽度SIZEX和高度SIZEY的信息与对存储器的访问请求REQ一起发送到存储器控制器，存储器控制器随后响应于发送的信息返回确认信号ACK。假定存储器映射信息和帧图像的左上原点的地址预先在设置寄存器中设置。

响应于该访问请求REQ，存储器控制器向图像存储器发布激活命令ACT、存储体地址BA＝0和行地址RA＝0，并且致使存储器执行激活操作。然后，存储器控制器同步于时钟CLK发布读命令RD、存储体地址BA＝0和列地址CA5、6、7至117、118、119(24次)，并且24次接收4字节数据。然后，存储器控制器将选通信号STB的电平改变为H电平，并且将接收到的数据发送到读取控制器。

图62是针对具有字节边界功能的存储器的存储器控制器的定时图。该图示出了对图59所示的参考图像RIMG的访问示例，并且控制是在存储器具有字节边界功能时执行的。在该图中，示出了在参考图像读取控制器和存储器控制器之间交换的信号620以及在存储器控制器和图像存储器之间交换的信号621。

在这种情况下，与图61所示相同的信号被从参考图像读取控制器发送到存储器控制器。存储器控制器向图像存储器发布激活命令ACT、存储体地址BA＝0和行地址RA＝0，并且致使存储器执行激活操作。然后，存储器控制器发布读命令RD、存储体地址BA＝0、列地址CA＝5、6至117、118(16次)和起始字节信号SB＝01，并且16次接收4字节数据。此外，存储器控制器将选通信号STB的电平改变为H电平，并且将接收到的64字节数据发送到读取控制器。由于存储器具有字节边界功能，因此读命令可以只被发布16次，从而提高了访问效率。

另外，虽然未示出，但是在具有图42至44所示的自动内部列地址生成功能的存储器中，列地址卷绕宽度CA Wrap＝16可被预先设置，并且起始列地址CA5、起始字节信号SB＝01、矩形宽度Rwidth＝2和突发长度BL＝16可与读命令RD一起被发布。响应于该发布，图像存储器在内部自动生成列地址，并且在16个周期中输出矩形区域的4字节数据。存储器控制器连续16次接收4字节数据。

图63是针对没有字节边界功能和多存储体访问功能的存储器的存储器控制器的定时图。该示例是图60所示的参考图像RIMG被访问的示例，并且示出了对不具有多存储体访问功能的图像存储器执行的控制。在图中，示出了在参考图像读取控制器和存储器控制器之间交换的信号630以及在存储器控制器和图像存储器之间交换的信号631。

如图45所示，没有多存储体功能的存储器无法访问跨越存储体边界的区域。因此，在这种情况下，存储器控制器发布激活命令ACT、BA＝0和RA＝0以使页区域14-0执行激活操作，还发布读命令RD、存储体地址BA＝0和列地址CA＝15至127，并且接收8字节的数据。此外，存储器控制器发布激活命令ACT、BA＝1和RA＝0以使页区域14-1执行激活操作，还发布读命令RD、存储体地址BA＝1和列地址CA＝0、1至112和113，并且接收16字节的数据。存储器控制器随后将接收到的24字节数据发送到参考图像读取控制器。

图64是针对具有多存储体访问功能和字节边界功能的存储器的存储器控制器的定时图。该图也是图60所示的参考图像RIMG被访问的示例。在图中，示出了在参考图像读取控制器和存储器控制器之间交换的信号640以及在存储器控制器和图像存储器之间交换的信号641。

存储器控制器与激活命令ACT一起发布存储体地址BA＝0、行地址RA＝0以及多存储体访问信息SA′＝10(表明对横向的两个相邻存储体的访问)。响应于该发布，图像存储器对存储体BA＝0执行激活操作。存储器控制器随后与读命令RD一起顺序发布起始字节信号SB＝01、存储体地址BA和列地址CA。响应于该列地址CA＝15，图像存储器对BA＝1的存储体执行激活操作。存储器控制器响应于发布了16次的读命令RD接收16字节数据。此外，存储器控制器将接收到的16字节数据发送到参考图像读取控制器。

这样，即使在数据跨不同存储体边界的情况下，存储器控制器也可向具有多存储体访问功能的存储器发布激活命令一次。

图65是存储器控制器的控制操作的流程图。首先，主机CPU在存储器控制器内的设置寄存器中设置多存储体激活功能的开启/关闭(S1)。参考图像读取控制器基于运动向量信息、宏块划分信息和目标宏块信息计算参考图像块的坐标(POSX，POSY)和大小(SIZEX，SIZEY)  (S2)，并且将矩形访问请求与用于矩形访问的矩形访问参数一起发布给存储器控制器(S3)。

存储器控制器基于这些矩形参数(POSX，POSY)(SIZEX，SIZEY)以及在设置寄存器中设置的存储器映射图信息和关于帧图像地址的信息计算在进行矩形访问将要发布的BA、RA、CA、SB和SA′(S4)。当多存储体激活功能开启时(S5中的“是”)，存储器控制器接收读数据，同时将BA、RA和SA′与激活命令ACT一起发布，并且还将BA、CA和SB与读命令RD一起发布(S6、S7和S8)。在写操作的情况下，存储器控制器输出写数据，同时将BA、CA和SB与写命令WR而不是读命令一起顺序发布。

此外，当多存储体激活功能关闭时(S5中的“否”)，存储器控制器检查被请求的矩形是否延伸跨越了页区域(即存储体)(S9)。如果矩形没有延伸跨越存储体(S9中的“否”)，那么存储器控制器接收读数据，同时将BA和RA与激活命令ACT一起发布，并且还将BA、CA和SB与读命令RD一起发布(S10、11和12)。在写操作的情况下，存储器控制器输出写数据，同时将BA、CA和SB与写命令WR而不是读命令一起顺序发布。

此外，如果矩形延伸跨越存储体(S9中的“是”)，那么字节边界功能就不能被使用，因此存储器控制器计算图56所示的放大矩形区域E-RIMG的坐标POSX和宽度SIZEX，并且计算与计算出的坐标和宽度相对应的左上坐标的地址BA、RA和CA(S13)。然后，存储器控制器接收读数据，同时将BA和RA与激活命令ACT一起向放大矩形区域发布，并且还将BA和CA与读命令RD一起向放大矩形区域发布(S15、16和17)。然后，一旦对存储体内的左上坐标的读取完成(S17中的“是”和S14中的“是”)，则生成预充电命令一次。然后，对下一存储体生成激活命令，并且接收读数据，同时将BA和CA与读命令RD一起顺序发布(S19、S16和17)。一旦存储体内的所有数据项都被接收(S17中的“是”)并且对所有数据项的读取都完成(S18)，存储器控制则结束。

应当注意，当在存储器控制器的设置寄存器中字节边界功能被设置为关闭时，存储器控制器通过执行图65的配置S13至S18来发布激活命令、读命令和所需的地址，与图61一样。

这样，存储器控制器可将字节边界功能的开启和关闭以及多存储体激活功能的开启和关闭设置到内置的设置寄存器中，并且根据要控制的图像存储器的功能适当地发布所需的命令和地址以及多存储体信息、起始字节信息和诸如上行模式、下行模式和交替之类的字节组合信息。

图66是存储器控制器的控制操作的流程图。在该示例中，存储器控制器能够设置要控制的图像存储器是否具有图35和36所示的根据排序切换输入/输出数据的功能。首先，主机CPU将图像存储器内的输出数据重布置功能的存在性设置到存储器控制器的设置寄存器中(S20)。参考图像读取控制器随后基于运动向量信息、宏块划分信息和目标宏块信息计算参考图像图像块的坐标(POSX和POSY)以及大小(SIZEX和SIZEY)(S21)，并且将矩形访问请求与矩形访问的矩形访问参数一起发布到存储器控制器(S22)。

接下来，存储器控制器基于这些矩形参数(POSX和POSY)(SIZEX和SIZEY)以及在设置寄存器中设置的存储器映射图信息和关于帧图像地址的信息计算在进行矩形访问时要发布的BA、RA、CA、SB和SA′(S23)。然后，当输出数据重布置功能被设置为开启时(S24中的“是”)，存储器控制器将存储体地址BA、行地址RA和多存储体信息SA′与激活命令一起发布，并且还将存储体地址BA、列地址CA和起始字节信息SB与读命令一起发布(S25)。然后，存储器控制器反复发布读命令、BA、CA和SB，直到对所有数据项的读取都已完成为止(S26和S27)。

另一方面，当输出数据重置功能被设置为关闭时(S24中的“否”)，存储器控制器将存储体地址BA、行地址RA和多存储体信息SA′与激活命令一起发布，并且还将存储体地址BA、列地址CA和起始字节信息SB与读命令一起发布(S25)。然后，存储器控制器反复发布读命令、BA、CA和SB，直到对所有数据项的读取都已完成为止，并且重新布置数据项以便使接收到的数据项按原始图像数据项的顺序布置(S28、S29和S30)。

上述图65和66可根据设置寄存器中的设置项被适当地组合。

应当注意，本实施例说明了存储这样的数字图像数据的图像存储器的示例，在这种数字图像数据中，二维地布置有多个像素的图像数据项。但是，本发明不仅可应用到用于存储图像数据的图像存储器，还可应用到基于预定的映射规则存储除图像数据外的其他二维布置数据的存储器设备。当存储的数据项被二维地布置时，在二维布置数据内的任意矩形区域被访问的情况下，有时延伸跨越多个存储器单位区域的数据需要被访问。在这种情况下也可应用本发明。

本申请基于2006年12月22日递交的在先日本专利申请No.2006-345415并要求其优先权，这里通过引用将该申请的全部内容并入。

Claims (49)

1.一种存储器设备，包括：

具有多个存储器单位区域的存储器单元阵列，其中每个存储器单位区域由地址选择；

多个输入/输出端子；以及

提供在所述存储器单元阵列和所述多个输入/输出端子之间的输入/输出单元，

其中每个所述存储器单位区域中存储有分别与所述多个输入/输出端子相对应的多个字节或比特数据项，并且

基于输入地址和所述字节或比特的组合信息，所述存储器单元阵列和所述输入/输出单元响应于第一操作代码访问存储在与所述输入地址相对应的第一存储器单位区域和与所述第一存储器单位区域相邻的第二存储器单位区域中的多个字节或比特，然后从被访问的第一和第二存储器单位区域内的所述多个字节或比特中，将基于所述组合信息的所述多个字节或比特的组合与所述多个输入/输出端子关联起来。

2.如权利要求1所述的存储器设备，其中

所述地址包括行地址和列地址；

所述存储器单元阵列具有多个页区域，每个页区域由所述行地址选择，所述页区域具有所述多个存储器单位区域，每个存储器单位区域由所述列地址选择；

激活命令和读或写命令被提供，所述读或写命令是所述第一操作代码；并且

被所述行地址选择的页区域响应于所述激活命令执行激活操作，并且，响应于所述读或写命令，从与所述列地址相对应的所述第一存储器单位区域和与所述第一存储器单位区域相邻的第二存储器单位区域内的所述多个字节或比特中，基于所述组合信息的所述多个字节或比特的组合被与所述多个输入/输出端子关联起来。

3.如权利要求2所述的存储器设备，其中

二维阵列式数据项根据预定的映射规则分别被存储在所述多个存储器单位区域中；

所述存储器单元阵列具有多个存储体，每个存储体具有各自具有所述多个存储器单位区域的所述多个页区域；并且

用于选择所述存储体的存储体地址和所述行地址与所述激活命令一起被提供，并且所述存储体地址、所述列地址和所述组合信息与所述读或写命令一起被提供。

4.如权利要求3所述的存储器设备，其中

所述组合信息包括指示每个所述存储器单位区域内的起始字节或起始比特的第一信息和指示所述映射规则的第二信息；并且

所述第一信息和所述第二信息与所述读或写命令一起被提供。

5.如权利要求3所述的存储器设备，其中

所述组合信息包括指示每个所述存储器单位区域内的起始字节或起始比特的第一信息和指示所述映射规则的第二信息；

所述第一信息与所述读或写命令一起被提供；

所述第二信息与所述激活命令之前的模式寄存器设置命令一起被提供；并且

所述第二信息被设置在模式寄存器中。

6.如权利要求1所述的存储器设备，其中

二维阵列式数据项根据预定的映射规则分别被存储在所述多个存储器单位区域中；

所述组合信息包括指示每个所述存储器单位区域内的起始字节或起始比特的第一信息和指示所述映射规则的第二信息；并且

指示所述映射规则的所述第二信息包括具有大端排序、小端排序和奇数/偶数颠倒规则的一组映射规则中的任何一种，在所述大端排序中，所述二维阵列式数据项的顺序与布置在所述存储器单位区域内的数据项的顺序相同，在所述小端排序中，所述二维阵列式数据项的顺序与布置在所述存储器单位区域内的数据项的顺序相反，在所述奇数/偶数颠倒规则中，二维阵列式奇数数据项和偶数数据项的顺序与布置在所述存储器单位区域内的奇数数据项和偶数数据项的顺序不同。

7.如权利要求1所述的存储器设备，其中

所述存储器单元阵列具有多个存储体，每个存储体具有各自具有所述多个存储器单位区域的所述多个页区域；

所述地址包括存储体地址、行地址和列地址；

每个所述页区域由所述存储体地址和所述行地址选择，而每个所述存储器单位区域由所述存储体地址和所述列地址选择；

所述激活命令和所述读或写命令被作为操作代码提供，所述第一操作代码是所述读或写命令；

用于选择存储体的所述存储体地址和所述行地址与所述激活命令一起被提供，响应于此，被所述存储体地址和所述行地址选择的页区域执行激活操作；并且

所述存储体地址、所述列地址和所述组合信息与所述读或写命令一起被提供，响应于此，从与所述存储体地址和列地址相对应的所述第一存储器单位区域内和与所述第一存储器单位区域相邻的所述第二存储器单位区域内的所述多个字节或比特中，基于所述组合信息的所述多个字节或比特的组合被与所述多个输入/输出端子关联起来。

8.如权利要求1所述的存储器设备，其中

所述存储器单元阵列被划分成多个存储体，并且每个存储体内的存储器单元阵列具有多个页区域，每个页区域具有所述多个存储器单位区域；

所述地址包括存储体地址、行地址和列地址；

每个所述页区域由所述存储体地址和所述行地址选择，而每个所述存储器单位区域由所述存储体地址和所述列地址选择；

所述存储体具有所述存储器单元阵列、列解码器、行解码器和所述输入/输出单元；并且

所述输入/输出单元具有用于锁存对所述存储器单元阵列访问的数据的数据锁存电路，以及用于基于所述组合信息选择所述数据锁存电路内的数据的数据总线开关电路。

9.如权利要求8所述的存储器设备，其中

所述列解码器响应于所述读或写命令顺序地生成提供的列地址的第一解码信号和与所述提供的列地址相邻的列地址的第二解码信号，与所述第一解码信号相对应的数据被存储在第一数据锁存电路中，与所述第二解码信号相对应的数据被存储在第二数据锁存电路中；

在所述读命令的情况下，被所述数据总线开关电路选择的所述第一和第二数据锁存电路内的数据项被输出到所述输入/输出端子；并且

在所述写命令的情况下，输入到所述输入/输出端子的数据项被存储在被所述数据总线开关电路选择的所述第一和第二数据锁存电路中。

10.如权利要求8所述的存储器设备，其中

所述列解码器响应于所述读或写命令顺序地生成提供的列地址的第一解码信号和与所述提供的列地址相邻的列地址的第二解码信号，与所述第一解码信号相对应的数据被存储在第一数据锁存电路中，与所述第二解码信号相对应的数据被存储在第二数据锁存电路中；

在所述读命令的情况下，被所述数据总线开关电路选择的所述第一和第二数据锁存电路内的数据项被输出到所述输入/输出端子；并且

在所述写命令的情况下，输入到所述输入/输出端子的数据项被存储在被所述数据总线开关电路选择的所述第一和第二数据锁存电路中。

11.如权利要求10所述的存储器设备，其中

所述列解码器不仅生成所述第一和第二解码信号，还同时生成更多相邻列地址的第三和第四解码信号，并且与所述第三和第四解码信号相对应的数据项被存储在第三和第四数据锁存电路中；

在所述读命令的情况下，被所述数据总线开关电路选择的所述第一、第二、第三和第四数据锁存电路内的数据项被输出到所述输入/输出端子；并且

在所述写命令的情况下，输入到所述输入/输出端子的数据项被存储在被所述数据总线开关电路选择的所述第一和第二数据锁存电路中。

12.如权利要求8所述的存储器设备，其中

所述存储器单元阵列被划分成多个字节或比特区域，每个字节或比特区域具有被偶数列地址访问的偶数字节或比特区域，以及被奇数列地址访问的奇数字节或比特区域；并且

所述数据总线开关电路具有将所述多个字节或比特区域中的每一个中的偶数字节或比特区域或者奇数字节或比特区域连接到一组输入/输出端子的一组开关，该组开关被控制以响应于所述提供的列地址和所述组合信息而导通或不导通。

13.如权利要求8所述的存储器设备，其中

所述存储器单元阵列被划分成多个字节或比特区域，每个字节或比特区域具有被偶数列地址访问的偶数字节或比特区域，以及被奇数列地址访问的奇数字节或比特区域；并且

所述数据总线开关电路具有将所述多个字节或比特区域中的每一个中的偶数字节或比特区域或者奇数字节或比特区域连接到一组输入/输出端子中的任何一个的一组开关，该组开关被控制以响应于所述提供的列地址和所述组合信息而导通或不导通。

14.如权利要求13所述的存储器设备，其中

二维阵列式数据项根据预定的映射规则分别被存储在所述多个存储器单位区域中；并且

根据所述组合信息是上行模式还是下行模式，所述数据总线开关电路将采取上行模式或下行模式的组合的所述多个字节或比特区域内的字节或比特数据项连接到该组输入/输出端子。

15.如权利要求1所述的存储器设备，其中

所述存储器单元阵列被划分成多个存储体，并且每个存储体内的存储器单元阵列具有各自具有所述多个存储器单位区域的所述多个页区域；

所述地址包括存储体地址、行地址和列地址；

每个所述页区域由所述存储体地址和所述行地址选择，而每个所述存储器单位区域由所述存储体地址和所述列地址选择；

所述存储体被划分成多个字节或比特区域，每个字节或比特区域具有所述存储器单元阵列、列解码器和输入/输出单元；并且

所述多个字节或比特区域中的每一个内的所述列解码器基于要提供的组合信息和列地址输出列地址的解码信号，并且所述存储器单元阵列输入/输出与所述解码信号相对应的字节或比特数据。

16.如权利要求15所述的存储器设备，还包括列地址控制电路(290)，该列地址控制电路基于要提供的组合信息和列地址控制提供给所述多个字节或比特区域中的每一个内的所述列解码器的所述列地址。

17.如权利要求15所述的存储器设备，其中，所述输入/输出单元具有将所述多个字节或比特区域连接到该组输入/输出端子的一组开关，该组开关根据要提供的所述组合信息是上行模式还是下行模式，将采取上行模式或下行模式的组合的所述多个字节或比特区域内的字节或比特数据项连接到该组输入/输出端子。

18.如权利要求15所述的存储器设备，其中

二维阵列式数据项根据预定的映射规则分别被存储在所述多个存储器单位区域中；

除了要提供的组合信息和列地址外，所述二维阵列式数据的被访问的矩形区域的宽度信息和矩形大小信息也被提供；并且

所述存储器设备还包括列控制器，该列控制器响应于单个读或写命令，基于提供的列地址、组合信息以及所述矩形区域的宽度信息和矩形大小信息，将与所述矩形区域相对应的列地址的一组组合顺序地提供到所述多个字节或比特区域中的每一个内的所述列解码器。

19.一种存储器系统，包括：

如权利要求1所述的存储器设备；以及

存储器控制器，该存储器控制器提供所述第一操作代码、所述地址、以及所述字节或比特的组合信息，并且访问所述存储器设备的所述第一和第二存储器单位区域内的所述多个字节或比特。

20.如权利要求19所述的存储器系统，其中

在所述存储器设备中，所述存储器单元阵列具有多个存储体，每个存储体具有各自具有多个存储器单位区域的所述多个页区域；

所述地址包括存储体地址、行地址和列地址；

每个所述页区域由所述存储体地址和所述行地址选择，而每个所述存储器单位区域由所述存储体地址和所述列地址选择；

激活命令和读或写命令被作为操作代码提供，所述第一操作代码是所述读或写命令；

用于选择存储体的所述存储体地址和所述行地址与所述激活命令一起被提供，响应于此，被所述存储体地址和所述行地址选择的页区域执行激活操作；

所述存储体地址、所述列地址和所述组合信息与所述读或写命令一起被提供，响应于此，从与所述存储体地址和列地址相对应的所述第一存储器单位区域内和与所述第一存储器单位区域相邻的所述第二存储器单位区域内的所述多个字节或比特中，基于所述组合信息的所述多个字节或比特的组合被与所述多个输入/输出端子关联起来；并且

所述存储器控制器将所述用于选择存储体的存储体地址和所述行地址与所述激活命令一起提供给所述存储器设备，并且将所述存储体地址、列地址和组合信息与所述读或写命令一起提供给所述存储器设备。

21.如权利要求19所述的存储器系统，其中

二维阵列式数据项根据预定的映射规则分别被存储在所述多个存储器单位区域中；并且

所述存储器控制器基于指定所述二维阵列式数据项内的预定矩形区域的信息，计算所述地址和所述字节或比特的组合信息。

22.一种用于控制如权利要求1所述的存储器设备的存储器控制器，其中所述第一操作代码、所述地址和所述字节或比特的组合信息被提供给所述存储器设备，并且所述存储器设备的所述第一和第二存储器单位区域内的多个字节或比特被访问。

23.如权利要求22所述的存储器控制器，其中

二维阵列式数据项根据预定的映射规则分别被存储在所述多个存储器单位区域中；并且

所述地址和所述字节或比特的组合信息是基于指定所述二维阵列式数据项内的预定矩形区域的信息而计算出的。

24.一种半导体集成电路，其中电路被集成在半导体衬底上，该半导体集成电路设备包括：

存储器阵列，其中具有连接到字线和位线的多个单元的存储器单位区域被布置成矩阵形式；以及

输入/输出单元，该输入/输出单元响应于从外部输入的读命令从所述多个存储器单元读取多个数据项，其中

所述输入/输出单元根据组合信息改变要被读取的所述多个数据项的组合。

25.如权利要求24所述的半导体集成电路，其中所述组合信息被存储在提供在所述半导体衬底中的寄存器中。

26.如权利要求25所述的半导体集成电路，其中所述组合信息响应于从外部输入的模式寄存器设置命令被存储在所述寄存器中。

27.如权利要求24所述的半导体集成电路，其中相应存储器单位区域内的多个数据项与单个列地址相关联。

28.如权利要求24所述的半导体集成电路，其中要被组合和读取的所述多个数据项由与第一列地址相关联的第一多个数据项的一部分和与第二列地址相关联的第二多个数据项的一部分构成。

29.如权利要求28所述的半导体集成电路，其中所述第一多个数据项包括第一、第二、第三和第四数据项，所述第二多个数据项包括第五、第六、第七和第八数据项，并且当所述组合信息是第一信息时，要被读取的所述多个数据项由所述第二、第三、第四和第五数据项构成，而当所述组合信息是第二信息时，要被读取的所述多个数据项由所述第三、第四、第五和第六数据项构成。

30.如权利要求29所述的半导体集成电路，其中，当所述组合信息是第三信息时，要被读取的所述多个数据项由所述第四、第五、第六和第七数据项构成。

31.一种图像处理系统，包括半导体存储器控制器设备和用于存储显示图像数据的半导体存储器设备，其中

所述半导体存储器设备具有多个存储体，每个存储体具有多条字线，彼此不同的存储体地址分别被分配给所述多个存储体，彼此不同的行地址分别被分配给每个存储体内的所述多条字线，页区域由所述存储体地址和所述行地址指定，并且所述页区域具有分别被分配给彼此不同的列地址的多个存储器单位区域，

所述半导体存储器控制器基于预定的存储器映射执行控制，以便将所述显示图像数据存储在所述半导体存储器设备内的所述多个页区域中，

不同的存储体地址被分配给在所述存储器映射中彼此垂直和水平相邻的页区域，并且

所述半导体存储器设备基于从所述半导体存储器控制器设备提供来的组合信息，组合两个所述存储器单位区域内的数据项并将所述数据项输出到所述半导体存储器控制器设备。

32.如权利要求31所述的图像处理系统，其中从所述半导体存储器控制器设备输出的所述组合信息被存储在所述半导体存储器设备内的寄存器中。

33.如权利要求32所述的图像处理系统，其中所述半导体存储器控制器设备输出所述组合信息和模式寄存器设置命令，并且所述半导体存储器设备响应于所述模式寄存器设置命令将所述组合信息存储到所述寄存器中。

34.如权利要求31所述的图像处理系统，其中每个所述页区域具有被分配到第一列地址的第一存储器单位区域和被分配到第二列地址的第二存储器单位区域，并且所述半导体存储器设备基于从所述半导体存储器控制器设备提供来的所述组合信息，将所述第一和第二存储器单位区域上的数据输出到所述半导体存储器控制器设备。

35.如权利要求34所述的图像处理系统，其中所述第一存储器单位区域包括第一、第二、第三和第四数据项，所述第二存储器单位区域包括第五、第六、第七和第八数据项，并且当所述组合信息是第一信息时，所述半导体存储器设备将所述第二、第三、第四和第五数据项输出到所述半导体存储器控制器设备，而当所述组合信息是第二信息时，所述半导体存储器设备将所述第三、第四、第五和第六数据项输出到所述半导体存储器控制器设备。

36.如权利要求34所述的图像处理系统，其中，当所述组合信息是第三信息时，所述半导体存储器设备将所述第四、第五、第六和第七数据项输出到所述半导体存储器控制器设备。

37.一种控制如权利要求24所述的半导体集成电路的半导体存储器控制器，包括：

命令/地址生成单元，该命令/地址生成单元生成读命令、存储体地址、行地址和列地址以便访问所述半导体存储器设备；以及

生成起始字节信号的起始字节生成单元，其中

所述半导体存储器设备内的页区域由所述存储体地址和所述行地址指定，所述页区域内的存储器单位区域由所述列地址指定，并且，利用所述起始字节信号，一个数据群组被从所述存储器单位区域中包含的多个数据群组中选择出来。

38.一种半导体集成电路设备，其中电路被集成在半导体衬底上，该半导体集成电路设备包括：

用于对经编码的图像数据进行解码的图像处理控制器；

用于控制图像存储器的存储器控制器；以及

用于设置指示所述图像存储器具有的功能的设置功能信息的设置寄存器，其中

所述图像处理控制器向所述存储器控制器输出关于矩形图像的原点的坐标的信息和关于所述矩形图像的长度和宽度的大小信息，并且

所述存储器控制器基于关于所述原点的坐标的所述信息、关于所述长度和宽度的所述大小信息以及在所述设置寄存器中设置的设置信息生成用于访问所述图像存储器的命令、地址和起始字节信号，该起始字节信号指示所述图像存储器内由所述地址选择的存储器单位区域的起始位置。

39.如权利要求38所述的半导体集成电路设备，其中指示所述图像数据和所述图像存储器的地址逻辑空间之间的联系的存储器映射图信息也被设置在所述设置寄存器中。

40.如权利要求38所述的半导体集成电路设备，其中所述地址包括存储体地址、行地址和列地址，所述图像存储器内的页区域由所述存储体地址和所述行地址指定，所述页区域内的所述存储器单位区域由所述列地址指定，并且利用所述起始字节信号，一个数据群组被从所述存储器单位区域中包含的多个数据群组中选择出来。

41.如权利要求24所述的半导体集成电路，其中

每个所述存储器单位区域包括多个比特群组，

所述组合信息包括第一组合信息和第二组合信息，并且

所述读电路包括：

用于基于所述第一组合信息选择被所述地址信号选择的存储器单位区域内的比特群组中的一个比特群组的电路；以及

用于基于所述第二组合信息选择另一个存储器单位区域的比特群组以将其与所选比特群组并行地输出到所述输出端子的电路。

42.一种半导体集成电路，其中电路被集成在单个半导体衬底上，该半导体集成电路包括：

存储器阵列，其中连接到字线和位线并且存储数据的存储器单元被布置成矩阵形式，并且该存储器阵列针对Nb个存储器单元中的每一个被分割成比特群组；以及

控制器，该控制器基于地址信号和第一组合信息选择一个比特群组作为起始点，

所述控制器基于第二组合信息，并行地向Nb×N个输出端子输出存储在某些相应存储器单元中的数据项，这些存储器单元包含在包括所述作为起始点的比特群组在内的N个比特群组中。

43.如权利要求42所述的半导体集成电路，其中

所述存储器阵列具有被第一地址信号选择的第一存储器单位区域和被第二地址信号选择的第二存储器单位区域，

所述第一存储器单位区域和所述第二存储器单位区域各自具有N个比特群组，并且

从所述输出端子输出的所述Nb×N个数据项具有从所述第一存储器单位区域输出的数据和从所述第二存储器单位区域输出的数据。

44.如权利要求41所述的半导体集成电路，还包括寄存器，其中

所述第二组合信息响应于模式寄存器设置命令被存储到所述寄存器中。

45.如权利要求43所述的半导体集成电路，其中所述第一地址信号和所述第二地址信号分别对应于第一列地址信号和第二列地址信号。

46.一种半导体存储设备，包括：

存储器单位区域，其中每个存储器单位区域存储响应于预定地址从多个数据输出端子并行输出的一组数据项；

由与不同地址相对应的存储器单位区域构成的存储器矩阵；

具有至少第一和第二组数据输出端子的所述多个数据输出端子；以及

控制器，该控制器基于地址信息和组合信息将存储在所述第一和第二存储器单位区域中的数据项传送到所述第一和第二组数据输出端子，并且并行地从所述多个数据输出端子输出所述数据项。

47.如权利要求46所述的半导体存储设备，其中

所述组合信息具有指定组合的第一信息，并且

所述地址信息和所述第一信息是联系从外部发送的数据读取指令被输入的。

48.如权利要求47所述的半导体存储设备，其中所述组合信息具有指示组合规则的第二信息。

49.如权利要求48所述的半导体存储设备，还包括用于保存所述第二信息的寄存器，其中

记录在所述寄存器中的信息是由外部设备设置的。

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