JPH09306163A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 オーバーレイド方式のメモリシステムにおい
て、異なるメモリセルアレイ間での読み出し速度の改善
を目的とする。 【解決手段】 オーバーレイド方式のメモリシステムに
おいて、それぞれのメモリセルアレイを他のメモリセル
アレイとは無関係に活性化し、さらに、それぞれのメモ
リセルアレイの活性化状態を維持させることにより、異
なるメモリセルアレイ間での読み出し時に、メモリセル
アレイの活性化、リセット・プリチャージによる読み出
し速度の遅延を生じないメモリシステムを提供するもの
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーバーレイドバ
ス構造を有する半導体記憶装置とその制御回路に関する
ものである。

【０００２】

【従来の技術】近年様々な容量と構成のメモリを、いろ
いろなデータ処理を行うロジックシステムと組み合わせ
てひとつのＩＣチップとするいわゆるロジック混載メモ
リが、機器のポータブル化に伴う部品点数の削減、低消
費電力化、データ転送効率を上げるための高速化とビッ
ト幅の拡張などの必要から要求されるようになってき
た。

【０００３】この際メモリ部とロジック部のデータのや
り取りのバス幅は例えば６４ビット又は１２８ビットな
ど一定の場合が多い。これらロジック部等の混載される
システムからの様々な要求に応えるために、メモリ部の
構成は、アドレス構成やメモリ容量の変更に対してデー
タバス幅が不変であることが望ましい。

【０００４】このような要求に対して、オーバーレイド
バス構造のメモリシステムが提案されている。図１６に
オーバーレイドバス構造のメモリシステムのメモリセル
アレイとその周辺部の回路構成を示す。図１６は複数の
メモリセルアレイのうち３つのメモリセルアレイに注目
したものであり、メモリシステムはこのようなメモリセ
ルアレイ複数により構成される。図１６に示すメモリシ
ステムでは、センスアンプが両隣のメモリセルアレイメ
モリセルに共有されるシェアドセンスアンプ方式が採ら
れている。

【０００５】メモリシステムは、メモリセルアレイＭＣ
Ａi-1 、ＭＣＡi 、ＭＣＡi+1 と、各メモリセルアレイ
に共通なデータ線ＤＡＴＡ0 〜ＤＡＴＡ255 と、センス
アンプＳ／Ａ、Ｓ／Ａ1 〜Ｓ／Ａ4 と、カラムスイッチ
ＣＳＷ、ＣＳＷ１、ＣＳＷ２と、デコーダ回路ＤＥＣと
により構成される。メモリセルアレイは２５６行×１０
２４列であり、図示しない１０２４のビット線対と２５
６のワード線を有している。図１６中にはビット線対Ｂ
Ｌ、ＢＬ1 〜ＢＬ4 のみが示されている。センスアンプ
Ｓ／Ａ、Ｓ／Ａ１〜Ｓ／Ａ4 は隣り合うメモリセルアレ
イで共有される。例えばＭＣＡi とＭＣＡi-1 とがセン
スアンプＳ／Ａ1 を共有し、ＭＣＡi とＭＣＡi+1 とが
センスアンプＳ／Ａ2 を共有する。

【０００６】メモリセルアレイＭＣＡi の場合、ＢＬ1
〜ＢＬ4 はそれぞれセンスアンプＳ／Ａ1 〜Ｓ／Ａ4 に
接続される。また、センスアンプＳ／Ａ１、Ｓ／Ａ3 は
カラムスイッチＣＳＷ1 、センスアンプＳ／Ａ2 、Ｓ／
Ａ4 はカラムスイッチＣＳＷ2 を介してデータ線対ＤＡ
ＴＡ0 に接続される。従って、メモリセルアレイＭＣＡ
i の４つのセンスアンプＳ／Ａ1 〜Ｓ／Ａ4 は一対のデ
ータ線ＤＡＴＡ0 に接続可能となる。すなわち、各メモ
リセルアレイは４ビット線対毎に共通なデータ線を有す
ることになる。図示していないが、メモリセルアレイは
１０２４のビット線対を有するので、データ線ＤＡＴＡ
は１０２４／４＝２５６対となる。以下、このメモリシ
ステムの動作をメモリセルアレイＭＣＡi 上のデータが
データ線ＤＡＴＡ0 〜ＤＡＴＡ255 に読み出される場合
を例に説明する。

【０００７】行アドレスによってデコーダ回路ＤＥＣは
所望のメモリセルアレイＭＣＡi の１つのワード線を選
択する。ビット線対ＢＬ1 〜ＢＬ4 上の選択されたワー
ド線によって指定されたデータがセンスアンプＳ／Ａ1
〜Ｓ／Ａ4 に送出され、ＭＣＡi は活性化される。さら
に、センスアンプＳ／Ａ1 〜Ｓ／Ａ4 のセンス動作が完
了すると、デコーダ回路ＤＥＣはカラムアドレスによっ
て、カラムスイッチＣＳＷ1 、2 のＯＮ、ＯＦＦを制御
し、センスアンプＳ／Ａ1 〜Ｓ／Ａ4 にセンスされ保持
されるデータのうち１つをデータ線対ＤＡＴＡ0 に送出
する。従って、行アドレスで選択されたワード線のカラ
ムアドレスで選択されたメモリセルのデータがデータ線
対ＤＡＴＡ0 に送出されることになる。他のデータ線対
ＤＡＴＡ1 〜255 についても同様にデータが送出される
ので、合計２５６対のデータ線にデータが送出される。

【０００８】図１７に、上記オーバーレイド構造を用い
たメモリシステムの一構成例として、幅１２８Ｉ／Ｏの
データバスメモリシステムを示す。メモリシステムは２
つのブロック１７０１、１７０２から構成され、ブロッ
クはそれぞれ１６のメモリセルアレイＭＣＡ0 〜ＭＣＡ
15、ＭＣＡ16〜ＭＣＡ31により構成される。それぞれの
メモリセルアレイは２５６行×１０２４列であり、メモ
リシステムの全容量は８メガビットである。

【０００９】上下それぞれのブロック１７０１、１７０
２において、それぞれ１６のメモリセルアレイＭＣＡ0
〜ＭＣＡ15、ＭＣＡ16〜ＭＣＡ31とに接続可能なデータ
線１７０４、１７０５がメモリセルアレイのビット線方
向にそれぞれ２５６存在する。これらのデータ線１７０
４、１７０５は列デコーダ１７０６、１７０７に接続さ
れる。また、デコーダ回路１７０３はそれぞれのブロッ
ク１７０１、１７０２の間に存在し、両ブロックで共有
し、それぞれのブロックのワード線およびカラムスイッ
チの選択制御を同時に行う。

【００１０】デコーダ回路１７０３は、入力される行ア
ドレスに従って、例えばＭＣＡ5 とＭＣＡ21の任意のワ
ード線を選択する。選択されたワード線のデータはセン
スアンプに送出され、センスされる（ＭＣＡ5 、ＭＣＡ
21が活性化される）。次に、デコーダ回路１７０３は入
力されるカラムアドレスに従って、センスアンプを選択
し、データ線１７０４、１７０５にデータを送出する。
データ線１７０４、１７０５は列デコーダ回路１７０
６、１７０７に入力される。列デコーダ回路１７０６、
１７０７はそれぞれ２５６のデータ線より６４のデータ
線を選択し、データバス１７０８、１７０９に接続す
る。

【００１１】以上により、上下それぞれ６４Ｉ／Ｏ、合
計１２８Ｉ／Ｏのデータバス幅となる。このような構造
のメモリシステムの容量の増減は、メモリセルアレイＭ
ＣＡの数を増減することにより可能であるが、この場
合、データ線の数は増減しない。従って、常に一定のデ
ータバス幅を維持することができる。

【００１２】次に、メモリセルアレイＭＣＡ5 、ＭＣＡ
21のデータを読み出した後、ＭＣＡ13、ＭＣＡ29のデー
タを読み出す場合を説明する。まず、前記手順に従って
メモリセルアレイＭＣＡ5 、ＭＣＡ21のデータが読み出
される。次に、デコーダ回路は活性化状態にあるメモリ
セルアレイＭＣＡ5 、ＭＣＡ21をリセット／プリチャー
ジする。次に、デコーダ回路１７０３は入力される行ア
ドレスに従って、ＭＣＡ13とＭＣＡ29の任意のワード線
を選択する。選択されたワード線上のデータはセンスア
ンプに送出され、センスされる（ＭＣＡ13、ＭＣＡ29が
活性化される）。次に、デコーダ回路１７０３は入力さ
れるカラムアドレスに従って、センスアンプを選択し、
データ線１７０４、１７０５にデータを送出する。デー
タ線１７０４、１７０５は列デコーダ回路１７０６、１
７０７に入力される。列デコーダ回路１７０６、１７０
７はそれぞれ２５６のデータ線より６４のデータ線を選
択し、データバス１７０８、１７０９に接続する。

【００１３】以上のように、メモリセルアレイはデコー
ダ回路１７０３によってデコードされる行アドレスによ
って活性化およびプリチャージされるため、異なるメモ
リセルアレイ間のデータ読み出し動作は、ＭＣＡ5 、Ｍ
ＣＡ21活性化→データ読み出し→ＭＣＡ5 、ＭＣＡ21リ
セット・プリチャージ→ＭＣＡ13、ＭＣＡ29活性化→デ
ータ読み出しとなる。このため、メモリセルの活性化、
リセット・プリチャージ動作が毎回必要となる。

【００１４】また、上記例では上下それぞれのブロック
１７０１、１７０２において同時に１つずつのメモリセ
ルアレイを活性化させたが、図示しないがデコード回路
１７０３内でワード線選択部とカラムスイッチ制御部の
入力アドレスのビット数を調整することにより、同時に
複数のメモリセルアレイを活性化することが可能とな
る。例えば、入力される行アドレスのうち１ビットをワ
ード線選択に用いず、カラムアドレスとしてカラムスイ
ッチ制御に用いた場合、上下のブロック１７０１、１７
０２においてそれぞれ２つのメモリセルアレイが同時に
活性化される。このとき、ＭＣＡ0 、ＭＣＡ8 、ＭＣＡ
16、ＭＣＡ24が同時に活性化され、同様にして、ＭＣＡ
5 、ＭＣＡ13、ＭＣＡ21、ＭＣＡ29が同時に活性化され
る。

【００１５】このように、各ブロック１７０１、１７０
２において同時に２つのメモリセルアレイを活性化させ
た場合、先程のようにＭＣＡ5 、ＭＣＡ21のデータを読
み出した後、ＭＣＡ13、ＭＣＡ29のデータを読み出す動
作は、ＭＣＡ5 、ＭＣＡ13、ＭＣＡ21、ＭＣＡ29活性化
→ＭＣＡ5、ＭＣＡ21よりデータ読み出し→ ＭＣＡ13、
ＭＣＡ29よりデータ読み出しとなり、メモリセルのリセ
ット・プリチャージを省略できる。

【００１６】しかし、このような場合でも、同時に活性
化できるメモリセルの組み合わせはあらかじめ決まって
おり、同時に活性化されないメモリセルアレイ間（例え
ばＭＣＡ5 、ＭＣＡ21とＭＣＡ3 、ＭＣＡ19）でのデー
タの読み出し動作には、活性化とリセット・プリチャー
ジ動作が必要となる。

【００１７】

【発明が解決しようとする課題】以上説明したように、
従来のオーバーレイド方式のメモリシステムにおいては
データ読み出しの際に、メモリセルアレイの活性化、リ
セット・プリチャージの必要があり、このためデータの
読み出し動作の高速化には限界があった。

【００１８】本発明は、上記問題を鑑みてなされたもの
であり、オーバーレイド方式のメモリシステムにおい
て、それぞれのメモリセルアレイを他のメモリセルアレ
イとは無関係に活性化し、さらに、それぞれのメモリセ
ルアレイの活性化状態を維持させることにより、異なる
メモリセルアレイ間での読み出し時に、メモリセルアレ
イの活性化、リセット・プリチャージに読み出し速度の
遅延を生じないメモリシステムを提供するものである。

【００１９】

【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の半導体記憶装置は、複数のメモリセ
ルを有する複数のメモリセルアレイと、複数のセンスア
ンプと、前記複数のセンスアンプと接続される複数のデ
ータ線と、各々の前記複数のメモリセルアレイにそれぞ
れ設けられ、前記メモリセルアレイの任意メモリセルの
データを前記センスアンプに送出し、任意の前記センス
アンプのデータを前記データ線に送出する制御を行う複
数のアレイ制御部とを有する。

【００２０】また、本発明の第２の半導体記憶装置は、
第１のビット線対を有する第１のメモリセルアレイと、
第２のビット線対および第３のビット線対を有する第２
のメモリセルアレイと、第４のビット線対を有する第３
のメモリセルアレイと、前記第１および第２のメモリセ
ルアレイの間に配置された、第１のセンスアンプと、前
記第２および第３のメモリセルアレイの間に配置され
た、第２のセンスアンプと、前記第１のビット線対と前
記第１のセンスアンプとの接続を制御する第１のアレイ
選択スイッチと、前記第２のビット線対と前記第１のセ
ンスアンプとの接続を制御する第２のアレイ選択スイッ
チと、前記第３のビット線対と前記第２のセンスアンプ
との接続を制御する第３のアレイ選択スイッチと、前記
第４のビット線対と前記第２のセンスアンプとの接続を
制御する第４のアレイ選択スイッチと、前記第１乃至第
３のメモリセルアレイに共通の１対のデータ線と、前記
第１のセンスアンプと前記１対のデータ線との接続を制
御する第１のカラムスイッチと、前記第２のセンスアン
プと前記１対のデータ線との接続を制御する第２のカラ
ムスイッチと、前記第１のメモリセルアレイに対して設
けられ前記第１のアレイ選択スイッチおよび前記第１の
カラムスイッチのＯＮ、ＯＦＦの制御を行う第１のアレ
イ制御部と、前記第２のメモリセルアレイに対して設け
られ前記第２、第３のアレイ選択スイッチおよび前記第
１および第２のカラムスイッチのＯＮ、ＯＦＦの制御を
行う第２のアレイ制御部と、前記第３のメモリセルアレ
イに対して設けられ前記第４のアレイ選択スイッチおよ
び前記第２のカラムスイッチのＯＮ、ＯＦＦの制御を行
う第３のアレイ制御部とを有する。

【００２１】また、本発明の第３の半導体記憶装置は、
互いに異なるバンクアドレスを有する少なくとも３以上
のメモリセルアレイと、前記各メモリセルアレイと接続
される複数のデータ線と、前記各メモリセルアレイに対
してそれぞれ設けられたアレイ制御部とを有し、前記ア
レイ制御部は、アレイ制御信号に基づき対応するメモリ
セルアレイの任意のビット線上のデータをセンスアンプ
に送出し、その後、前記センスアンプの任意のデータを
前記データ線に送出し、その後、前記センスアンプをプ
リチャージする。

【００２２】また、本発明第４の半導体記憶装置は、互
いに異なるバンクアドレスを有する少なくとも３つのメ
モリセルアレイと、前記各メモリセルアレイと接続され
る複数のデータ線と、前記各メモリセルアレイにそれぞ
れ設けられ、アレイ制御信号に応じて前記メモリセルア
レイを制御するアレイ制御部とを有する、少なくとも２
つのブロックを有し、前記アレイ制御信号は、前記アレ
イ制御信号に基づき対応するメモリセルアレイのデータ
を前記データ線に送出する。

【００２３】また、本発明第５の半導体記憶装置は、互
いに異なるバンクアドレスを有する少なくとも３つのメ
モリセルアレイと、前記各メモリセルアレイと接続され
る複数のデータ線とを有する、少なくとも２つのブロッ
クと、前記少なくとも２つのブロック相互間に配置さ
れ、アレイ制御信号に応じて前記各ブロックのメモリセ
ルアレイを制御するアレイ制御部とを有し、前記アレイ
制御部は、前記アレイ制御信号に基づき前記各ブロック
のメモリセルアレイのデータを前記データ線に送出す
る。

【００２４】また、本願発明の第６の半導体記憶装置
は、互いに異なるバンクアドレスを有する少なくとも３
つのメモリセルアレイと、前記各メモリセルアレイと接
続される複数のデータ線とを有する、少なくとも２つの
ブロックと、前記少なくとも２つのブロック相互間に配
置され、アレイ制御信号に応じて前記各ブロックのメモ
リセルアレイを制御するアレイ制御部とを具備し、前記
アレイ制御部は、前記アレイ制御信号に基づき一方のブ
ロックのメモリセルアレイのデータを前記データ線に送
出する。

【００２５】上記第１乃至第６の半導体記憶装置はのア
レイ制御部は、互いに独立して対応するメモリセルアレ
イの制御を行うことができ、メモリセルの活性化状態を
保持し続けることが可能であるため、他のメモリセルア
レイの動作状態に関係なくメモリセルアレイの活性化お
よびプリチャージを行うことができる。すなわち、異な
るメモリセルアレイ間でのデータの読み出し時に、メモ
リセルのリセット、プリチャージに要する時間を考慮す
る必要がなくなる。

【００２６】

【発明の実施の形態】図１に本発明の半導体記憶装置の
メモリシステムのメモリセルアレイとその周辺部の回路
構成を示す。図１は複数のメモリセルアレイのうち３つ
のメモリセルアレイに注目したものであり、メモリシス
テムはこのようなメモリセルアレイ複数により構成され
る。図１に示すメモリシステムでは、センスアンプが両
隣のメモリセルアレイメモリセルに共有されるシェアド
センスアンプ方式が採られている。

【００２７】メモリシステムは、それぞれ別個のアドレ
スを有し、複数のビット線対ＢＬ、ＢＬ1 〜ＢＬ4 を有
するメモリセルアレイＭＣＡi-1 、ＭＣＡi 、ＭＣＡi+
1 と、それぞれのメモリセルアレイに設けられたアレイ
制御部ＣＴＲＬi-1 、ＣＴＲＬi 、ＣＴＲＬi+1 と、各
メモリセルアレイに共通なデータ線ＤＡＴＡ0 〜ＤＡＴ
Ａ255 と、アレイ選択スイッチＡＳＷ、ＡＳＷ1 〜ＡＳ
Ｗ4 と、センスアンプＳ／Ａ、Ｓ／Ａ1 〜Ｓ／Ａ4 と、
カラムスイッチＣＳＷ、ＣＳＷ１、ＣＳＷ２とより構成
される。メモリセルアレイＭＣＡi 、ＭＣＡi-1 、ＭＣ
Ａi+1 は、２５６行×１０２４列であり、図示しない１
０２４のビット線対と２５６のワード線を有している。
図１中にはビット線対ＢＬ、ＢＬ1 〜ＢＬ4 のみが示さ
れている。センスアンプＳ／Ａ、Ｓ／Ａ１〜Ｓ／Ａ4 は
隣り合うメモリセルアレイで共有される。例えばＭＣＡ
i とＭＣＡi-1 とがセンスアンプＳ／Ａ1 を共有し、Ｍ
ＣＡi とＭＣＡi+1 とがセンスアンプＳ／Ａ2 を共有す
る。

【００２８】メモリセルアレイＭＣＡi の場合、ＢＬ1
〜ＢＬ4 はアレイスイッチＡＳＷ1〜ＡＳＷ4 を介して
センスアンプＳ／Ａ1 〜Ｓ／Ａ4 に接続される。また、
センスアンプＳ／Ａ１、Ｓ／Ａ3 はカラムスイッチＣＳ
Ｗ1 、センスアンプＳ／Ａ2、Ｓ／Ａ4 はカラムスイッ
チＣＳＷ2 を介してデータ線対ＤＡＴＡ0 に接続され
る。従って、メモリセルアレイＭＣＡi の４つのセンス
アンプＳ／Ａ1 〜Ｓ／Ａ4 は一対のデータ線ＤＡＴＡ0
に接続可能となる。すなわち、各メモリセルアレイは４
ビット線対毎に共通なデータ線を有することになる。図
示していないが、メモリセルアレイは１０２４のビット
線対を有するので、データ線ＤＡＴＡは１０２４／４＝
２５６対となる。ここで、図１６に示す従来のメモリシ
ステムを異なることは、メモリセルアレイ毎にアレイ制
御部が設けられていることと、ビット線がアレイ選択ス
イッチを介してセンスアンプに接続されることである。
以下、このメモリシステムの動作をメモリセルアレイＭ
ＣＡi 上のデータがデータ線ＤＡＴＡ0 〜ＤＡＴＡ255
に読み出される場合を例に説明する。

【００２９】アレイ制御部ＣＴＲＬi は、アレイ制御信
号に含まれるバンクアドレスと、隣接するメモリセルア
レイアレイＭＣＡi-1 、ＭＣＡi+1 のアレイ制御部ＣＴ
ＲＬi-1 、ＣＴＲＬi+1 より送出される対応するメモリ
セルアレイが活性化されているか否かを示す信号ＢＺi-
1 、ＢＺi+1 より、メモリセルアレイが活性化可能かど
うかを判断する。詳しくは、アレイ制御信号に含まれる
バンクアドレスがＭＣＡi のバンクアドレスと一致し、
かつＭＣＡi-1 およびＭＣＡi+1 が活性化されていない
場合に、ＭＣＡi は活性化可能となる。メモリセルアレ
イＭＣＡi が活性化可能と判断されると、アレイ制御部
ＣＴＲＬi はメモリセルアレイＭＣＡiの任意のワード
線を選択する。また、アレイ制御部ＣＴＲＬi はこのワ
ード線が十分昇圧されると、アレイ選択スイッチＡＳＷ
１〜ＡＳＷ4 をＯＮさせるための信号ＳＥＮi を送出す
る。信号ＳＥＮi を受けたアレイ選択スイッチＡＳＷ1
〜ＡＳＷ4 はメモリセルアレイＭＣＡi のビット線対Ｂ
Ｌ1 〜ＢＬ4 がセンスアンプＳ／Ａ1 〜Ｓ／Ａ4 に接続
されるように制御する。ビット線対ＢＬ1 、ＢＬ2、Ｂ
Ｌ3 、ＢＬ4 上の選択されたワード線によって指定され
たデータがセンスアンプＳ／Ａ１〜Ｓ／Ａ4 に送出さ
れ、ＭＣＡi は活性化される。さらに、センスアンプＳ
／Ａ1 〜Ｓ／Ａ4 のセンス動作が完了すると、アレイ制
御部ＣＴＲＬiは信号ＣＳＳi1、はＣＳＳi2を送出しカ
ラムスイッチＣＳＷ1 、ＣＳＷ2 のＯＮ、ＯＦＦを制御
し、センスアンプＳ／Ａ１〜Ｓ／Ａ4 に保持されている
データのうち１つをデータ線ＤＡＴＡ0 に送出する。従
って、メモリセルアレイＭＣＡiの、選択されたワード
線上の、選択されたビット線のデータがデータ線ＤＡＴ
Ａ0 に、指定されたタイミングで転送されることにな
る。データ線ＤＡＴＡ1 〜ＤＡＴＡ255 についても同様
にデータが送出されるので、合計２５６のデータ線にデ
ータが送出される。また、メモリセルアレイが同時に複
数活性化された場合も、カラムスイッチのＯＮ、ＯＦＦ
制御でただ１つのセンスアンプＳ／Ａに保持されるデー
タをデータ線に送出される。

【００３０】次に、図２にアレイ制御部ＣＴＲＬi の回
路構成を示す。アレイ制御部ＣＴＲＬi は、アレイ選択
デコーダ２０１、ワード線制御部２０２、センス制御部
２０３、ワード線デコーダ２０４、カラムスイッチ選択
制御部２０５より構成される。アレイ制御信号は全ての
アレイ制御部に共通に与えられる信号であり、バンクア
ドレス、行アドレス、カラムアドレスおよび各種タイミ
ング信号を含む信号である。アレイ制御信号中のバンク
アドレスもしくはその一部を受けて、アレイ選択デコー
ダ２０１は対応するメモリセルアレイが選択可能か否か
を判断し、選択可能な場合はメモリセルアレイを活性化
させるタイミングで、信号ＢＮＫｉをワード線制御部２
０２とセンス制御部２０３に送出する。ワード線制御部
２０２は信号ＢＮＫｉを受けて、対応するメモリセルア
レイが活性化されたことを知らせる信号ＢＺi を隣接す
る２つのメモリセルアレイのアレイ制御部に送出し、ワ
ード線デコーダ２０４にワード線デコーダを制御する信
号／ＲＤＰＲＣとＲＤＡＣＴを送出する。一方、センス
制御部２０３は信号ＢＮＫｉを受けて、ワード線デコー
ダ２０４が選択するワード線の立ち上がリが完了する期
間をおいて、データをセルアレイ外に転送できる状態に
なったことを知らせる信号ＣＥＮＢi をカラムスイッチ
選択制御部２０５に送出し、センスアンプ及びビット線
のイコライズを制御する信号ＳＥＮもしくはＢＥＱをセ
ンスアンプに送出する。ワード線制御部２０２とセンス
制御部２０３の間では動作シークエンスを制御するため
信号のやり取りが行われる。ワード線デコーダ２０４
は、信号／ＲＤＰＲＣとＲＤＡＣＴを受けて行アドレス
のデコードを行い、任意のワード線を選択する信号を送
出する。カラムスイッチ選択制御部２０５は、バンクア
ドレスとセンス制御部２０３より送出される信号ＣＥＢ
i とを受け、対応するメモリセルアレイが選択され、し
かもセンスアンプにデータが保持されている状態、所謂
活性化された状態であれば、カラムスイッチを切り替え
るタイミングでカラムアドレスをデコードし、カラムス
イッチをＯＮ／ＯＦＦする信号を送出する。

【００３１】図３（ａ）にアレイ選択デコーダの詳細を
示す。Ｂ0 〜Ｂ3 は４ビットのバンクアドレスでり、そ
れぞれその反転信号と対になっており、そのいずれか一
方がＮＡＮＤゲート３０１a に入力される。従ってＮＡ
ＮＤゲート３０１a の入力は１６通りとなり、１６のバ
ンクアドレスをデコードすることができる。すなわち、
外部より与えられるバンクアドレスとアレイ制御部の対
応するメモリセルアレイのバンクアドレスが一致するア
レイ制御部のＮＡＮＤゲート３０１a の入力信号は、す
べて“Ｈ”となり、ＮＡＮＤゲート３０１a は“Ｌ”を
送出する。信号ＢＺi+1 、ＢＺi-1 がどちらも“Ｌ”で
あればＮＯＲゲート３０２ａは“Ｈ”となり、Ｍａｔｃ
ｈi が立ち上がる。信号ＢＺi+1 、ＢＺi-1 は両隣のメ
モリセルアレイより送出されるメモリセルアレイが活性
化されていれば“Ｈ”となる信号である。本実施例にお
いては、センスアンプを両隣のメモリセルアレイで共有
するシェアドセンス方式を用いているので、アレイ制御
部ＣＴＲＬi は、両隣のいずれかのセルアレイが活性化
されていれば、バンクアドレスが入力されてもメモリセ
ルアレイを活性化することができない。以上により、Ｍ
ａｔｃｈi は対応するメモリセルアレイのバンクアドレ
スが入力され、かつ両隣のメモリセルアレイが活性化さ
れていない場合に“Ｈ”となる。

【００３２】信号ＡＣＴは、アレイ制御信号に含まれる
メモリセルアレイを活性化するタイミングを示す信号で
ある。また、信号ＰＲＣはアレイ制御信号に含まれるメ
モリセルアレイをプリチャージ状態にするタイミングを
示す信号ある。これらの信号はある一定の期間のみ
“Ｈ”となるパルス信号である。ＮＡＮＤ３０３a 〜３
０６a はフリップフロップ回路を構成し、ワード線制御
部２０２とセンス制御部２０３を直接制御する信号ＢＮ
Ｋi を送出する。前記Ｍａｔｃｈi 信号が“Ｈ”である
時に、ＡＣＴが立ち上がるタイミングで、ＢＮＫi は
“Ｈ”となる。このときメモリセルアレイは一連のセン
ス動作を開始する。また、前記Ｍａｔｃｈi 信号が
“Ｈ”である時に、ＰＲＣが立ち上がるタイミングで、
ＢＮＫi はＬとなる。このときメモリセルアレイは一連
のプリチャージ動作を開始する。上記２つのタイミング
以外では、ＮＡＮＤ３０３a 〜３０６a よりなるフリッ
プフロップ回路は、その状態を保持するため、ＢＮＫi
もその状態を保持する。

【００３３】図３（ａ）は１６のメモリセルアレイより
なるブロック内で同時に１つのメモリセルアレイを活性
化させる場合のアレイ選択デコーダの回路構成を示した
ものであり、図３（ｂ）は同時に２つのメモリセルアレ
イを活性化させる場合のアレイ選択デコーダの回路構成
を示している。

【００３４】ブロック内で同時に２つのメモリセルアレ
イを活性化させる場合、１６のアレイ制御部のうち２つ
のアレイ制御部がメモリセルアレイを活性化させるの
で、ＮＡＮＤゲート３０１ｂの入力は８通りとなる。す
なわち、外部より与えられるバンクアドレスとアレイ制
御部の対応するメモリセルアレイのバンクアドレスが一
部一致する２つのアレイ制御部のＮＡＮＤゲート３０１
a の入力信号は、すべて“Ｈ”となる。このようにし
て、図３（ｂ）のアレイ選択デコーダによれば、２つの
アレイ制御部が対応するメモリセルアレイに対して同時
に活性化もしくはプリチャージ動作を行うことになる。

【００３５】図４にワード線デコーダ２０４の詳細を示
す。図４（ａ）がワード線駆動信号のプリデコード回
路、図４（ｂ）が行アドレス信号変換回路、図４（ｃ）
が変換信号デコード回路、図４（ｄ）がワード線駆動信
号生成回路である。これら４つの回路によって、行アド
レスのデコードを行う。以下に、これらの回路の詳細な
動作を説明する。

【００３６】図４（ａ）のワード線駆動信号のプリデコ
ード回路は、ワード線駆動電圧Ｖbootと接地電位間に直
列に接続された、Ｐｃｈトランジスタ４０１とＮｃｈト
ランジスタ４０２、４０３、４０４と、インバータによ
るラッチ回路４０５より構成され、ワード線駆動信号Ｗ
ＬＤＲ（０；３）とその反転信号／ＷＬＤＲ（０；３）
を送出する。

【００３７】まず、信号／ＲＤＰＲＣが“Ｌ”のとき、
Ｐｃｈトランジスタ４０１がＯＮとなりＰｃｈトランジ
スタ４０１とＮｃｈトランジスタ４０２の接続点はプリ
チャージされる。次に、この信号がＨとなりＰｃｈトラ
ンジスタ４０１がＯＦＦすると、パルス的に変化する信
号ＲＤＡＣＴがＨとなるタイミングでＮｃｈトランジス
タ４０４がＯＮして、行アドレスＲＡ0 、ＲＡ1 がデコ
ードされる。行アドレスＲＡ0 、ＲＡ1 はデコードされ
るとワード線駆動信号ＷＬＤＲ（０；３）とその反転信
号／ＷＬＤＲ（０；３）に変換されて送出される。ＲＡ
0 、ＲＡ1 は行アドレスのうちの２ビットであり、それ
ぞれその反転信号と対になっており、そのいずれか一方
がそれぞれＮｃｈトランジスタ４０２、４０３に入力さ
れる。また、ＲＤＡＣＴは対応するメモリセルアレイが
活性化される期間で“Ｈ”となる信号である。従って、
ワード線デコード部２０４は対応するメモリセルアレイ
が活性化されるタイミング時のみ、行アドレスをデコー
ドすることになる。

【００３８】図４（ｂ）の行アドレス信号変換回路は、
行アドレスのうちの２ビットずつを入力にもつＮＡＮＤ
ゲート４０６とインバータで構成される。例えば、ＲＡ
2 、ＲＡ3 はその反転信号と対となっており、そのいず
れか一方を入力にもつＮＡＮＤゲート４０６は、インバ
ータを介してＰＸＡ（０；３）を送出する。同様にし
て、ＲＡ4 、ＲＡ5 よりＰＸＢ（０；３）が、ＲＡ4 、
ＲＡ5 よりＰＸＢ（０；３）がそれぞれ生成される。

【００３９】図４（ｃ）の変換信号デコード回路は、図
４（ｂ）の行アドレス信号変換回路にて変換された信号
ＰＸＡ（０；３）、ＰＸＢ（０；３）、ＰＸＣ（０；
３）をさらにデコードする回路である。ワード線駆動電
圧Ｖbootと接地電位間に直列に接続された、Ｐｃｈトラ
ンジスタ４０７とＮｃｈトランジスタ４０８、４０９、
４１０、４１１と、インバータによるラッチ回路４１２
より構成され、ワード線デコード信号の反転信号／ＲＤ
Ｃ（０；６３）を送出する。Ｎｃｈトランジスタ４０
８、４０９、４１０はそれぞれ、信号ＰＸＡ（０；
３）、ＰＸＢ（０；３）、ＰＸＣ（０；３）のいずれか
１つずつをゲート入力に持つが、デコード動作は図４
（ａ）のワード線駆動信号のプリデコード回路と同様で
ある。

【００４０】図４（ｄ）のワード線駆動信号生成回路
は、Ｐｃｈトランジスタ４１３とＮｃｈトランジスタ４
１４、４１５から構成され、その出力はメモリセルアレ
イのワード線に接続される。図４（ａ）のワード線駆動
信号のプリデコード回路の出力信号ＷＬＤＲ（０；
３）、／ＷＬＤＲ（０；３）および、図４（ｃ）が変換
信号デコード回路の出力信号／ＲＤＣ（０；６３）は、
Ｐｃｈトランジスタ４１３とＮｃｈトランジスタ４１
４、４１５のＯＮ／ＯＦＦを制御して、選択されたワー
ド線に“Ｈ”を送出し、その他のワード線には接地電位
を送出する。

【００４１】以上がワード線とセンスアンプの駆動系の
回路である。バンクアドレスで選択されたセルアレイ
が、そのアレイ内で閉じた回路によって駆動されること
になる。従って、ブロックを構成するメモリセルアレイ
は他のメモリセルアレイの状態に関わらず制御可能とな
る。また、メモリセルアレイの活性化状態はそのメモリ
セルアレイがプリチャージ状態となるまで、保持される
ことになる。

【００４２】図５にカラムスイッチ選択制御部２０５の
詳細を示す。カラムスイッチ選択制御部は活性化された
セルアレイとデータをやり取りするために、データ線と
センスアンプを接続するスイッチ系の制御を行う。図５
（ａ）はスイッチ制御信号発生回路、図５（ｂ）はカラ
ムアドレスプリデコード回路、図５（ｃ）はカラムアド
レスデコード回路である。

【００４３】図５（ａ）のスイッチ制御信号発生回路に
おいて、Ｂ0 〜Ｂ3 は４ビットのバンクアドレスであ
り、それぞれその反転信号と対になっており、そのいず
れか一方がＮＡＮＤゲート５０１に入力される。すなわ
ち、外部より与えられるバンクアドレスとアレイ制御部
の対応するメモリセルアレイのバンクアドレスが一致す
るアレイ制御部のＮＡＮＤゲート５０１の入力信号は、
すべて“Ｈ”となり、ＮＡＮＤゲート５０１は“Ｌ”を
送出する。信号ＣＥＮＢi はセンス制御部２０３より送
出される信号で、対応するメモリセルアレイがセンス動
作を完了してデータがセンスアンプに保持されている状
態で“Ｈ”となる信号である。信号ＡＣＣはカラムスイ
ッチを制御するタイミングを決める信号である。スイッ
チ制御信号発生回路は、対応するメモリセルアレイのバ
ンクアドレスが入力され、かつこのメモリセルアレイが
活性化されている場合に、活性化信号ＡＣＣが“Ｈ”と
なるタイミングで、信号ＳＷＯＮi を“Ｈ”とする。こ
のとき、対応するメモリセルアレイのカラムスイッチが
動作可能状態になる。対応するメモリセルアレイメモリ
セルアレイのバンクアドレスが入力されていない時は信
号ＳＷＯＮi は“Ｌ”となり、このメモリセルアレイの
カラムスイッチは動作しない。また、対応するメモリセ
ルアレイがプリチャージ状態であれば、ＣＥＮＢi が
“Ｌ”となるので、この場合もＳＷＯＮi は“Ｌ”とな
り、このメモリセルアレイのカラムスイッチは動作しな
い。

【００４４】図５（ｂ）のカラムアドレスプリデコード
回路は、カラムアドレスのうちの２ビットを入力にもつ
ＮＡＮＤゲート５０６とインバータで構成される。ＣＡ
2 、ＣＡ3 はその反転信号と対となっており、そのいず
れか一方を入力にもつＮＡＮＤゲート５０２は、インバ
ータを介してＹＡ（０；３）を送出する。

【００４５】図５（ｃ）のカラムアドレスデコード回路
において、ＯＲゲート５０３には図５（ａ）のスイッチ
制御信号発生回路より送出される信号ＳＷＯＮi と両隣
のアレイ制御部のスイッチ制御信号発生回路より送出さ
れる信号ＳＷＯＮi-1 が入力される。ＮＡＮＤゲート５
０４には、このＯＲゲート５０３の出力と図５（ｂ）の
カラムアドレスプリデコード回路の出力信号ＹＡ（０；
１）とが入力され、インバータを介して、信号ＣＳＳ
（０；１）を送出する。同様にして、ＣＳＳ（２；３）
が生成される。この信号ＣＳＳ（０；３）は４組のカラ
ムスイッチのＯＮ／ＯＦＦを制御する信号である。

【００４６】それぞれのメモリセルアレイは、カラムス
イッチの制御信号線を４本有する。また、本発明はセン
スアンプを両隣のメモリセルアレイで共有するシェアド
センス方式を用いているので、カラムスイッチの制御信
号線は２本を当該メモリセルアレイと当該メモリセルア
レイの一つ手前のメモリセルアレイとが共有し、信号Ｃ
ＳＳ（０；１）により制御され、残りの２本は当該メモ
リセルアレイと当該メモリセルアレイの１つ後のメモリ
セルアレイとが共有し、信号ＣＳＳ（２；３）により制
御されることになる。信号ＣＳＳ（０；１）は、対応す
るメモリセルアレイのカラムスイッチが制御される時に
“Ｈ”となる信号ＳＷＯＮi とこのメモリセルアレイと
一方の隣接するメモリセルアレイのカラムスイッチが制
御される時に“Ｈ”となる信号ＳＷＯＮi-1 により、い
ずれか一方のメモリセルアレイがカラムスイッチを制御
する際に、ＹＡ（０；１）をデコードして、カラムスイ
ッチの制御信号ＣＳＳ（０；１）を送出する。同様にし
て、カラムスイッチ制御信号ＣＳＳ（２；３）は、対応
するメモリセルアレイと他方の隣接するメモリセルアレ
イいずれか一方のメモリセルアレイがカラムスイッチを
制御する際に、ＹＡ（２；３）をデコードしてカラムス
イッチ制御信号ＣＳＳ（２；３）を送出する。

【００４７】図５（ａ）のスイッチ制御信号発生回路の
入力に、バンクアドレスの全てのビットとすることで、
複数のメモリセルアレイが活性化されていても、カラム
スイッチを制御するメモリセルアレイは１つとすること
ができる。ブロックを構成するメモリセルアレイは別個
のアドレスを有するためである。

【００４８】以上より、図２に示すアレイ制御の動作を
説明してきたが、このアレイ制御部より送出される各信
号によって、センスアンプ、カラムスイッチが制御さ
れ、メモリセルアレイよりデータが読み出される動作を
図６を用いて詳しく説明する。図６は図１をさらに詳細
に示したものである。

【００４９】メモリセルアレイＭＣＡi はＢＬ1 、／Ｂ
Ｌ1 のように、１０２４対のビット線対を有する。図示
していないが、このそれぞれのビット線には実際に１２
８個のメモリセルが接続されており、１ビット線対、す
なわち１センスアンプ当たりで２５６個のメモリセルが
接続されている。センスアンプＳ／Ａ1 〜Ｓ／Ａ4 はそ
の両側のメモリセルアレイに共有されており、どちらの
メモリセルアレイと接続されるかは、アレイ選択ゲート
Ｑ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 、Ｑ7 、Ｑ8 のＯ
Ｎ／ＯＦＦによって決まる。例えば、メモリセルアレイ
ＭＣＡi が選択されているとすると、アレイ選択スイッ
チ制御信号ＳＥＮi がＨとなり、アレイ選択ゲートＱ1
、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 、Ｑ7 、Ｑ8 がＯＮ
し、ビット線ＢＬ1 、／ＢＬ1 、ＢＬ2 、／ＢＬ2 、Ｂ
Ｌ3 、／ＢＬ3 、ＢＬ4 、／ＢＬ4はセンスアンプＳ／
Ａ1 、Ｓ／Ａ2 、Ｓ／Ａ3 、Ｓ／Ａ4 に接続される。こ
の時、メモリセルアレイＭＣＡi-1 及びＭＣＡi-1 は選
択されないので、アレイ選択スイッチ制御信号ＳＥＮi-
1 およびＳＥＮi+1 がＬとなり、アレイ選択ゲートＱ9
、Ｑ10、Ｑ11、Ｑ12、Ｑ13、Ｑ14、Ｑ15、Ｑ16はＯＦ
Ｆしている。このようにして、選択されたメモリセルア
レイのビット線対とセンスアンプが接続され、センスア
ンプが駆動される。

【００５０】リストア／イコライズ部Ｒ／Ｅは、ビット
線のＨレベルをきちんと読み出しセルに十分な電荷が再
書き込みされるようにするとともに、プリチャージ時に
ビット線ペアをイコライズしセンス動作の際の基準電位
を発生させるものでセンス制御回路より出力される信号
ＢＥＱによって制御される。

【００５１】センスアンプＳ／Ａ1 、Ｓ／Ａ2 、Ｓ／Ａ
3 、Ｓ／Ａ4 に確定したデータはカラムスイッチＱ17、
Ｑ18、Ｑ19、Ｑ20、Ｑ21、Ｑ22、Ｑ23、Ｑ24によって選
択され、１対のデータバスＤＡＴＡに接続されて転送さ
れる。

【００５２】今、メモリセルアレイＭＣＡi 中の、ビッ
ト線ＢＬ1 、／ＢＬ1 、ＢＬ2 、／ＢＬ2 、ＢＬ3 、／
ＢＬ3 、ＢＬ4 、／ＢＬ4 上の一対のデータがデータバ
ス線ＤＡＴＡに転送される場合を説明する。メモリセル
アレイが選択され、図示していないがメモリセルアレイ
ＭＣＡi 内の任意のワード線が選択される。メモリセル
アレイＭＣＡi が選択されているので、アレイ選択スイ
ッチ制御信号ＳＥＮiが“Ｈ”となり、アレイ選択ゲー
トＱ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 、Ｑ7、Ｑ8 が
ＯＮし、ビット線ＢＬ1 、／ＢＬ1 はセンスアンプＳ／
Ａ1 に接続される。同様にして、ＢＬ2 、／ＢＬ2 はセ
ンスアンプＳ／Ａ2 に、ＢＬ3 、／ＢＬ3 はセンスアン
プＳ／Ａ3 、、ＢＬ4 、／ＢＬ4 はセンスアンプＳ／Ａ
4 に接続される。この時、ＭＣＡi-1 及びＭＣＡi+1 は
選択されないので、アレイ選択スイッチ制御信号ＳＥＮ
i-1 およびＳＥＮi+1 が“Ｌ”となり、アレイ選択ゲー
トＱ9 、Ｑ10、Ｑ11、Ｑ12、Ｑ13、Ｑ14、Ｑ15、Ｑ16は
ＯＦＦしている。センスアンプＳ／Ａがセンスを完了す
ると、カラムスイッチ制御信号ＣＳＳ（０；１）、ＣＳ
Ｓ（２；３）が送出される。今、カラムアドレスにより
ビット線ＢＬ1 、／ＢＬ1 のデータが選ばれると、ＣＳ
Ｓ0 が“Ｈ”となり、ＣＳＳ1 、ＣＳＳ2 、ＣＳＳ3 は
Ｌとなる。カラムスイッチ制御信号ＣＳＳ0 が“Ｈ”に
なると、カラムスイッチを構成するトランジスタＱ17、
Ｑ19がＯＮし、センスアンプＳ／Ａ1に保持されている
データが選択され、データバス対ＤＡＴＡに転送され
る。このときカラムスイッチ制御信号ＣＳＳ1 、ＣＳＳ
2 、ＣＳＳ3 は“Ｌ”となるので、トランジスタＱ18、
Ｑ19、Ｑ20、Ｑ21、Ｑ22、Ｑ23、Ｑ24はＯＦＦする。以
上のように、スイッチの制御を行い、メモリセルアレイ
内の任意のデータを、データバスに取り出すことができ
る。

【００５３】次に、本発明のメモリシステムの実際の構
成を例に、その制御方法を図面を参照に説明する。本発
明の第１の実施例として、幅１２８Ｉ／Ｏのデータバス
有するメモリシステム構成を図７に示す。このメモリシ
ステムは、図１６に示す従来のメモリシステムと同様、
２つのブロック７０１、７０２から構成され、ブロック
はそれぞれ別個のバンクアドレスを有する１６のメモリ
セルアレイＭＣＡ0 〜ＭＣＡ15、ＭＣＡ16〜ＭＣＡ31に
より構成される。それぞれのメモリセルアレイは２５６
行×１０２４列であり、メモリシステムの全容量は８メ
ガビットである。

【００５４】上下それぞれのブロック７０１、７０２に
おいて、１６のメモリセルアレイＭＣＡ0 〜ＭＣＡ15、
ＭＣＡ16〜ＭＣＡ31とにそれぞれ接続可能なデータ線７
０４、７０５がメモリセルアレイのビット線方向にそれ
ぞれ２５６存在する。これらのデータ線７０４、７０５
は列デコーダ７０６、７０７に接続される。また、メモ
リセルアレイ毎にアレイ制御部７０３が設けられ、図示
していないがそれぞれのアレイ制御部に共通のアレイ制
御信号が供給される。上下ブロックの向かい合うメモリ
セルアレイは同一のバンクアドレスを有するものとす
る。

【００５５】アレイ制御部７０３は、アレイ制御信号に
含まれるバンクアドレスが対応するメモリセルアレイの
バンクアドレスと一致したとき、このバンクアドレスと
行アドレスに従って、対応するメモリセルアレイを活性
化させる。例えば、ＭＣＡ5とＭＣＡ21のバンクアドレ
スが入力されたとき、ＭＣＡ5 とＭＣＡ21のアレイ制御
部は、ＭＣＡ5 とＭＣＡ21の任意のワード線を選択し、
アレイ選択スイッチを制御して、このＭＣＡ5 ，ＭＣＡ
21のビット線をセンスアンプに接続する。選択されたワ
ード線上のデータはセンスアンプに送出され、センスさ
れる（ＭＣＡ5、ＭＣＡ21が活性化される）。次に、ア
レイ制御部７０３は、アレイ制御信号に含まれるバンク
アドレスが対応するメモリセルアレイのバンクアドレス
と一致したとき、このバンクアドレスとカラムアドレス
に従って、対応するメモリセルアレイのデータを読み出
す。例えば、例えば、ＭＣＡ5 とＭＣＡ21のバンクアド
レスが入力されたとき、ＭＣＡ5 とＭＣＡ21のアレイ制
御部は、ＭＣＡ5 とＭＣＡ21の任意のカラムスイッチを
ＯＮ／ＯＦＦし、センスアンプにセンスされているデー
タをデータ線７０４、７０５に送出する。データ線７０
４、７０５は列デコーダ回路７０６、７０７に入力され
る。列デコーダ７０６、７０７はそれぞれ２５６のデー
タ線より６４のデータ線を選択し、データバス７０８、
７０９に接続する。（ＭＣＡ5 、ＭＣＡ21のデータが読
み出される）。

【００５６】以上により、上下それぞれ６４Ｉ／Ｏ、合
計１２８Ｉ／Ｏのデータバス幅となる。次に、メモリセ
ルアレイＭＣＡ5 、ＭＣＡ21のデータを読み出した後、
ＭＣＡ13、ＭＣＡ29のデータが読み出す場合を説明す
る。

【００５７】まず、前記手順に従ってメモリセルアレイ
ＭＣＡ5 、ＭＣＡ21のデータが読み出される。この後、
メモリセルアレイＭＣＡ5 、ＭＣＡ21の活性化状態は、
このメモリセルアレイがプリチャージされるまで保持さ
れる。次に、メモリセルアレイＭＣＡ5、ＭＣＡ21の活
性化状態に無関係に、制御部７０３は、アレイ制御信号
に従って、対応するメモリセルアレイを活性化させる。
ＭＣＡ13とＭＣＡ29のバンクアドレスが入力されるの
で、ＭＣＡ13とＭＣＡ29のアレイ制御部は、ＭＣＡ13、
ＭＣＡ29を活性化する。この時、メモリシステムは４つ
の活性化されたメモリセルＭＣＡ5 、ＭＣＡ13、ＭＣＡ
21、ＭＣＡ29を有することになる。次に、アレイ制御部
７０３は、アレイ制御信号に従って、対応するメモリセ
ルアレイのデータを読み出す。ＭＣＡ13とＭＣＡ29のバ
ンクアドレスが入力されるので、ＭＣＡ13とＭＣＡ2 ９
のアレイ制御部は、ＭＣＡ13、ＭＣＡ29のデータを読み
出す。このときメモリセルアレイＭＣＡ5 、ＭＣＡ21の
バンクアドレスは入力されないので、ＭＣＡ5 、ＭＣＡ
21はデータが送出されない。

【００５８】このように、メモリセルアレイ毎に設けら
れたそれぞれのアレイ制御部が、他のメモリセルアレイ
の状態に無関係に対応するメモリセルアレイの制御を行
うため、異なるメモリセルアレイ間のデータ読み出し動
作は、ＭＣＡ5 、ＭＣＡ21活性化→データ読み出し→Ｍ
ＣＡ13、ＭＣＡ31活性化→データ読み出しとなり、メモ
リセルアレイＭＣＡ5 、ＭＣＡ21のプリチャージ動作は
不要となる。

【００５９】また、メモリセルアレイＭＣＡ5 、ＭＣＡ
21のデータを読み出した後、ＭＣＡ13、ＭＣＡ29のデー
タが読み出し、その後再度、メモリセルアレイＭＣＡ5
、ＭＣＡ21のデータを読み出す場合には、メモリセル
アレイＭＣＡ5 、ＭＣＡ21は既に活性化状態である。

【００６０】このように、メモリセルアレイ毎に設けら
れたそれぞれのアレイ制御部は、メモリセルアレイの活
性化状態をこのメモリセルアレイがプリチャージされる
まで保持することが可能であるため、再度読み出す場合
の読み出し動作は、ＭＣＡ5 、ＭＣＡ21活性化→データ
読み出し→ＭＣＡ13、ＭＣＡ31活性化→データ読み出し
→データ読み出しとなり、メモリセルアレイＭＣＡ5 、
ＭＣＡ21の２回目の活性化動作は不要となる。

【００６１】このように、本発明の第１の実施例のメモ
リシステムにおいては、隣り合わないメモリセルアレイ
を自由に活性化することが可能であり、従来のメモリシ
ステムに比べて、活性化、プリチャージの回数を削減す
ることができる。

【００６２】また、アレイ制御部のアレイ選択デコーダ
回路の入力をバンクアドレスの一部のビットとすること
で、同一ブロック内で同時に複数のメモリセルアレイを
活性化することも可能である。このときのアレイ制御部
のアレイ選択デコーダ回路は図３（ｂ）の構成となる。

【００６３】例えば、上下それぞれのブロックにおいて
２つのメモリセルアレイを同時に活性化させるとする。
つまり、ＭＣＡ0 、ＭＣＡ8 、ＭＣＡ16、ＭＣＡ24が同
時に活性化され、他のメモリセルアレイの組み合わせに
ついても同様である。

【００６４】アレイ制御部７０３は、アレイ制御信号に
含まれるバンクアドレスの一部が対応するメモリセルア
レイのバンクアドレスの一部に一致したとき、このバン
クアドレスの一部と行アドレスに従って、対応するメモ
リセルアレイを活性化させる。例えば、メモリセルアレ
イＭＣＡ5 、ＭＣＡ13、ＭＣＡ21、ＭＣＡ29の一部のバ
ンクアドレスが入力されたとき、メモリセルアレイＭＣ
Ａ5 、ＭＣＡ13、ＭＣＡ21、ＭＣＡ29のアレイ制御部
は、メモリセルアレイＭＣＡ5 、ＭＣＡ13、ＭＣＡ21、
ＭＣＡ29の任意のワード線を選択し、アレイ選択スイッ
チを制御して、このＭＣＡ5 、ＭＣＡ13、ＭＣＡ21、Ｍ
ＣＡ29のビット線をセンスアンプに接続する。選択され
たワード線上のデータはセンスアンプに送出され、セン
スされる（ＭＣＡ5 、ＭＣＡ13、ＭＣＡ21、ＭＣＡ29が
活性化される）。次に、アレイ制御部７０３は、アレイ
制御信号に含まれるバンクアドレスが対応するメモリセ
ルアレイのバンクアドレスと一致したとき、このバンク
アドレスとカラムアドレスに従って、対応するメモリセ
ルアレイのデータを読み出す。例えば、ＭＣＡ5 とＭＣ
Ａ21のバンクアドレスが入力されたとき、ＭＣＡ5 とＭ
ＣＡ21のアレイ制御部は、ＭＣＡ5 とＭＣＡ21の任意の
カラムスイッチをＯＮ／ＯＦＦし、センスアンプにセン
スされているデータをデータ線７０４、７０５に送出す
る。データ線７０４、７０５は列デコーダ回路７０６、
７０７に入力される。列デコーダ７０６、７０７はそれ
ぞれ２５６のデータ線より６４のデータ線を選択し、デ
ータバス７０８、７０９に接続する。（ＭＣＡ5 、ＭＣ
Ａ21のデータが読み出される）。このとき、ＭＣＡ13、
ＭＣＡ29のバンクアドレスは入力されないので、ＭＣＡ
13、ＭＣＡ29はデータが送出されない。

【００６５】また、メモリセルアレイＭＣＡ5 、ＭＣＡ
13、ＭＣＡ21、ＭＣＡ29の活性化状態を保持したまま
で、隣り合わないメモリセルアレイ、例えばメモリセル
アレイＭＣＡ0 、ＭＣＡ8 、ＭＣＡ16、ＭＣＡ24を活性
化することも可能である。

【００６６】メモリセルアレイＭＣＡ0 〜ＭＣＡ15はデ
ータ線７０４を共有し、メモリセルアレイＭＣＡ16〜Ｍ
ＣＡ31はそれぞれデータ線７０５を共有するので、上下
それぞれのブロック７０１、７０２は、それぞれ２５６
のデータ線を有する。列デコーダ７０６、７０７はそれ
ぞれ２５６のデータ線より６４のデータ線を選択しデー
タバス７０８に接続する。これが上下２ブロックで合計
１２８のデータバスとなる。この時、列デコーダ７０
６、７０７によって選択されるデータ線の数は、列デコ
ーダ７０６、７０７の回路ブロック内に設けられるデー
タ線のＩ／Ｏバッファ回路の数によって決定される。す
なわち、列デコーダ７０６、７０７より出力されるデー
タバスの幅を大きくすると、それぞれの出力に対して設
けられるＩ／Ｏバッファ回路の数は多くなり、その専有
面積は大きくなる。逆に、列デコーダ７０６、７０７よ
り出力されるデータバスの幅を小さくすると、それぞれ
の出力に対して設けられるＩ／Ｏバッファ回路の数は少
なくなり、その専有面積は小さくなる。

【００６７】同時に活性化されるメモリセルアレイの数
は、リフレッシュサイクルの設定とカラムの深さにより
決定される。同一ブロックにおいて、それぞれ２つのメ
モリセルアレイを同時に活性化させる場合、リフレッシ
ュサイクルとカラムの深さは以下のようになる。２メモ
リセルアレイを同時にリフレッシュすることになるの
で、２５６行のメモリセルセルアレイ８個活性化する時
間で、全メモリセルアレイを活性化することになる。す
なわち、リフレッシュサイクルは２５６×８＝２０４８
リフレッシュサイクルとなる。

【００６８】また、同一ブロック内で同時に２つのメモ
リセルアレイが活性化されるため、１つのデータ線には
８対のビット線対が接続される。カラムスイッチＣＳＷ
はこの８対のビット線対の中から１対を選択してデータ
線に接続する。さらに、列デコーダは４対のデータ線よ
り１対を選択してデータバスに接続する。従って、デー
タバスの１つのＩ／Ｏに接続されるビット線対は８×４
＝３２となり、カラムの深さは３２となる。この場合、
２０４８行×３２列×１２８Ｉ／Ｏのシステムというこ
とになる。

【００６９】このように、同時活性化させるメモリセル
アレイの数を変えれば、Ｉ／Ｏ当たりの行と列の構成を
変ることが可能である。例えば、それぞれ４つのメモリ
セルアレイを同時に活性化させる場合、リフレッシュサ
イクルは２５６×４＝１０２４リフレッシュサイクルと
なり、カラムの深さは６４となる。この場合は１０２４
行×６４列×１２８Ｉ／Ｏのシステムということにな
る。

【００７０】次に、第２の実施例として、第１の実施例
同様、幅１２８Ｉ／Ｏのデータバスのメモリシステム構
成を図８に示す。このメモリシステムは、４つのブロッ
ク８０１〜８０４から構成され、ブロックはそれぞれ別
個のバンクアドレスを有する８のメモリセルアレイＭＣ
Ａ0 〜ＭＣＡ7 、ＭＣＡ8 〜ＭＣＡ15、ＭＣＡ16〜ＭＣ
Ａ23、ＭＣＡ24〜ＭＣＡ31により構成される。それぞれ
のメモリセルアレイは２５６行×１０２４行であり、メ
モリシステムの全容量は８メガビットである。

【００７１】４つのブロック８０１、８０２、８０３、
８０４において、８つのメモリセルアレイＭＣＡ0 〜Ｍ
ＣＡ7 、ＭＣＡ8 〜ＭＣＡ15、ＭＣＡ16〜ＭＣＡ23、Ｍ
ＣＡ24〜ＭＣＡ31とにそれぞれ接続可能なデータ線８１
０、８１２、８１４、８１６がメモリセルアレイのビッ
ト線方向にそれぞれ２５６存在する。これらのデータ線
８１０、８１２、８１４、８１６は列デコーダ８０６、
８０７、８０８、８０９に接続される。また、メモリセ
ルアレイ毎にアレイ制御部８０５が設けられ、図示して
いないがそれぞれのアレイ制御部に共通のアレイ制御信
号が供給される。上下ブロックの向かい合うメモリセル
アレイは同一のバンクアドレスを有するものとする。ま
た、左右のブロックにおいて、対応する位置にあるメモ
リセルアレイは同一のバンクアドレスを有するものとす
る。

【００７２】アレイ制御部８０５は前述した第１の実施
例のアレイ制御部７０３と同様に動作するので、第２の
実施例においても、各ブロック内で、隣り合わないメモ
リセルアレイを順次活性化可能である。また、活性化状
態を保持することが可能である。従って第１の実施例同
様、異なるメモリセルアレイ間での読み出しの際、活性
化、プリチャージ回数を減らすことができる。

【００７３】本実施例のメモリシステムのリフレッシュ
サイクルは、２５６×８＝２０４８リフレッシュサイク
ルである。カラムの深さは４×８＝３２カラムとなる。
この場合のシステムは２０４８行×３２列×１２８Ｉ／
Ｏとなり、第１の実施例において、同一ブロック内で同
時に１つのメモリセルアレイを活性化させる場合と同じ
である。

【００７４】本実施例は第１の実施例に比べてデータバ
ス線の長さが短くなるので、データの転送速度が早くな
る。また、データバス線に接続されるメモリセルアレイ
の数が少なくなることから、浮遊容量による電荷の充放
電が小さくなるので、駆動電流を小さくすることができ
る。

【００７５】本発明のメモリシステムにおいて、第１の
実施例または第２の実施例で示したような１０２４行×
６４列×１２８Ｉ／Ｏまたは２０４８行×３２列×１２
８Ｉ／Ｏのいずれの構成を選択するかは、メモリ外のロ
ジックとどのようにデータのやり取りをするかによって
決まる。一般的に、ＤＲＡＭにおいては、センスアンプ
のアクセス時間は行にくらべて、カラムの方が早いこと
が知られている。例えば、メモり外のロッジクからの要
求がカラムの切り替えにより満足できる場合、メモリシ
ステムは１０２４行×６４列×１２８Ｉ／Ｏとなる構成
を選び、一度に選択される行の数を少なくすることが望
ましい。これに対して、メモリ外のロジックからの要求
が頻繁な行の切り替えを必要とする場合、メモリシステ
ムは２０４８行×３２列×１２８Ｉ／Ｏとなる構成を選
び、一度に選択される行の数を多くすることが望まし
い。以上のように、ロジック混載のメモリシステムにお
いて、メモリ外のロジック等の要求にしたがって、より
適切なメモリシステムを選択することが必要となる。

【００７６】本発明の第１の実施例と第２の実施例のメ
モリシステムの総容量を９メガビットとした場合をそれ
ぞれ第３の実施例、第４の実施例として説明する。第３
の実施例の第１の実施例に対応したメモリセルシステム
の構成を図９、図１０に示す。第１の実施例の上下それ
ぞれのブロック７０１、７０２に、新たに２メモリセル
アレイずつ（ＭＣＡ16とＭＣＡ17、ＭＣＡ34とＭＣＡ3
5）、合計４メモリセルアレイを追加する。第１の実施
例と第３の実施例では同時活性化されるセルアレイの位
置が異なる。第１の実施例では図７に示すように、メモ
リセルアレイは例えばＭＣＡ0 とＭＣＡ8 とＭＣＡ16と
ＭＣＡ24、ＭＣＡ1 とＭＣＡ9 とＭＣＡ17とＭＣＡ25、
ＭＣＡ2 とＭＣＡ10とＭＣＡ18ＭＣＡ26、ＭＣＡ3 とＭ
ＣＡ11とＭＣＡ19とＭＣＡ27、ＭＣＡ4 とＭＣＡ12とＭ
ＣＡ20とＭＣＡ28、ＭＣＡ5 とＭＣＡ13とＭＣＡ21とＭ
ＣＡ29、ＭＣＡ6 とＭＣＡ14とＭＣＡ22とＭＣＡ30、Ｍ
ＣＡ7 とＭＣＡ15とＭＣＡ23とＭＣＡ31のバンク毎に活
性化されるが、第３の実施例では図９に示すように、Ｍ
ＣＡ0 とＭＣＡ9 とＭＣＡ18とＭＣＡ27、ＭＣＡ1 とＭ
ＣＡ10とＭＣＡ19とＭＣＡ28、ＭＣＡ2 とＭＣＡ11とＭ
ＣＡ20とＭＣＡ29、ＭＣＡ3 とＭＣＡ12とＭＣＡ21とＭ
ＣＡ30、ＭＣＡ4 とＭＣＡ13とＭＣＡ22とＭＣＡ31、Ｍ
ＣＡ5 とＭＣＡ14とＭＣＡ23とＭＣＡ32、ＭＣＡ6 とＭ
ＣＡ15とＭＣＡ24とＭＣＡ33、ＭＣＡ7 とＭＣＡ16とＭ
ＣＡ25とＭＣＡ34、ＭＣＡ8 とＭＣＡ17とＭＣＡ26とＭ
ＣＡ35で活性化されるようになる。

【００７７】１つのメモリセルアレイは２５６行×１０
２４列なので、２メモリセルアレイで０．５メガビット
の容量となることから、上下のブロック９０１、９０２
にそれぞれ１メモリセルアレイＭＣＡ16、ＭＣＡ34を追
加して、総容量が８．５メガビットのメモリセルアレイ
を構成することも物理的には可能である。しかし、一般
にはこのような構成はなされない。

【００７８】本実施例においては上下のブロックは同時
に同一の動作をするので、以下上段ブロックの動作を例
に説明し、下段ブロックの動作の説明は省略する。追加
したメモリセルアレイのバンクアドレスを例えばＭＣＡ
0 、ＭＣＡ8 、ＭＣＡ16と同じにすると、当該バンクア
ドレスが指定されたときのみ３つのメモリセルアレイが
活性化され、それ以外のバンクアドレスが指定された場
合は２メモリセルアレイが活性化されることになる。３
つのメモリセルアレイが活性化されると、カラムスイッ
チは１２対のビット線の中から１対を選びデータ線に接
続し、２つのメモリセルアレイが活性化されるとカラム
スイッチは８対のビット線の中から１対を選びデータ線
に接続することになり、バンクアドレス毎のカラムの深
さが異なることになる。同様にして、追加したメモリセ
ルアレイＭＣＡ16のバンクアドレスを新規に設定する
と、当該バンクアドレスが指定されたときのみ１つのメ
モリセルアレイが活性化され、それ以外のバンクアドレ
スが指定された場合は２メモリセルアレイが活性化され
ることになり、やはりバンクアドレス毎のカラムの深さ
が異なることになる。以上により、同時活性化されるメ
モリセルアレイの数に一貫性がないと、カラムの深さが
変化するので、活性化されるメモリセルアレイによって
カラムの深さが異なるというアドレス空間の非均一性が
生じてしまう。このため、メモリセルアレイの増減は、
ブロック中で同時活性化されるメモリセルアレイの数を
単位として行う必要がある。これが第１の実施例で示し
た総容量８メガビットのメモリシステムに最少単位で容
量の増加を行なった場合、メモリシステムの総容量は９
メガビットとなる由縁である。

【００７９】第４の実施例の第２の実施例に対応したメ
モリセルシステムの構成を図１０に示す。第２の実施例
のそれぞれのブロック８０１、８０２、８０３、８０４
に、新たに１メモリセルアレイずつ、合計４メモリセル
アレイＭＣＡ8 、ＭＣＡ17、ＭＣＡ26、ＭＣＡ35を追加
する。上述したように、メモリセルアレイの増減は、ブ
ロック中で同時活性化されるセルアレイの数を単位とし
て行う必要があるので、この場合、それぞれのブロック
で１メモリセルアレイを追加すればよい。

【００８０】以上、第３の実施例、第４の実施例から分
かるように、メモリセルアレイの数を増加させても、Ｉ
／Ｏの幅は常に一定に保つことができる。また、図示し
ていないが、メモリセルアレイの数を減少させる場合で
も、上記規則に従えば、Ｉ／Ｏの幅は常に一定に保つこ
とができる。

【００８１】以下、本発明のより実際的な実施例を示
す。以下で述べる実施例においてはアレイ制御部は各セ
ルアレイごとに独立して設けるのではなく、上下のメモ
リセルアレイに共通に設けて上下のセルアレイはペアで
活性化させることにする。この場合、制御回路を２つの
メモリセルアレイで共有化するので、制御自由度は減少
するが、チップ面積上は余裕を持った設計が可能とな
る。

【００８２】本発明の第５実施例として、１２８Ｉ／
Ｏ、メモリ容量９メガビットのメモリシステムの構造を
図１１に示す。このメモリシステムは、４つのブロック
１１０１〜１１０４から構成され、ブロックはそれぞれ
別個のバンクアドレスを有する９のメモリセルアレイＭ
ＣＡ0 〜ＭＣＡ8 、ＭＣＡ9 〜ＭＣＡ17、ＭＣＡ18〜Ｍ
ＣＡ26、ＭＣＡ27〜ＭＣＡ35により構成される。それぞ
れのメモリセルアレイは２５６行×１０２４列であり、
メモリシステムの全容量は９メガビットである。

【００８３】４つのブロック１１０１、１１０２、１１
０３、１１０４において、９のメモリセルアレイＭＣＡ
0 〜ＭＣＡ8 、ＭＣＡ9 〜ＭＣＡ17、ＭＣＡ18〜ＭＣＡ
26、ＭＣＡ27〜ＭＣＡ35とそれぞれ接続可能なデータ線
１１１１、１１１３、１１１５、１１１７がメモリセル
アレイのビット線方向にそれぞれ２５６存在する。これ
らのデータ線１１１１、１１１３、１１１５、１１１７
は列デコーダ１１０７、１１０８、１１０９、１１１０
に接続される。また、上下２つのメモリセルアレイ毎に
アレイ制御部１１０５が設けられ、図示していないがそ
れぞれのアレイ制御部に共通のアレイ制御信号が供給さ
れる。左右のブロックにおいて、対応する位置にあるメ
モリセルアレイは同一のバンクアドレスを有するものと
する。

【００８４】アレイ制御部１１０５は、基本的には前述
した第１の実施例のアレイ制御部と同様に動作するの
で、第５の実施例においても、左右のブロック内で、隣
り合わないメモリセルアレイをペアで順次活性化可能で
ある。また、活性化状態を保持することが可能である。
従って第1 の実施例同様、異なるメモリセルアレイ間で
の読み出しの際、活性化、プリチャージ回数を減らすこ
とができる。

【００８５】本発明の第６の実施例として６４Ｉ／Ｏ、
メモリ容量８メガビットのメモリシステムの構成を図１
２に示す。このメモリシステムは、４つのブロック１２
０１〜１２０４から構成され、ブロックはそれぞれ別個
のバンクアドレスを有する８のメモリセルアレイＭＣＡ
0 〜ＭＣＡ7 、ＭＣＡ8 〜ＭＣＡ15、ＭＣＡ16〜ＭＣＡ
23、ＭＣＡ24〜ＭＣＡ31により構成される。それぞれの
メモリセルアレイは２５６行×１０２４行であり、メモ
リシステムの全容量は８メガビットである。

【００８６】２つのブロック１２０１、１２０２と、１
２０３、１２０４はそれぞれデータ幅３２Ｉ／Ｏのデー
タバスＢＡＳ１とＢＡＳ２を共有し、全体で６４Ｉ／Ｏ
のデータバスを有している。例えばブロック１２０１か
ら３２Ｉ／Ｏ、１２０３から３２Ｉ／Ｏのデータを取り
出す場合、ＭＣＡ1 、ＭＣＡ3 、ＭＣＡ5 、ＭＣＡ7と
ＭＣＡ17、ＭＣＡ19、ＭＣＡ21、ＭＣＡ23とが活性化さ
れるとすると、ＭＣＡ9 、ＭＣＡ11、ＭＣＡ13、ＭＣＡ
15、ＭＣＡ25、ＭＣＡ27、ＭＣＡ29、ＭＣＡ31も同時に
活性化されるが、ブロック１２０２と１２０４のカラム
スイッチはすべてＯＦＦとなりデータ転送は行われな
い。逆に、ブロック１２０２と１２０４よりデータを取
り出す場合は、ブロック１２０１と１２０３のカラムス
イッチはすべてＯＦＦとなる。カラムアドレスに対応し
て、データを送出するブロックが決定される。つまり、
上下のブロックのそれぞれ対応するメモリセルアレイは
上位１ビットが異なるバンクアドレスを有することにな
る。また、アレイ選択デコーダには前記バンクアドレス
の上位１ビットを除いた全ビットが入力され、カラムス
イッチ選択制御部には前記バンクアドレスの全ビットが
入力される。

【００８７】例えば図中に斜線で示したメモリセルアレ
イＭＣＡ1 、ＭＣＡ3 、ＭＣＡ5 、ＭＣＡ7 とＭＣＡ1
7、ＭＣＡ19、ＭＣＡ21、ＭＣＡ23、ＭＣＡ9 、ＭＣＡ1
1、ＭＣＡ13、ＭＣＡ15、ＭＣＡ25、ＭＣＡ27、ＭＣＡ2
9、ＭＣＡ31が同時活性化されると、全メモリセルアレ
イの半分が同時活性化されることになるので、このメモ
リシステムの１Ｉ／Ｏ当たりのアドレス構成は２５６×
２＝５１２行、同時活性化される上下のブロックのメモ
リセルアレイがカラムアドレス１ビット分に対応するの
で３２×４×２＝２５６列となる。それぞれのアドレス
に要するビット数は、行９ビット、列８ビットでビット
数の差は１ビットとなり、行と列のアドレス構成の差を
小さくすることができる。

【００８８】本発明の第７の実施例として、各メモリセ
ルアレイを非同期に動作させるメモリシステムの構成を
図１３に示す。以下、複数のメモリセルアレイの組み合
わせをバンクと称する。例えばメモリセルアレイＭＣＡ
0 とＭＣＡ9 からバンクＢ0が構成され、同様にして、
Ｂ1 からＢ17まで合計１８のバンクが構成される。それ
ぞれのバンクは別個のバンクアドレスを有する。図中で
は、アレイ制御部１３０５、１３０６にそのバンクアド
レスが記載されている。

【００８９】例えば、非同期に、Ｂ2 、Ｂ5 、Ｂ16が活
性化されているとする。これは、アレイ制御部によっ
て、活性化されたメモリセルアレイはプリチャージされ
るまで活性化状態を保持するからである。右側の２つの
ブロック１３０３、１３０４では１つのバンクＢ16、す
なわちＭＣＡ25、ＭＣＡ34が活性化されているので、こ
のバンクＢ16から６４Ｉ／Ｏのデータが転送される。こ
のひとつのバンクの構成は、６４Ｉ／Ｏ×２５６行×３
２列となる。一方、左側の２つのブロック１３０１、１
３０２では２つのバンクＢ2 、Ｂ5 、すなわちＭＣＡ2
0、ＭＣＡ29、ＭＣＡ23、ＭＣＡ32が活性化されている
ので、この２つのバンクＢ2 、Ｂ5 のどちらかのバンク
から６４Ｉ／Ｏのデータが転送される。どちらのバンク
からデータが転送されるかは、データアクセス時にどち
らのバンクを指定しているかによる。ひとつのブロック
内で複数のバンクが活性化されていても、一回のアクセ
スでは一つのバンクからしかデータ転送は行われない。
以上のように、左側の２ブロック、および右側の２ブロ
ックから６４Ｉ／Ｏずつ、合計１２８Ｉ／Ｏのデータが
転送されることになる。この時、左側２ブロック１３０
１、１３０２が共有するアレイ制御部１３０５に供給さ
れるアレイ制御信号と右側２ブロック１３０３、１３０
４が共有するアレイ制御部１３０６に供給されるアレイ
制御信号は、タイミングを表わす信号のみ共通の信号
で、その他アドレス信号は異なる信号となる。

【００９０】このメモリシステムのメモリの容量を拡張
させる場合、それぞれのブロック１３０１、１３０２、
１３０３０、１３０４にメモリセルアレイＭＣＡ36、Ｍ
ＣＡ37より構成されるバンクＢ18とＭＣＡ38、ＭＣＡ39
より構成されるバンクＢ19を追加することができる。本
実施例ではそれぞれのバンクがバンクアドレスを有し、
ひとつのブロック内で複数のバンクが活性化されている
場合でも、バンクアドレスで指定されたひとつのバンク
からデータ転送されるので、メモリの容量の拡張はバン
ク単位で可能となる。

【００９１】図１４に第７の実施例で示したメモリシス
テムのバンクアクセスの各信号の関係を示す。前述し
た、メモリセルアレイを活性化する信号ＡＣＴ、アレイ
をプリチャージする信号ＰＲＣ、カラムスイッチを制御
するタイミングを決める信号ＡＣＣとバンクアドレス、
カラムアドレスと送出される出力データの関係を示して
いる。タイミングチャート上のＢ0 、Ｂ1 、Ｂ2 、Ｂ3
の文字は、それぞれの信号がそれぞれのバンクを指定す
るために送出されていることを表わす。バンクＢ0 が活
性化されている状態で、バンクＢ1 を活性化するための
信号ＡＣＴ１４０１が送出され、バンクアドレス１４０
５で指定されるバンクＢ1 も活性化される。次に、バン
クＢ0 をプリチャージするための信号ＰＲＣ１４０２が
送出され、バンクアドレス１４０６で指定されるバンク
Ｂ0 はプリチャージ状態となる。さらに、バンクＢ2 を
活性化するための信号ＡＣＴ１４０３が送出され、バン
クアドレス１４０７で指定されるバンクＢ2 が活性化さ
れ、続いてバンクＢ3 を活性化するための信号ＡＣＴ１
４０４が送出され、バンクアドレス１４０８で指定され
るバンクＢ３が活性化される。これらの、それぞれの場
合におけるデータアクセスの一例を以下に示す。

【００９２】バンクアドレスの斜線の部分はアドレスが
有効ではない期間を表す。出力データは信号ＡＣＣから
一定の時間後にその指定されたバンクから指定されたカ
ラムアドレスのデータが出力される。例えば、バンクＢ
0 が活性化されている状態で、バンクＢ0 のカラムスイ
ッチを制御するための信号ＡＣＣ１４０９が送出される
と、バンクアドレス１４１５で指定されるＢ0 のカラム
アドレスで指定されるカラムスイッチが制御されて、一
定の時間後に出力データ１４２１が送出される。次に、
バンクＢ1 のカラムスイッチを制御するための信号ＡＣ
Ｃ１４１０が送出されると、先にバンクＢ1 が活性化さ
れているので、バンクアドレス１４１６で指定されるＢ
1 のカラムアドレスで指定されるカラムスイッチが制御
されて、一定時間後に出力データ１４２２が送出され
る。次に、バンクＢ2 のカラムスイッチを制御するため
の信号ＡＣＣ１４１１が送出されると、先にバンクＢ2
が活性化されているので、バンクアドレス１４１７で指
定されるＢ2 のカラムアドレスで指定されるカラムスイ
ッチが制御されて、一定時間後に出力データ１４２３が
送出される。再び、バンクＢ1 のカラムスイッチを制御
するための信号ＡＣＣ１４１２が送出されると、バンク
Ｂ1 は活性化されたままでプリチャージ状態にはなって
いないので、バンクアドレス１４１８で指定されるＢ1
のカラムアドレスで指定されるカラムスイッチが制御さ
れて、一定時間後に出力データ１４２４が送出される。
その後再び、バンクＢ2 のカラムスイッチを制御するた
めの信号ＡＣＣ１４１３が送出された場合も、バンクＢ
2 は活性化されたままでプリチャージ状態にはなってい
ないので、一定時間後に出力データ１４２５が送出され
る。この例では、バンク間にはシェアドセンス方式によ
るアレイ活性化の制約がある場合は、例えばバンクＢ1
とＢ2 が隣のアレイで構成されていれば同時に活性化な
されないことになり、一方のバンクからはデータ出力は
ない。

【００９３】以上のように、同時にいくつかのメモリセ
ルアレイを活性化させておくことにより、別のメモリセ
ルアレイのデータをアクセスする度毎に、それぞれのメ
モリセルアレイを選択し、そのセルアレイが活性化可能
かどうかを判断し、判断結果によってメモリセルアレイ
を選択するという手順を省略することができ、カラムス
イッチのＯＮ、ＯＦＦを制御するだけでデータのアクセ
スを行うことが可能となり、動作時間の短縮につなが
る。また、カラムスイッチを制御するための信号ＡＣＣ
をたとえばＣＰＵのクロックと同期させることにより、
ロジック混載メモリにおいて、メモリシステムとロジッ
ク回路間のデータのやり取りを容易にすることができ
る。

【００９４】バンクはいくつのメモリセルアレイから構
成されていてもかまわないが、図１５に第８の実施例と
して４つのメモリセルアレイからバンクが構成される場
合を示す。全メモリ容量は８Ｍで２５６Ｋセルアレイ３
２個から構成される。全体は８バンク構成となり、図中
に示すようにメモリセルアレイがバンクＢ1 からバンク
Ｂ8 に割り付けられる。図中では、アレイ制御部１５０
５にそのバンクアドレスが記載されている。メモリセル
アレイのバンク割付は、センスアンプが両隣のメモリセ
ルアレイと共有されていることにより、隣り合うメモリ
セルアレイは同じバンクに割付けることができないとい
う制約がある。しかし、これ以外は自由に割り付けパタ
ーンを選ぶことができる。この場合も、前記第７の実施
例同様、右側の２つのブロック１５０１、１５０２が共
有するアレイ制御部１５０５と、左側の２つのブロック
１５０３、１５０４が共有するアレイ制御部１５０６
は、共通のタイミング信号と、異なるアドレス信号が供
給される。右側の２ブロックではバンクＢ8 が活性化さ
れ、カラムアドレスに従って２ペアのメモリセルアレイ
のうちの一方から６４Ｉ／Ｏのデータが転送される。左
側の２ブロックではバンクＢ1 とＢ3 が活性化されてお
り、４ペアのメモリセルアレイの一つからバンクアドレ
スによるバンク指定と、カラムアドレスに従って選択さ
れたメモリセルアレイペアから６４Ｉ／Ｏのデータが送
出される。この場合、一つのバンクのアドレス構成は６
４Ｉ／Ｏ×２５６行×６４列である。

【００９５】このように、バンク構成としてさらに複数
のバンクを同時に活性化状態としておくことにより、デ
ータアクセスに要する時間を短縮することができる。本
実施例の場合でも、ブロック１５０１と１５０２はメモ
リセルとデータをやり取りするタイミング信号のみを同
期させておくことにより左右のブロックより１２８Ｉ／
Ｏの出力データを得ることが可能である。

【００９６】いくつのメモリセルアレイで一つのバンク
を構成するかは、バンク当たりのカラム数をいくつかに
したいかで決まる。上下一組ののメモリセルアレイで１
バンクを形成した場合は、データ幅１２８Ｉ／Ｏのメモ
リシステムで、左右ブロックの両側に１ペアずつのメモ
リセルアレイを追加してメガビット単位のメモリ容量の
増減を行うことも可能となる。ゆえに、Ｍメガビットの
メモリシステムでは両ブロックにそれぞれＭペアのメモ
リセルアレイを有することになる。これより、このメモ
リシステムで実現可能なアドレス構成として、行数と列
数は以下のように決まる。

【００９７】行数Ｌ＝２５６×Ｍ／ｍ 列数Ｃ＝３２×ｍ ここでｍはブロック内で同時活性化されるメモリセルア
レイペア数を表し、Ｍの約数（１を含みＭを除く）とな
る。

【００９８】またこのメモリシステムでバンクを構成す
る場合に、実現可能なバンク数は、各ブロック毎に以下
のように来まる。 バンク数Ｂ＝Ｍ／ｍ ここでＢが４以上の時にはＭ／ｍとできる。Ｂが３以下
の時には隣のセルアレイは同時に活性状態に出来ないの
でバンクを構成することは出来ない。バンク数がＭ／ｍ
の時でも同時に活性化できるバンクの数はＭ／２ｍまた
はこれを超えない最大の整数までの数となる。これらの
制限事項の範囲内で活性化するメモリセルアレイを増加
すれば、データアクセスの時間は短縮される。

【００９９】

【発明の効果】メモリセルアレイの増減や、活性化する
メモリセルアレイ数の増減にかかわらず、データバス幅
を常に一定とすることが可能な、オーバーレイドバス構
成のメモリシステムにおいて、本発明を用いることによ
り、複数のメモリセルアレイを他のメモリセルアレイの
状態に無関係に、活性化、プリチャージ可能とし、活性
化されたメモリセルアレイはプリチャージされるまでそ
の活性化状態を保持することが可能となるため、メモリ
セルアレイからの高速読み出しが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置のメモリセルアレイ周
りの基本的な構成を示す図である。

【図２】本発明の半導体装記憶置のアレイ制御部の回路
構成を示す図である。

【図３】図２に示すアレイ制御部のアレイ選択デコーダ
の回路構成を示す図である。

【図４】ｂ 図２に示すアレイ制御部のワード線デコー
ダの回路構成を示す図である。

【図５】図２に示すアレイ制御部のワード線カラムスイ
ッチ選択制御部の回路構成を示す図である。

【図６】本発明の半導体記憶装置のメモリセルアレイ周
りの回路構成を示す図である。

【図７】本発明の第１の実施例のメモリシステムの構成
を示す図である。

【図８】本発明の第２の実施例のメモリシステムの構成
を示す図である。

【図９】本発明の第３の実施例のメモリシステムの構成
を示す図である。

【図１０】本発明の第４の実施例のメモリシステムの構
成を示す図である。

【図１１】本発明の第５の実施例のメモリシステムの構
成を示す図である。

【図１２】本発明の第６の実施例のメモリシステムの構
成を示す図である。

【図１３】本発明の第７の実施例のメモリシステムの構
成を示す図である。

【図１４】本発明のメモリシステムを非同期に動作させ
る場合のタイミングの一例を示した図である。

【図１５】本発明の第８の実施例を示すメモリシステム
の構成を示す図である。

【図１６】従来の半導体記憶装置のメモリセルアレイ周
りの基本的な構成を示した図である。

【図１７】従来のメモリシステムの構成を示す図であ
る。

【符号の説明】

ＭＣＡ1 、ＭＣＡ2 、ＭＣＡ3
メモリセルアレイ ＭＣＡi-1 、ＭＣＡi 、ＭＣＡi+1 、
メモリセルアレイ ＢＬ1 、ＢＬ2 、ＢＬ3 、ＢＬ4 、ＢＬ
ビット線 ＣＴＲＬ1 、ＣＴＲＬ2 、ＣＴＲＬ3
アレイ制御部 ＣＴＲＬi-1 、ＣＴＲＬi 、ＣＴＲＬi+1
アレイ制御部 Ｓ／Ａ1 、Ｓ／Ａ2 、Ｓ／Ａ3 、Ｓ／Ａ4 、Ｓ／Ａ
センスアンプ ＡＳＷ1 、ＡＳＷ2 、ＡＳＷ3 、ＡＳＷ4 、ＡＳＷ
アレイ選択スイッチ ＣＳＷ1 、ＣＳＷ2 、ＣＳＷ
カラムスイッチ ＢＡＳ、ＢＡＳ0 〜ＢＡＳ255
データ線 Ｓ／Ａ１〜Ｓ／Ａ４
センスアンプ Ｒ／Ｅ１〜Ｒ／Ｅ８
リストア／イコライズ回路 ＢＬ1 、／ＢＬ1 〜ＢＬ4 、／ＢＬ4
ビット線対 ＤＡＴＡ
データ線対

Claims (26)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを有する複数のメモリ
   セルアレイと、 複数のセンスアンプと、 前記複数のセンスアンプと接続される複数のデータ線
   と、 各々の前記複数のメモリセルアレイにそれぞれ設けら
   れ、前記メモリセルアレイの任意メモリセルのデータを
   前記センスアンプに送出し、任意の前記センスアンプの
   データを前記データ線に送出する制御を行う複数のアレ
   イ制御部とを具備することを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記複数のメモリセルアレイは異なるバ
   ンクアドレスを有し、前記アレイ制御部は入力されたバ
   ンクアドレスが、対応するメモリセルアレイのバンクア
   ドレスに等しい時、前記メモリセルアレイの制御を行う
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記アレイ制御部は前記メモリセルのデ
   ータを前記センスアンプに送出してから、前記センスア
   ンプのデータをリセットするまでの期間中、前記センス
   アンプがデータを送出する状態に保持し続けるようセン
   スアンプを制御することを特徴とする請求項２記載の半
   導体記憶装置。
4. 【請求項４】 第１のビット線対を有する第１のメモリ
   セルアレイと、 第２のビット線対および第３のビット線対を有する第２
   のメモリセルアレイと、 第４のビット線対を有する第３のメモリセルアレイと、 前記第１および第２のメモリセルアレイの間に配置され
   た、第１のセンスアンプと、 前記第２および第３のメモリセルアレイの間に配置され
   た、第２のセンスアンプと、 前記第１のビット線対と前記第１のセンスアンプとの接
   続を制御する第１のアレイ選択スイッチと、 前記第２のビット線対と前記第１のセンスアンプとの接
   続を制御する第２のアレイ選択スイッチと、 前記第３のビット線対と前記第２のセンスアンプとの接
   続を制御する第３のアレイ選択スイッチと、 前記第４のビット線対と前記第２のセンスアンプとの接
   続を制御する第４のアレイ選択スイッチと、 前記第１乃至第３のメモリセルアレイに共通の１対のデ
   ータ線と、 前記第１のセンスアンプと前記１対のデータ線との接続
   を制御する第１のカラムスイッチと、 前記第２のセンスアンプと前記１対のデータ線との接続
   を制御する第２のカラムスイッチと、 前記第１のメモリセルアレイに対して設けられ前記第１
   のアレイ選択スイッチおよび前記第１のカラムスイッチ
   のＯＮ、ＯＦＦの制御を行う第１のアレイ制御部と、 前記第２のメモリセルアレイに対して設けられ前記第
   ２、第３のアレイ選択スイッチおよび前記第１および第
   ２のカラムスイッチのＯＮ、ＯＦＦの制御を行う第２の
   アレイ制御部と、 前記第３のメモリセルアレイに対して設けられ前記第４
   のアレイ選択スイッチおよび前記第２のカラムスイッチ
   のＯＮ、ＯＦＦの制御を行う第３のアレイ制御部とを具
   備することを特徴とする半導体記憶装置。
5. 【請求項５】 前記第２のアレイ制御部は前記第１およ
   び第３のアレイ制御部に前記第２のメモリセルアレイの
   データが前記第１および第２のセンスアンプに送出され
   ているか否かを示す信号（ＢＺi ）を送出し、前記第１
   のアレイ制御部からは前記第１のメモリセルアレイのデ
   ータが前記第１のセンスアンプに送出されているか否か
   を示す信号（ＢＺi-1 ）を受け、前記第３の制御部から
   は前記第３のメモリセルアレイのデータが前記第２のセ
   ンスアンプに送出されているか否かを示す信号（ＢＺi+
   1 ）を受けることを特徴とする請求項４記載の半導体記
   憶装置。
6. 【請求項６】 前記第１乃至第３のメモリセルアレイは
   異なるバンクアドレスを有し、前記第１乃至第３のアレ
   イ制御部は入力されたバンクアドレスが、対応するメモ
   リセルアレイのバンクアドレスに等しい時、前記メモリ
   セルアレイの制御を行うことを特徴とする請求項４記載
   の半導体記憶装置。
7. 【請求項７】 前記第２のアレイ制御部は、前記第２の
   ビット線上のデータを第１のセンスアンプに送出し、前
   記第３のビット線上のデータを第１のセンスアンプに送
   出してから、前記第１および第２のセンスアンプのデー
   タをリセットするまでの期間中、前記第１および第２の
   センスアンプにデータが送出される状態を保持し続ける
   制御を行うことを特徴とする請求項６記載の半導体記憶
   装置。
8. 【請求項８】 前記第２のアレイ制御部は前記第１もし
   くは第２のアレイメモリセルアレイのデータが前記第１
   もしくは第２のセンスアンプに送出されていない場合、
   第２のメモリセルアレイのデータをセンスアンプに送出
   することを特徴とする請求項６記載の半導体記憶装置。
9. 【請求項９】 前記第１乃至第３のアレイ制御部には共
   通のアレイ制御信号が供給され、このアレイ制御信号
   は、前記バンクアドレスと行アドレスとカラムアドレス
   とメモリセルアレイよりデータを読み出す際のタイミン
   グを示す信号を含むことを特徴とする請求項６記載の半
   導体記憶装置。
10. 【請求項１０】 互いに異なるバンクアドレスを有する
    少なくとも３以上のメモリセルアレイと、 前記各メモリセルアレイと接続される複数のデータ線
    と、 前記各メモリセルアレイに対してそれぞれ設けられたア
    レイ制御部とを具備し、 前記アレイ制御部は、アレイ制御信号に基づき対応する
    メモリセルアレイの任意のビット線上のデータをセンス
    アンプに送出し、その後、前記センスアンプの任意のデ
    ータを前記データ線に送出し、その後、前記センスアン
    プをプリチャージすることを特徴とする半導体記憶装
    置。
11. 【請求項１１】 前記制御部は、前記対応するメモリセ
    ルアレイの任意のビット線上のデータを前記センスアン
    プに送出してから前記センスアンプをプリチャージする
    までの期間中、前記センスアンプにデータが送出される
    状態を保持し続ける制御を行うことを特徴とする請求項
    １０記載の半導体記憶装置。
12. 【請求項１２】 前記アレイ制御信号はバンクアドレス
    と行アドレスとカラムアドレスとを有し、 前記アレイ制御部は、前記バンクアドレスの少なくとも
    一部と行アドレスとに基づき対応するメモリセルアレイ
    のビット線とセンスアンプを接続してメモリセルのデー
    タをセンスアンプに送出させ、その後、前記バンクアド
    レスとカラムアドレスとに基づき任意のセンスアンプの
    データを前記データ線に接続して前記センスアンプのデ
    ータを前記データ線に送出させることを特徴とする請求
    項１１記載の半導体記憶装置。
13. 【請求項１３】 前記アレイ制御信号はバンクアドレス
    と行アドレスとカラムアドレスとを有し、 前記アレイ制御部は、前記バンクアドレスとメモリセル
    のバンクアドレスの少なくとも一部が一致した場合、行
    アドレスに基づき対応するメモリセルアレイのビット線
    とセンスアンプを接続してメモリセルのデータをセンス
    アンプに送出し、その後、前記バンクアドレスがメモリ
    セルのバンクアドレスと一致した場合、カラムアドレス
    に基づき任意のセンスアンプのデータを前記データ線に
    送出することを特徴とする請求項１１記載の半導体記憶
    装置。
14. 【請求項１４】 前記アレイ制御信号はメモリセルアレ
    イを活性化するタイミングを示す信号とメモリセルアレ
    イをプリチャージ状態とするタイミングを示す信号と前
    記センスアンプのデータを前記データ線に送出するタイ
    ミングを示す信号とを有し、 前記アレイ制御部は、隣接するアレイ制御部より送出さ
    れたそのメモリセルアレイが活性化されているか否かを
    示す信号と前記メモリセルアレイを活性化するタイミン
    グを示す信号とに基づき対応するメモリセルアレイのビ
    ット線とセンスアンプを接続してデータをセンスアンプ
    に送出し、その後、前記センスアンプのデータをデータ
    線に送出するタイミングを示す信号に基づき任意のセン
    スアンプのデータを前記データ線に接続して前記センス
    アンプのデータを前記データ線に送出し、その後、前記
    メモリセルアレイをプリチャージ状態とするタイミング
    を示す信号に基づき対応するメモリセルアレイをプリチ
    ャージ状態にすることを特徴とする請求項１１記載の半
    導体記憶装置。
15. 【請求項１５】 前記アレイ制御信号はバンクアドレス
    と行アドレスとカラムアドレスとメモリセルアレイを活
    性化するタイミングを示す信号とメモリセルアレイをプ
    リチャージ状態とするタイミングを示す信号と前記セン
    スアンプのデータを前記データ線に送出するタイミング
    を示す信号とを有し、 前記アレイ制御部は、隣接するアレイ制御部より送出さ
    れたそのメモリセルアレイが活性化されているか否かを
    示す信号と前記バンクアドレスの少なくとも一部と行ア
    ドレスとメモリセルアレイを活性化するタイミングを示
    す信号とに基づき対応するメモリセルアレイのビット線
    とセンスアンプを接続してメモリセルのデータをセンス
    アンプに送出し、その後、前記バンクアドレスとカラム
    アドレスと前記センスアンプのデータをデータ線に送出
    するタイミングを示す信号に基づき任意のセンスアンプ
    を前記データ線に接続して前記センスアンプのデータを
    前記データ線に送出し、その後、前記バンクアドレスと
    メモリセルアレイをプリチャージ状態とするタイミング
    を示す信号に基づき対応するメモリセルアレイをプリチ
    ャージ状態にすることを特徴とする請求項１１記載の半
    導体記憶装置。
16. 【請求項１６】 前記センスアンプのデータを前記デー
    タ線に送出するタイミングを示す信号は、外部クロック
    信号と同期していることを特徴とする請求項１４乃至１
    ５記載の半導体記憶装置。
17. 【請求項１７】 互いに異なるバンクアドレスを有する
    少なくとも３つのメモリセルアレイと、前記各メモリセ
    ルアレイと接続される複数のデータ線と、前記各メモリ
    セルアレイにそれぞれ設けられ、アレイ制御信号に応じ
    て前記メモリセルアレイを制御するアレイ制御部とを有
    する、少なくとも２つのブロックを具備し、 前記アレイ制御信号は、前記アレイ制御信号に基づき対
    応するメモリセルアレイのデータを前記データ線に送出
    することを特徴とする半導体記憶装置。
18. 【請求項１８】 互いに異なるバンクアドレスを有する
    少なくとも３つのメモリセルアレイと、前記各メモリセ
    ルアレイと接続される複数のデータ線とを有する、少な
    くとも２つのブロックと、 前記少なくとも２つのブロック相互間に配置され、アレ
    イ制御信号に応じて前記各ブロックのメモリセルアレイ
    を制御するアレイ制御部とを具備し、 前記アレイ制御部は、前記アレイ制御信号に基づき前記
    各ブロックのメモリセルアレイのデータを前記データ線
    に送出することを特徴とする半導体記憶装置。
19. 【請求項１９】 互いに異なるバンクアドレスを有する
    少なくとも３つのメモリセルアレイと、前記各メモリセ
    ルアレイと接続される複数のデータ線とを有する、少な
    くとも２つのブロックと、 前記少なくとも２つのブロック相互間に配置され、アレ
    イ制御信号に応じて前記各ブロックのメモリセルアレイ
    を制御するアレイ制御部とを具備し、 前記アレイ制御部は、前記アレイ制御信号に基づき一方
    のブロックのメモリセルアレイのデータを前記データ線
    に送出することを特徴とする半導体記憶装置。
20. 【請求項２０】 前記アレイ制御信号は全てのブロック
    に共通であることを特徴とする請求項１７乃至１９記載
    の半導体記憶装置。
21. 【請求項２１】 前記メモリセルアレイに設けられたビ
    ット線のデータを増幅するセンスアンプを有することを
    特徴とする請求項１７乃至１９記載の半導体記憶装置。
22. 【請求項２２】 前記アレイ制御部は、前記対応するメ
    モリセルアレイの選択されたビット線と前記センスアン
    プとを接続し、前記ビット線のデータを前記センスアン
    プに送出させ、さらに、前記センスアンプはプリチャー
    ジされるまで、前記データを保持することを特徴とする
    請求項２１記載の半導体記憶装置。
23. 【請求項２３】 前記アレイ制御部は、前記センスアン
    プのデータを前記データ線に送出するタイミングを示す
    信号を有し、全てのアレイ制御部における前記タイミン
    グを示す信号は、互いに同期されていることを特徴とす
    る請求項２１記載の半導体記憶装置。
24. 【請求項２４】 前記各ブロックに対応してそれぞれ設
    けられ、前記各ブロックのデータ線の数より少ない数の
    データバスと、 前記各ブロックに設けられ、前記データ線のうちから前
    記データバスに接続するデータ線を選択するデコーダを
    具備することを特徴とする請求項１７記載の半導体記憶
    装置。
25. 【請求項２５】 前記各ブロックに共有され、前記各ブ
    ロックのデータ線の数より少ない数のデータバスと、 前記各ブロックに対応してそれぞれ設けられ、前記デー
    タ線のうちから前記データバスに接続するデコーダを具
    備することを特徴とする請求項１８記載の半導体記憶装
    置。
26. 【請求項２６】 前記各ブロックに対応してそれぞれ設
    けられ、前記各ブロックのデータ線の数より少ない数の
    データバスと、 前記各ブロックに設けられ、前記データ線のうちから前
    記データバスに接続するデータ線を選択するデコーダを
    具備することを特徴とする請求項１９記載の半導体記憶
    装置。