CN103176747A - 用于处理存储设备内不按顺序报告的系统和方法 - Google Patents

Abstract

本发明的各种实施例提供了用于处理存储设备中不按顺序报告的系统和方法。该数据存储系统包括：主机，可操作用于请求有序数据集，其中有序数据集包括：第一输出和第二输出，并且其中第一输出在有序数据集中领先于第二输出；保留有序数据集的存储介质；数据处理电路，可操作用于从存储介质中访问所述有序数据集，并处理对应于第一输出的第一处理输入和对应于第二输出的第二处理输入以得到第一输出和第二输出，其中第二输出在第一输出之前可用；并且其中主机进一步可操作用于在第一输出之前接收第二输出。还公开了相关联的方法。

Description

用于处理存储设备内不按顺序报告的系统和方法

技术领域

本发明涉及用于检测和/或解码信息的系统和方法，并且更具体地涉及用于数据处理系统内不按顺序处理的系统和方法。

背景技术

已经开发出包括存储系统的各种数据传输系统。这样的数据传输系统涉及将编码信息写入存储介质，以及随后沿从存储介质到主机的方向传输数据并解码传输的信息。数据解码用数据处理电路来完成，其中数据处理电路可以包括处理信息并随后将经过处理的信息输送至引导主机的一个或多个数据检测器电路以及一个或多个数据解码器电路。传输至引导主机的数据经常以相对较大的数据块传输，引导主机可能会从中访问相关的部分。在某些情况下，数据处理电路无法收敛于最初写入的数据集，并且必须执行一次或多次重试以试图获取最初写入的数据。这样的重试会明显延迟从数据处理电路到主机的数据块传输。

因此，至少出于上述理由，在本领域内存在对用于数据处理的先进系统和方法的需求。

发明内容

本发明涉及用于检测和/或解码信息的系统和方法，并且更具体地涉及用于数据处理系统内不按顺序处理的系统和方法。

本发明的各种实施例提供了数据存储系统，其中包括：主机、存储介质和数据处理电路。主机可操作用于请求包括第一输出和第二输出的有序数据集。第一输出在有序数据集中领先于第二输出。存储介质保留有序数据集。数据处理电路可操作用于从存储介质中访问有序数据集并处理对应于第一输出的第一处理输入和对应于第二输出的第二处理输入以得到第一输出和第二输出。第二输出在第一输出之前可用。主机进一步可操作用于在第一输出之前先接收第二输出。在本发明的某些实施例中，数据处理电路被实施为集成电路。

在上述实施例中的某些情况下，主机可操作用于指示对应于第二输出的有效状态以及指示第一输出的无效状态。在某些情况下，主机在接收到第二输出后可操作用于指示对应于第二输出的有效状态以及指示第一输出的无效状态。在不同的情况下，主机在接收到第一输出后可操作用于修改第一输出的指示无效状态以指示第一输出的有效状态。

在上述实施例中的不同情况下，数据处理电路包括：数据检测器电路，可操作用于对第一处理输入应用数据检测算法以得到第一检测输出以及对第二处理输入应用数据检测算法以得到第二检测输出；数据解码电路，可操作用于对由第一检测输出得出的第一解码器输入应用数据解码算法以得到第一解码输出以及对由第二检测输出得出的第二解码器输入应用数据解码算法以得到第二解码输出。第一输出由第一解码输出得出，而第二输出则由第二解码输出得出。在某些情况下，数据解码算法是低密度奇偶校验算法。在不同的情况下，数据检测算法可以是但不限于最大后验概率数据检测算法以及Viterbi数据检测算法。数据处理电路可操作用于至少部分地根据满足的重试状态在向主机报告第一输出之前先向主机报告第二输出。在某些情况下，重试状态在出现超时状态时得到满足。

本发明的另一些实施例提供了包括主机电路的存储控制系统。主机电路可操作用于从存储设备中请求有序数据集。有序数据集包括：第一输出和第二输出，其中第一输出在有序数据集中领先于第二输出。主机进一步可操作用于在接收第一输出之前先从存储设备接收第二输出。在接收到第二输出后，主机指示第二输出的有效状态以及第一输出的无效状态。在接收到第一输出后，主机修改第一输出的无效状态以指示第一输出的有效状态。在某些情况下，存储控制系统被实施为数据存储设备的一部分。在不同的情况下，系统被实施为集成电路。

本发明的又一些实施例提供了用于存储设备内的数据处理方法。所述方法包括：提供对有序数据集的请求，有序数据集具有对应于第一解码器输入的第一输出以及对应于第二解码器输入的第二输出。第一输出在有序数据集中领先于第二输出。所述方法进一步包括：在接收第一输出之前先从存储设备接收第二输出；在接收到第二输出后，指示第二输出的有效状态以及第一输出的无效状态；并且在接收到第一输出后，修改第一输出的无效状态以指示第一输出的有效状态。

本发明进一步的实施例提供了数据处理系统，其中包括：数据请求电路、数据解码器电路和数据输出电路。数据请求电路可操作用于请求有序数据集。有序数据集包括：对应于第一解码器输入的第一输出以及对应于第二解码器输入的第二输出。第一输出在有序数据集中领先于第二输出。数据解码器电路可操作用于：对第一解码器输入应用数据解码算法以得到第一解码输出以及对第二解码器输入应用数据解码算法以得到第二解码输出。第二解码输出在第一解码输出之前可用。数据输出电路可操作用于向数据请求电路报告由第一解码输出得出的第一输出以及由第二解码输出得出的第二输出。向请求电路报告第一输出和第二输出的顺序至少部分地以满足的重试状态为基础。在上述实施例中的某些情况下，数据处理系统被实施为数据存储设备的一部分。在上述实施例中的不同情况下，数据处理系统被实施为集成电路。在不同的情况下，数据解码算法是低密度奇偶校验算法。

在上述实施例中的不同情况下，数据输出电路可操作用于在满足重试状态且第一解码输出尚不可用时先于第一输出地报告第二输出。在上述实施例中的某些情况下，数据输出电路可操作用于在满足重试状态且第一解码输出可用时先于第二输出地报告第一输出。在上述实施例中的不同情况下，数据输出电路可操作用于在不满足重试状态时先于第二输出地报告第一输出。在特定情况下，重试状态在出现超时状态时得到满足。在不同的情况下，当满足重试状态时，重试处理算法被应用于失败的代码字。

本发明的另一些实施例提供了数据处理系统，其中包括：数据请求电路、数据检测器电路、数据解码器电路和数据输出电路。数据请求电路可操作用于请求有序数据集，其中包括：对应于第一检测器输入的第一输出以及对应于第二检测器输入的第二输出。第一输出在有序数据集中领先于第二输出。数据检测器电路可操作用于：对第一检测器输入应用数据检测算法以得到第一检测输出；以及对第二检测器输入应用数据检测算法以得到第二检测输出。数据解码器电路可操作用于：对由第一检测输出得出的第一解码器输入应用数据解码算法以得到第一解码输出；以及对由第二检测输出得出的第二解码器输入应用数据解码算法以得到第二解码输出。第二解码输出在第一解码输出之前可用。数据输出电路可操作用于至少部分地根据满足的重试状态选择性地不按顺序报告由第一解码输出得出的第一输出以及由第二解码输出得出的第二输出。在上述实施例中的某些情况下，数据处理系统被实施为数据存储设备的一部分。在上述实施例中的不同情况下，数据处理系统被实施为集成电路。在各种情况下，数据解码算法是低密度奇偶校验算法，并且数据检测算法可以是但不限于最大后验概率数据检测算法或Viterbi数据检测算法。

在某些情况下，重试状态在关于失败代码字出现超时状态时得到满足。在不同的情况下，当满足重试状态时，重试处理算法被应用于失败的代码字。在上述实施例中的某些情况下，数据输出电路可操作用于：在满足重试状态且第一解码输出尚不可用时先于第一输出地报告第二输出；在满足重试状态且第一解码输出可用时先于第二输出地报告第一输出；以及在不满足重试状态时先于第二输出地报告第一输出。

本发明的又一些实施例提供了用于存储设备内的数据处理方法。所述方法包括接收对有序数据集的请求，有序数据集至少具有对应于第一解码器输入的第一输出以及对应于第二解码器输入的第二输出。第一输出在有序数据集中领先于第二输出。所述方法进一步包括：访问存储介质以获得有序数据集；对第一解码器输入应用数据解码算法以得到第一解码输出；以及对第二解码器输入应用数据解码算法以得到第二解码输出。第二解码输出在第一解码输出之前可用。另外，所述方法还包括：确定数据处理电路应用数据解码算法的重试状态；并且选择性地报告由第一解码输出得出的第一输出以及由第二解码输出得出的第二输出。报告至少部分地基于指示选择重试的重试状态被选择为不按顺序进行，或者至少部分地基于指示不选择重试的重试状态被选择为按顺序进行。

该发明内容部分仅提供了本发明某些实施例的概要。本发明多种其他的目标、特征、优点和另外的实施例将根据以下的详细说明、所附权利要求和附图而变得更加显而易见。

附图简要说明

通过参照在说明书以下部分介绍的附图即可实现对本发明各种实施例更进一步的理解。在附图中，相似的附图标记在若干附图中始终被用于表示类似部件。在某些情况下，小写字母构成的下标与附图标记相关联以表示多个类似部件之一。在引用未注明存在下标的附图标记时，应该认为是指代所有这样的多个类似部件。

图1示出了根据本发明的一个或多个实施例的包括可选择的不按顺序报告的数据处理系统；

图2示出了根据本发明的各种实施例的具有可选择不按顺序报告电路的存储系统；

图3a-3c是示出了根据本发明的某些实施例的用于执行包括可选择不按顺序报告的数据处理方法的流程图；

图4是示出了根据本发明的另一些实施例可以使用的用于可选择不按顺序数据报告的过程的流程图；

图5是示出了对于本发明的一个或多个实施例可以使用的用于主机接收处理数据过程的流程图；以及

图6a-6b是通过使用本发明的一个或多个实施例可以得出的在主机或数据处理电路中的代码字存储的示例。

具体实施方式

本发明涉及用于检测和/或解码信息的系统和方法，并且更具体地涉及用于数据处理系统内不按顺序处理的系统和方法。

本发明的各种实施例提供了用于不按顺序地报告数据处理电路的结果的系统和方法。在某些情况下，实施例提供用于根据数据处理电路内重试状态的出现而选择性地不按顺序报告。作为示例，可以由主机请求数据块。数据块以编码形式保留在从其访问数据块的存储介质上。数据处理电路解码数据块并且在解码正常结束时将数据块以有序的方式提供给主机。可选地，在有一个或多个代码字未能迅速解码时进行重试。这样的重试会在一个或多个非收敛的代码字中造成相当大的延迟。与其怀着能够正确解码非收敛代码字的希望而等待重试完成，还不如将来自数据块的先前收敛的代码字无进一步延迟地报告给主机。在主机并不依赖于数据块中的非收敛元素的某些情况下，不按顺序地提供数据能够明显缩短请求数据的等待时间。

转至图1，示出了根据本发明的一个或多个实施例的包括可选择不按顺序报告的数据处理系统100。数据处理系统100包括接收模拟信号105的模拟前端电路110。模拟前端电路110处理模拟信号105并将经过处理的模拟信号112提供给模数转换器电路114。模拟前端电路110可以包括但不限于本领域已知的模拟滤波器和放大器电路。根据本文中提供的公开内容，本领域普通技术人员应该意识到，可以包括多种电路作为模拟前端电路110的一部分。在某些情况况下，模拟信号105得自相对于存储介质(未示出)设置的读/写磁头组件(未示出)。根据本文中提供的公开内容，本领域普通技术人员应该意识到可以有多种得到模拟输入105的来源。

模数转换器电路114将经过处理的模拟信号112转换为对应的一系列数字样本116。模数转换器电路114可以是本领域已知的能够生成与模拟输入信号相对应的数字样本的任何电路。根据本文中提供的公开内容，本领域普通技术人员应该意识到对于本发明的不同实施例可以使用多种模数转换器电路。数字样本116被提供给均衡器电路120。均衡器电路120对数字样本116应用均衡算法以得到均衡输出122。在本发明的某些实施例中，均衡器电路120是本领域已知的数字有限脉冲响应滤波器电路。均衡数据122被存储至均衡缓冲器127，其可操作用于存储供至少一个代码字(也就是编码数据集)的均衡数据。在将均衡输出存储至均衡缓冲器127时，为均衡数据集分配一个扇区标记以指示与之关联的代码字。每一个扇区标记与均衡缓冲器127中其他的扇区标记相比都是唯一的。扇区标记被用于编排报告给请求主机的有序代码字块。在某些情况下，报告顺序与从存储介质接收数据集的顺序相同。存储的数据可由均衡缓冲器127访问以作为缓冲输出125。

缓冲输出125被提供给检测器电路130，其可操作用于对接收到的数据集应用数据检测算法，并且在某些情况下能够并行处理两个或多个数据集。在本发明的某些实施例中，数据检测器电路130是本领域已知的Viterbi算法数据检测器电路。在本发明的另一些实施例中，数据检测器电路130是本领域已知的最大后验概率数据检测器电路。根据本文中提供的公开内容，本领域普通技术人员应该意识到对于本发明的不同实施例可以使用多种数据检测器电路。数据检测器电路130根据来自均衡器120或有效交织/去交织电路140的数据集的可用性起动。

数据检测器电路130对作为缓冲输出125接收的数据集或者作为去交织输出197从局部去交织电路140接收的数据集应用数据检测算法。应用数据检测算法的结果是提供给局部交织器电路142的检测输出195。在检测输出195就绪后，将其存储至中央存储器电路150，在此等待由数据解码器电路170处理。在某些情况下，检测输出195是对数似然比数据。在存储至中央存储器电路150之前，检测输出195要先通过局部交织器电路142处理，其重排作为检测输出195所包括的数据集中的子部分(也就是局部块)并提供存储至中央存储器电路150的交织数据集146。子部分的这种重排降低了数据集中任何突发错误的影响。

乒乓存储器电路165被用于通过全局交织器/去交织器电路160从用于数据解码器电路170的中央存储器电路150中提取全局交织数据集162。一旦数据解码器电路170可用，即从乒乓存储器电路165中提取全局交织数据集162并由数据解码器电路170对接收到的数据集应用数据解码算法。在本发明的某些实施例中，数据解码算法是本领域已知的低密度奇偶校验算法。根据本文中提供的公开内容，本领域普通技术人员应该意识到对于本发明的不同实施例可以使用其他的解码算法。在指定数据集上完成数据解码算法后，完整的数据集作为解码输出169被写回乒乓存储器电路165。一旦完成对乒乓存储器电路165的写回，对应的数据集164就通过全局交织器/去交织器电路160传输至中央存储器电路150。

在将数据集作为局部交织数据集152从中央存储器电路150传输时，全局交织器/去交织器电路160重新整理数据集中的全局块以使多个数据集可以在单列乒乓存储器165上混排。全局块可以与局部块的长度相同，而在另一些情况下全局块可以与局部块的长度不同。

在将数据集164从乒乓存储器电路165写至中央存储器电路150时，全局交织器/去交织器电路160将最初从中央存储器电路150向乒乓存储器电路165写入数据时应用的全局交织逆转(也就是执行去交织过程)。这种逆转可得到写入中央存储器电路150的局部交织数据集154。当数据检测器电路130变为空闲时，由局部去交织器电路144将对应的局部交织数据集148提供给数据检测器电路130作为去交织数据集197。局部去交织器电路144逆转最初由局部交织器电路142应用的处理。一旦数据检测器电路130完成对去交织数据集197的检测算法的应用，结果即被提供作为检测输出195。

在数据解码器电路170收敛(也就是得到最初写入的数据)时，所得解码数据即作为硬决策输出183被提供给去交织器电路180。去交织器电路180重新整理数据以逆转应用于数据的全局和局部交织从而得到去交织输出182。去交织输出182被提供给硬决策输出电路190。硬决策输出电路190包括代码字重新排序电路192，其将接收到的代码字与先前接收到的其他代码字一起整理为由请求主机处理器所要求的顺序。例如，在某些情况下，主机在一次请求中可以请求32个代码字。代码字重新排序电路192将请求的32个代码字按期望顺序编排并提供有序代码字作为代码字块194。直到请求的所有32个代码字都可用之前，在没有出现由重试激活信号186指示的重试请求的情况下代码字块194都不会变为可用。硬决策缓冲器电路196在代码字块194作为硬决策输出198传输至请求主机时将其缓存。

作为对比，在数据解码器电路170无法收敛(也就是不能得到最初写入的数据)并且出现阻止由数据处理电路100进一步处理当前代码字的状态(例如超时状态，或中央存储器电路150或均衡缓冲器127内缺少可用的存储空间)时，由数据解码器电路170给出失败状态信号171。作为响应，重试控制器电路184通过给出重试激活信号186来提示用于特定代码字的重试状态。在给出重试激活信号186之后，数据处理电路应用重试处理以恢复非收敛的代码字。重试处理可以包括但不限于：(1)从存储介质中重新读取特定代码字并再次处理重新读取的数据，(2)在对先前读取数据重新进行数据处理之前更改控制数据处理电路100操作的一个或多个参数，或者(3)以上步骤的组合。根据本文中提供的公开内容，本领域普通技术人员应该意识到在尝试恢复非收敛代码字时可以使用多种重试算法。

另外，在给出重试激活信号186后，代码字重新排序电路192就将现有收敛的代码字作为代码字块194传输并且传输关于哪些代码字无效的指示。而且，在首先传输已经由代码字重新排序电路192排序的代码字之后，接下来就将先前从数据解码器电路170接收时请求块中遗失的代码字由代码字重新排序电路192通过硬决策缓冲器电路196提供给请求主机。

转至图2，示出了根据本发明的各种实施例的具有可选择不按顺序报告电路的存储系统200。存储系统200还包括前置放大器270、接口控制器220、硬盘控制器266、电机控制器268、主轴电机272、盘片278和读/写磁头276。接口控制器220控制盘片278输入输出数据的寻址和定时。盘片278上的数据由在读/写磁头组件276准确定位到盘片278上时可由其检测到的多组磁信号构成。在一个实施例中，盘片278包括根据纵向或垂直记录方案记录的磁信号。存储系统200由主机290控制。

在典型的读操作中，读/写磁头组件276由电机控制器268准确定位在盘片278的期望数据磁道上。期望磁道部分地利用基于区域的伺服数据处理电路识别。电机控制器268通过在硬盘控制器266的引导下将读/写磁头组件移动至盘片278上的正确数据磁道来相对于盘片278定位读/写磁头组件276并驱动主轴电机272。主轴电机272以预定转速(RPM)旋转盘片278。在通过主轴电机272旋转盘片278时，一旦读/写磁头组件278已定位在正确的数据磁道附近，表示盘片278上数据的磁信号即可由读/写磁头组件276测量。测量的磁信号被提供作为表示盘片278上磁性数据的连续微弱模拟信号。该微弱模拟信号从读/写磁头组件276经前置放大器270传输至读取通道模块210。前置放大器270可操作用于放大从盘片278得到的微弱模拟信号。接下来，读取通道电路210解码并数字化接收的模拟信号以重建最初写入盘片278的信息。该数据作为读取数据203被提供给接收电路。

作为解码接收信息的一部分，读取通道模块210对接收到的数据执行数据解码和/或数据检测。当数据处理无法收敛于最初写入的数据时，可在数据处理电路中出现重试状态时执行选择性地不按顺序报告数据处理结果。这种选择性地不按顺序报告可以在类似于以上参照图1所述的数据处理电路中实施。而且，不按顺序报告可以类似于以下参照图3a-3c和图4讨论的内容执行。主机290可以类似于以下参照图5-6讨论的内容处理接收自数据处理电路的结果。

应该注意的是存储系统200可以集成到更大的存储系统（例如基于RAID(廉价磁盘冗余阵列或独立磁盘冗余阵列)的存储系统）内。这样将多块磁盘组合为一个逻辑单元的RAID存储系统通过冗余性来增强稳定性和可靠性。数据可以根据多种算法分布在RAID存储系统内包括的多块磁盘上并由操作系统像单块磁盘一样地进行访问。例如，数据可以被镜像至RAID存储系统内的多块磁盘，或者可以用多种技术切分或分配到多块磁盘上。如果RAID存储系统内有少量的磁盘故障或变得不可用，那么可以使用纠错技术根据来自RAID存储系统内其他磁盘的其余数据部分重建丢失的数据。RAID存储系统内的磁盘可以是但不限于单独的存储系统（例如存储系统200），并且可以设置为彼此靠近或者为了增加安全性而更加广泛地分布。在写操作中，写入数据被提供给控制器，其通过例如镜像或拆分写入数据将写入数据跨磁盘存储。在读操作中，控制器从磁盘中取回数据。控制器随后就像RAID存储系统是单块磁盘一样地生成得到的读取数据。

转至图3a-3c，示出了根据本发明的某些实施例的用于执行包括可选择不按顺序报告的数据处理方法的流程图300。根据流程图300，判定是否选择了重试状态(块303)。重试状态的选择例如可以由重试激活信号指示。重试激活信号可以在解码输出无法收敛并且不能提供更多处理循环以帮助收敛时给出。在未选择重试状态时(块303)，读取存储设备或介质以生成与其对应的模拟信号(块305)，并且将模拟输入转化为一系列数字样本(块310)。这种转换可以利用本领域已知的模数转换器电路或系统完成。应该注意的是，本领域已知的能够将模拟信号转化为表示所接收模拟信号的一系列数字值的任何电路均可使用。得到的数字样本被均衡化以得到均衡输出(块315)。在本发明的某些实施例中，可利用本领域已知的数字有限脉冲响应电路完成均衡化。根据本文中提供的公开内容，本领域普通技术人员应该意识到，根据本发明的不同实施例可以使用多种均衡器电路代替这样的数字有限脉冲响应电路以执行均衡化。

判定数据检测器电路是否可用(块320)。在数据检测器电路可用时(块320)，如果可以从中央存储器电路获得解码输出(例如通过数据检测器电路和数据解码器电路二次和后续迭代)，则对由解码输出得出的数据集引导的均衡输出应用数据检测算法以得到检测输出(块325)。在本发明的某些实施例中，数据检测算法是本领域已知的Viterbi算法。在本发明的另一些实施例中，数据检测算法是本领域已知的最大后验概率数据检测器电路。由解码输出得出的数据集可以是解码数据集的去交织版本。由检测输出得出的信号(例如检测输出的局部去交织版本)被存储至中央存储器以等待由数据解码器电路处理(块330)。

可选地，在选择了重试状态时(块303)，判定将实施的重试是快速重试还是完全重试(块304)。在实施完全重试时(块304)，重新读取存储设备以生成模拟输入(块306)，并且将模拟输入转化为一系列数字样本(块311)。得到的数字样本被均衡化以得到均衡输出(块316)，并且将均衡输出与先前的均衡输出取平均以得到更新的均衡输出(321)。更新的均衡输出与块320-330中说明的处理一致地进行处理。可选地，在实施快速重试时(块304)，可以修改来自先前数据检测或数据解码处理的一个或多个参数和/或软数据(块326)。在修改之后，对先前存储的均衡数据重复块320-330的处理。

在某些情况下，保留均衡输出的缓冲器在已失败(也就是已满足超时状态)的均衡输出和仍在处理的均衡输出之间动态共享。在这样的共享模式下，可以不应用取平均处理而是改为在重试状态下单独处理新的读取。在此情况下，重新读取的数据在均衡数据缓冲器中占用新位置。新位置是可用的开放位置，或者取代均衡数据缓冲器中最老的失败数据集。在某些情况下，在重试处理已经继续达到定义的最大时段而仍未收敛时，就利用失败指示将对应的失败解码输出简单地报告给请求主机。

根据流程图301，判定数据解码器电路是否可用(块340)。在某些情况下，数据解码器电路是本领域已知的低密度奇偶校验解码器电路。在解码器电路可用时(块340)，从中央存储器中访问先前存储的检测输出导出值(块345)。将数据解码算法应用于检测输出导出值以得到解码输出(块350)。

判定解码输出是否收敛(也就是是否恢复了原始数据集)(块355)。在某些情况下，这样的收敛在作为低复杂度解码算法一部分的所有校验和等式都成立(也就是没有不满意的校验)时获得。在解码算法收敛时(块355)，解码输出被提供作为硬决策输出(块360)。否则，在解码算法无法收敛时(块355)，判定是否还需要另一次局部迭代(也就是通过数据解码器电路)(块365)。在某些情况下，局部迭代的最大次数被预先确定。在某些情况下，局部迭代的最大次数是四次。根据本文中提供的公开内容，本领域普通技术人员应该意识到，对于本发明的不同实施例可以使用其他数值的局部迭代最大次数。在需要另一次局部迭代时(例如局部迭代的次数小于最大次数)(块365)，对于将先前编码输出用作引导的同一数据集重复块350-365的处理。

否则，在不需要另一次局部迭代时(例如局部迭代的次数等于最大次数)(块365)，判定是否出现超时状态(块370)。如本文中所用的短语“超时状态”以其最广泛含义被用于表示已经完成对当前数据集的处理而仍未收敛的任何状态。这样的超时状态例如可以在当前处理的代码字已经在数据处理系统中耗费过多时间时，应用于当前处理代码字的全局迭代(也就是应用数据解码算法和数据检测算法的)次数已经超过最大次数时，或者数据处理电路中没有足够的自由缓冲空间支持另一次全局迭代时出现。根据本文中提供的公开内容，本领域普通技术人员应该意识到可以有多种场景被用于定义超时状态。在尚未满足超时状态时(块370)，解码输出被存储至中央存储器电路，在此等待由数据检测器电路处理(也就是另一次全局迭代)(块375)。可选地，在满足超时状态时(块370)，选择重试状态(块380)。该重试状态就是由流程图300中的块303测试的重试状态。

根据流程图302，判定是否接收到硬决策(块331)。如以上参照流程图301所示，接收到判定解码输出收敛(块355)的硬决策(块360)。在已接收到硬决策时(块331)，判定是否选择了重试状态(块336)。如以上参照流程图301所示，在满足超时状态(块370)时选择重试状态。在未选择重试状态时(块336)，接收的硬决策数据与先前的硬决策输出以有序的方式编排在一起(块346)。然后按顺序判定整个请求的数据集是否可用(块351)。在整个请求的数据集可用时(块351)，有序数据集被提供给请求主机(块356)。可选地，在选择重试状态时(块336)，接收的硬决策输出立刻被提供给请求主机(块341)，然后对新接收到的硬决策数据重复块346,351,356的处理。

转至图4，流程图400示出了根据本发明的另一些实施例的用于可选择不按顺序提供接收到的硬决策数据集的可选方法。硬决策数据集可以利用以上参照图3a-3b的流程图300和301介绍的方法提供，其中由块360提供硬决策数据集。根据流程图400，所有可用的硬决策数据集都与丢失的硬决策数据集一起编排为对应于请求数据块的有序数据集(块405)。图6a示出了存储代码字600的示例，其中包括多个代码字存储位置620,622,624,626,628,630，每一个都具有用于代码字的区域615和用于有效性状态指示符的区域605。在图示的示例中，代码字存储区域626内的代码字和代码字存储区域630内的代码字并未收敛。

返回到图4，判定是否选择了重试状态(块410)。类似于参照图3b中流程图301的讨论，在满足超时状态时选择重试状态。在选择重试状态时(块410)，处于不完整状态的有序数据集(也就是包括丢失项的指示)被提供给请求主机(块415)。否则，在未选择重试状态时(块410)，判定完整的有序数据集是否可用(块420)。这样的完整集合是其间不包括丢失数据集的一系列有序硬决策数据集。图6b示出了存储代码字650的示例，其中包括多个代码字存储位置670,672,674,676,678,670，每一个都具有用于代码字的区域665和用于有效性状态指示符的区域655。在图示的示例中，所有的代码字都被识别为有效(也就是所有的代码字均收敛)。返回至图4，在完整的有序数据集可用时(块420)，将有序数据集与无丢失项的指示一起提供给主机(块425)。

转至图5，流程图500示出了对于本发明的一个或多个实施例可以使用的用于主机接收处理数据的处理。根据流程图500，由主机从数据处理电路接收代码字(也就是硬决策数据集)(块505)。接收到的代码字以当前地址被存储在代码字缓冲器中的位置(块510)。判定接收到的代码字是否有效(块515)。在不按顺序地报告代码字时，请求块内的一个或多个代码字可能被识别为无效。图5a示出了一个这样的示例。在接收到的代码字无效时(块515)，对应于当前地址的代码字存储位置被识别为无效(块520)。可选地，在接收到的代码字有效时(块515)，对应于当前地址的代码字存储位置被识别为有效(块525)。递增用于访问存储缓冲器的地址以得到更新的当前地址(块530)，然后对下一个接收到的代码字重复块505-530的处理。

应该注意的是以上应用中讨论的各种模块可以在集成电路中与其他功能一起实施。这样的集成电路可以包括指定模块、系统或电路或者仅仅所述模块、系统或电路的子集的所有功能。而且，模块、系统或电路中的元素可以跨越多个集成电路实施。这样的集成电路可以是本领域已知的任意类型的集成电路，包括但不限于单片集成电路、倒装芯片集成电路、多芯片模块集成电路和/或混合信号集成电路。还应该注意的是本文中所述模块、系统或电路的各种功能可以用软件或固件实施。在某些这样的情况下，整个系统、模块或电路可以利用其等价的软件或固件实施。在另一些情况下，指定系统、模块或电路的一部分可以用软件或固件实施，而其他部分则用硬件实施。

总之，本发明提供了用于执行数据处理的新型系统、设备、方法和装置。尽管以上已经给出了本发明一个或多个实施例的详细说明，但是多种可选方案、修改和等价形式对于本领域技术人员来说显而易见且并不背离本发明的实质。因此，上述说明内容不应被理解为限制了本发明由所附权利要求界定的保护范围。

Claims (20)

1.一种数据存储系统，所述系统包括：

主机，可操作用于请求有序数据集，其中有序数据集包括：第一输出和第二输出，并且其中第一输出在有序数据集中领先于第二输出；

保留有序数据集的存储介质；

数据处理电路，可操作用于从存储介质中访问所述有序数据集，并处理对应于第一输出的第一处理输入和对应于第二输出的第二处理输入以得到第一输出和第二输出，其中第二输出在第一输出之前可用；并且

其中主机进一步可操作用于在第一输出之前接收第二输出。

2.如权利要求1所述的数据存储系统，其中主机可操作用于指示对应于第二输出的有效状态以及指示第一输出的无效状态。

3.如权利要求1所述的数据存储系统，其中在接收到第二输出后，主机可操作用于指示对应于第二输出的有效状态以及指示第一输出的无效状态。

4.如权利要求3所述的数据存储系统，其中在接收到第一输出后，主机可操作用于修改第一输出的所指示的无效状态以指示第一输出的有效状态。

5.如权利要求1所述的数据存储系统，其中数据处理电路包括：

数据检测器电路，可操作用于对第一处理输入应用数据检测算法以得到第一检测输出，以及对第二处理输入应用数据检测算法以得到第二检测输出；

数据解码电路，可操作用于对由第一检测输出得出的第一解码器输入应用数据解码算法以得到第一解码输出，以及对由第二检测输出得出的第二解码器输入应用数据解码算法以得到第二解码输出；

其中第一输出由第一解码输出得出，而第二输出则由第二解码输出得出。

6.如权利要求5所述的数据存储系统，其中数据解码算法是低密度奇偶校验算法。

7.如权利要求5所述的数据存储系统，其中数据检测算法选自包括最大后验概率数据检测算法和Viterbi数据检测算法的组。

8.如权利要求1所述的数据存储系统，其中数据处理电路被实施为集成电路。

9.如权利要求1所述的数据存储系统，其中数据处理电路可操作用于至少部分地根据满足的重试状态在向主机报告第一输出之前向主机报告第二输出。

10.如权利要求9所述的数据存储系统，其中重试状态在出现超时状态时得到满足。

11.一种存储控制系统，其中所述系统包括：

主机电路，可操作用于：

从存储设备中请求有序数据集，其中有序数据集包括：第一输出和第二输出，并且其中第一输出在有序数据集中领先于第二输出；

在接收第一输出之前从存储设备接收第二输出；

在接收到第二输出后，指示第二输出的有效状态和第一输出的无效状态；以及

在接收到第一输出后，修改第一输出的无效状态以指示第一输出的有效状态。

12.如权利要求11所述的存储控制系统，其中所述系统被实施为数据存储设备的一部分。

13.如权利要求11所述的存储控制系统，其中所述系统被实施为集成电路。

14.如权利要求11所述的存储控制系统，其中存储设备包括：

保留有序数据集的存储介质；

数据处理电路，可操作用于从存储介质中访问有序数据集，并处理对应于第一输出的第一处理输入和对应于第二输出的第二处理输入以得到第一输出和第二输出，其中第二输出在第一输出之前可用。

15.如权利要求14所述的存储控制系统，其中数据处理电路包括：

数据检测器电路，可操作用于对第一处理输入应用数据检测算法以得到第一检测输出以及对第二处理输入应用数据检测算法以得到第二检测输出；

数据解码电路，可操作用于对由第一检测输出得出的第一解码器输入应用数据解码算法以得到第一解码输出，以及对由第二检测输出得出的第二解码器输入应用数据解码算法以得到第二解码输出；

其中第一输出由第一解码输出得出，而第二输出则由第二解码输出得出。

16.如权利要求15所述的存储控制系统，其中数据解码算法是低密度奇偶校验算法。

17.如权利要求15所述的存储控制系统，其中数据检测算法选自包括最大后验概率数据检测算法和Viterbi数据检测算法的组。

18.一种用于存储设备内的数据处理方法，所述方法包括：

提供对有序数据集的请求，其中有序数据集包括：

对应于第一解码器输入的第一输出，和

对应于第二解码器输入的第二输出，其中第一输出在有序数据集中领先于第二输出；

在接收第一输出之前从存储设备接收第二输出；

在接收到第二输出后，指示第二输出的有效状态和第一输出的无效状态；以及

在接收到第一输出后，修改第一输出的无效状态以指示第一输出的有效状态。

19.如权利要求18所述的方法，其中所述方法进一步包括：

从存储介质中访问编码数据集，其中编码数据集对应于有序数据集；

处理编码数据集以得到第一输出和第二输出。

20.如权利要求19所述的方法，其中处理编码数据集包括：

对编码数据集应用数据检测算法以得到第一检测输出和第二检测输出；

对由第一检测输出得出的第一解码器输入应用数据解码算法以得到第一解码输出；

对由第二检测输出得出的第二解码器输入应用数据解码算法以得到第二解码输出；并且

其中第一输出由第一解码输出得出，而第二输出则由第二解码输出得出。

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