JPH09282108A - ディスク装置 - Google Patents

Abstract

(57)【要約】 【課題】ディスク装置でホストコンピュータがアクセス
を要求したセクタに不良セクタが含まれている場合に非
順序に記憶媒体からデータを読み出し、または記憶媒体
へデータを書き込み、データ転送時間を短縮する。 【解決手段】ドライブＩ／Ｆ制御部２１８、バッファ制
御部２１３を設け、交替セクタを含む読み出し時は、記
憶媒体２０７から非順序に読み出し、バッファＲＡＭ２
１７を介して、ホストコンピュータ２１９にはセクタア
ドレスの順番に転送する。また交替セクタを含む書き込
み時は、ホストコンピュータ２１９から順番に転送され
たデータを、バッファＲＡＭ２１７に介して、非順序に
記憶媒体２０７に書き込みを行う。また、アクセス中の
不良セクタと交替セクタの処理は不良セクタ管理部２１
５によって行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディスク装置に関す
る。

【０００２】

【従来の技術】近年、パーソナルコンピュータの急激な
性能向上に伴い、データ記憶装置、特に磁気ディスク装
置に対して、高速アクセス転送が求められている。

【０００３】高速アクセス転送を可能にする方法の一例
として、従来の技術では特開平４−３１９５７４号公報
に記載の方法がある。

【０００４】図１３は特開平４−３１９５７４号公報に
記載のディスク装置のブロック図である。同ディスク装
置はＣＰＵ１３０１、バッファＲＡＭ１３０２、ホスト
バスインタフェース１３０３、不揮発性メモリ１３０
４、ドライブコントローラ１３０５、リード／ライトコ
ントローラ１３０６、磁気ディスク（記憶媒体）１３７
から構成されている。以下に図１４のフローチャートを
用いて同ディスク装置の読み出し動作について説明す
る。ＣＰＵ１３０１は不揮発性メモリ１３０４の不良セ
クタの情報を検索（１４００）し、ホストコンピュータ
１３０８が読み出しを要求したセクタ内に不良セクタの
有無を調べる（１４０１）。同検索の結果不良セクタが
あれば、ドライブコントローラ１３０５が交替セクタ領
域へシーク処理を行う（１４０２）。リード／ライトコ
ントローラ１３０６は目的の交替セクタのデータを読み
出す（１４０３）。同データをバッファＲＡＭ１３０２
に転送する（１４０４）。ＣＰＵ１３０１とリード／ラ
イトコントローラ１３０６は図１３内の１４０３から１
４０６までの動作を、すべての目的の交替セクタのデー
タを読み出すまで繰り返す。その後ＣＰＵ１３０１はド
ライブコントローラ１３０６に正常セクタのあるヘッド
アドレスを通知する。同ドライブコントローラ１３０６
は正常セクタがある目的トラックヘシーク処理を行う
（１４０７）。リード／ライトコントローラ１３０６は
目的の正常セクタに対してデータを読み出し処理を行う
（１４０８）。そしてＣＰＵ１３０１は同データをバッ
ファＲＡＭ１３０２に格納する（１４０９）。ＣＰＵ１
３０１とリード／ライトコントローラ１３０６は図１４
の１４０８から１４１０までの動作をすべての目的セク
タのデータを読み出すまで繰り返す（１４１０）。そし
てすべての目的のデータがバッファＲＡＭが格納された
ら、ＣＰＵ１３０１バッファＲＡＭ１３０２のデータを
ホストバスインタフェース１３０３を介してホストコン
ピュータ１３０３へ転送する（１４１１）。（上記読み
出し動作を非順序読み出し動作とする） つぎに、図１５のフローチャートを用いてディスク装置
の書き込み動作を説明する。ＣＰＵ１３０１はホストコ
ンピュータ１３０８から書き込み要求されたすべてのデ
ータをバッファＲＡＭ１３０２に格納する（１５０
０）。そして、ＣＰＵ１３０１は不良セクタの検索動作
を行う（１５０１）。検索の結果、ホストコンピュータ
１３０８が書き込みを要求したセクタ内に不良セクタが
あれば、ドライブコントローラ１３０５は交替セクタ領
域にシーク処理（１５０３）、リード／ライトコントロ
ーラ１３０６が同交替セクタにバッファＲＡＭ１３０２
の該当データを書き込む（１５０４）。そしてＣＰＵ１
３０１とリード／ライトコントローラ１３０６はすべて
の目的の交替セクタにデータを書き込むまで図１５内の
１５０４から１５０７までを繰り返す。その後、ドライ
ブコントローラ１３０５は目的のトラックにシーク処理
（１５０８）、リード／ライトコントローラは目的の正
常セクタにバッファＲＡＭに一時格納されている該当デ
ータを書き込む(１５０９），（１５１０）。そしてＣ
ＰＵ１３０１とリード／ライトコントローラ１３０６は
目的の正常セクタがすべて書き込まれるまで図１５の１
５０９，１５１０の動作を繰り返す（書き込み動作を非
順序書き込み動作とする。）。上記方法では交替セクタ
から正常セクタへのヘッド移動が１回で済む。したがっ
て、ディスク装置のスループットが向上し、アクセス時
間が短縮できる。

【０００５】

【発明が解決しようとする課題】特開平４−３１９５７
４号公報の非順序読み出し動作では、以下の問題点があ
る。すなわち、（１）ホストコンピュータ記憶媒体間の
データ転送時間が長くなる。（２）高性能なＣＰＵが必
要である。

【０００６】（１）については、図１４の１４０４と１
４０９のバッファＲＡＭへのデータ転送で、ホストコン
ピュータが要求した１番目のセクタのデータがバッファ
ＲＡＭ１３０３に格納されたら、同データをホストコン
ピュータ１３０８へ転送できる。また、その後のバッフ
ァＲＡＭに格納されたデータもセクタアドレスの順番に
順次、ホストコンピュータへ転送できる。しかし、この
動作方式では、図１４の１４１１の通り、データがすべ
てバッファＲＡＭ１３０３に格納された後、ホストコン
ピュータへデータ転送を開始するためデータ転送時間が
長くなる問題がある。

【０００７】（２）については、図１３のディスク装置
の構成では、バッファＲＡＭ１３０２はＣＰＵ１３０１
によって管理される。同管理は動作方式において複雑に
なる。なぜならば、図１４の１４０４，１４０９によっ
て磁気ディスク１３０７から非順序にバッファＲＡＭ１
３０２に格納したデータを、ＣＰＵ１３０１はセクタア
ドレスの順番にホストコンピュータへ転送する操作が必
要である１４１１。また、リード／ライトコントローラ
１４０３がセクタの処理を開始する前に、ＣＰＵ１３０
１は不揮発性メモリ１３０４を検索し、同セクタが不良
セクタかあるいは交替セクタであるかを判断する動作１
４０６を行う。したがって、記載のディスク装置ではＣ
ＰＵの操作が頻繁となり、高性能なＣＰＵが必要とな
る。また、従来の技術の非順序書き込み動作も同様に問
題がある。

【０００８】本発明の目的は、非順序読み出し動作、ま
たは非順序書き込み動作を実現するハードウェアアーキ
テクチャとその動作により、できるだけＣＰＵの負荷を
少なく、データ転送時間を短縮させることにある。

【０００９】更に、本発明の目的は、非順序読み出し動
作、非順序書き込み動作時を実現するハードウェアアー
キテクチャとその動作により、確実に該当のデータをバ
ッファＲＡＭからホストコンピュータへ、または記憶媒
体へデータ転送を実現することにある。

【００１０】

【課題を解決するための手段】目的を達成するために、
本発明はディスク制御装置内に不良セクタ管理部、ドラ
イブインタフェース（Ｉ／Ｆ）制御部、バッファ制御部
を備えた。また不良セクタの交替用のセクタは、シリン
ダの最終トラックに複数配置された。またそれぞれのデ
ータセクタにはアドレスが割り付けられている。また同
アドレスはシリンダごとに先頭トラックの最初のセクタ
から最終トラックの最後のセクタまで通して番号が割り
付けされている。さらに、不良のセクタのアドレスとそ
れに対する交替処理をしたセクタのアドレスを記憶して
おく不揮発性メモリを備えた。また、不良セクタ管理部
は、同不揮発性メモリ上に格納されている情報を、デー
タ再生／記録時のアクセス前にロードし、情報を基にア
クセス中の不良のセクタ、及び交替したセクタの管理を
行う。またドライブＩ／Ｆ制御部はホストコンピュータ
が記憶／再生する要求したセクタをアクセスする際、セ
クタのアドレスが、ホストコンピュータが要求したセク
タのアドレスの範囲内であるかによって、アクセスする
セクタの特定を行なう手段を備えた。また同ドライブＩ
／Ｆ制御部は、一時データを格納するバッファＲＡＭの
アドレスを、セクタの特定をしたアドレスによって算出
する手段を備えた。またバッファ制御部は一時バッファ
ＲＡＭに格納したデータが転送可能であることを示すフ
ラグを格納するＲＡＭを持ち、同ＲＡＭはディスク制御
装置が一度にアクセス可能なセクタ数分の容量を備え
た。さらに同フラグは、データがバッファＲＡＭに正常
に格納され、しかもデータの誤り検出、あるいはデータ
誤り訂正が終了し、ホストコンピュータへ転送可能な状
態である時、フラグを格納するＲＡＭに設定され、また
データ記録時に、同フラグはデータがバッファＲＡＭに
正常に格納され、記憶媒体へ転送可能な状態である時、
フラグを格納するＲＡＭに設定される手段を有する。

【００１１】

【発明の実施の形態】以下、本発明の実施例について図
面を用いて説明する。

【００１２】図２は本発明を適用した、データ面サーボ
方式を採用したディスク装置２０１のシステム構成を示
すブロック図である。

【００１３】ディスク装置２０１は、ディスク制御装置
２１０、信号処理装置２０３、モータドライバ２０４、
Ｒ／Ｗアンプ２０５、Ｒ／Ｗヘッド２０６、記憶媒体２
０７、不揮発性メモリ２２０から構成される。

【００１４】ディスク制御装置２１０は更に、ＣＰＵ２
１１、ホストインタフェース（ホストＩ／Ｆ）制御部２
１２、バッファ制御部２１３、サーボ制御部２１４、不
良セクタ管理部２１５、ＥＣＣ制御部２１６、バッファ
ＲＡＭ２１７、ドライブインタフェース（ドライブＩ／
Ｆ）制御部２１８から構成されている。

【００１５】以下、図３に示すＩＤレスフォーマット方
式を採用した場合のデータ読み出し動作を例に挙げ、各
ブロックの動作について説明する。

【００１６】ＣＰＵ２１１はホストコンピュータ２１９
からの命令（データの読み出し動作要求、転送開始スタ
ートアドレス、転送数）を受け取る。そしてＣＰＵ２１
１は同命令より記憶媒体２０７のシリンダアドレス、ヘ
ッドアドレス、スタートセクタアドレス、エンドセクタ
アドレスを算出する。そして同ＣＰＵ２１１はシリンダ
アドレスを基に不揮発性メモリ２２０内の不良セクタア
ドレスと交替セクタアドレスの検索を行う。ＣＰＵ２１
１は同検索より命令のセクタ内の正常セクタ数と交替セ
クタ数を算出する。不良セクタが存在すれば、同ＣＰＵ
２１１は交替セクタがあるヘッドアドレスをサーボ制御
部２１４にシリンダアドレスと共に通知する。またＣＰ
Ｕ２１１は不良セクタアドレス、交替セクタアドレスを
不良セクタ管理部２１５へ通知する。更に、ＣＰＵ２１
１はドライブＩ／Ｆ制御部２１８に読み出し動作要求、
スタートセクタアドレス、エンドセクタアドレス、転送
数、交替セクタ数、正常セクタ数を通知する。サーボ制
御部２１４は同シリンダ、ヘッドアドレスを基にモータ
ドライバ２０４に制御信号を入力する。同制御信号はモ
ータドライバ２０４がＲ／Ｗヘッド２０６を制御する信
号である。そしてＲ／Ｗヘッド２０６はシリンダ、ヘッ
ドアドレスのトラックに位置付けされる。サーボ制御部
２１４は信号処理装置より入力される図３のサーボデー
タ３０１を検出する。そしてサーボ制御部２１４は検出
したサーボデータ３０１より物理セクタアドレス（ＰＡ
ＤＲ）を算出する。サーボ制御部２１４はＰＡＤＲを不
良セクタ管理部２１５へ入力する。不良セクタ管理部２
１５はＰＡＤＲより論理セクタアドレス（ＬＡＤＲ）を
算出する。不良セクタ管理部２１５は算出したＬＡＤＲ
をドライブＩ／Ｆ制御部２１８に通知する。ドライブＩ
／Ｆ制御部２１８はスタートセクタアドレスとエンドセ
クタアドレスを基に、同ＬＡＤＲが目的のセクタアドレ
スであるか特定する。同制御部がセクタアドレスを特定
したならば、読み出しを開始する指示信号を信号処理装
置２０３に入力する。

【００１７】Ｒ／Ｗヘッド２０６およびＲ／Ｗアンプ２
０５を用いて記憶媒体２０７より読み出された信号は信
号処理装置２０３で、図３に示したＰＬＯ３０２に基づ
いて、読み出しデータに対する同期が取られ、クロック
とＮＲＺデータとに弁別され、ドライブＩ／Ｆ制御部２
１８に転送される。ここで同ドライブＩ／Ｆ制御部はセ
クタの特定に使用したＬＡＤＲより、データを一時格納
するバッファＲＡＭ２１７のアドレスを算出し、同アド
レスをバッファ制御部２１３へ通知する。バッファＲＡ
Ｍアドレスの算出により、ディスク制御装置２１０は非
順序に記憶媒体２０７からデータを読み出しても、同デ
ータはバッファＲＡＭ２１７上にはセクタアドレスの順
番に整列されて格納される。ドライブＩ／Ｆ制御部２１
８は図３に示すＤＡＴＡ３０４をＢＳ３０３に基づい
て、シリンダデータからパラレルデータに変換してバッ
ファ制御部２１３に転送する。バッファ制御部２１３に
転送したデータはバッファＲＡＭ２１７に格納される。
同時に同データはＥＣＣ制御部２１６にも転送する。Ｅ
ＣＣ制御部２１６では読み出した同データに対する誤り
検出が行われる。誤りが検出されなかった場合には、Ｅ
ＣＣ制御部２１６はバッファ制御部２１３に同データが
ホストコンピュータ２１９に転送可能を示すフラグを通
知する。バッファ制御部はフラグ格納用ＲＡＭ（以下Ｔ
ＡＧ ＲＡＭと呼ぶ。）にフラグを格納する。そして、
バッファＲＡＭ２１７からホストコンピュータ２１９へ
の転送はバッファＲＡＭ２１７上に整列されたデータの
順番に転送する必要があるため、バッファ制御部２１３
はフラグ格納用ＲＡＭのフラグの状態によって、ホスト
コンピュータ２１９へ転送するかを判断し、ホストＩ／
Ｆ制御部２１２を介して転送を行う。したがって、バッ
ファＲＡＭ２１７からホストコンピュータ２１９へのデ
ータ転送はすべてのデータが記憶媒体２０７から読み出
されなくても、バッファ制御部２１３は順番にフラグの
状態を監視し、フラグが設定されていたら、そのデータ
をホストコンピュータへ転送することが可能となる。

【００１８】また、ドライブＩ／Ｆ制御部２１８はセク
タを交替セクタ数読み出したら、ＣＰＵ２１１にヘッド
チェンジ要求を通知する。ＣＰＵ２１１は同通知を受け
取り、正常なセクタの読み出しを行うため、ホストコン
ピュータ２１９の命令より算出したヘッドアドレスをサ
ーボ制御部２１４へ通知する。そして、記憶媒体２０７
上のＲ／Ｗヘッド２０６は同ヘッドアドレスにヘッドチ
ェンジし、ディスク制御装置は正常なセクタにアクセス
制御しデータ読み出し動作を行う。同様に、ドライブＩ
／Ｆ制御部２１８はセクタをＣＰＵ２１１によって設定
された正常セクタ数読み出したら、動作を終了する。

【００１９】データ書き込み時はデータ読み出しとほぼ
逆の経路で転送されるため、ここでは省略する。データ
読み出し時との大きな違いを以下に説明する。

【００２０】ホストコンピュータ２１９の要求したセク
タ内に不良セクタが存在する場合、ディスク制御装置２
１０は正常なセクタを先に書き込み、すべて正常セクタ
の書き込みを終了した後交替用セクタにアクセスする。

【００２１】また、書き込み時はホストコンピュータ２
１９から、バッファＲＡＭ２１７にデータを一時格納す
る。そしてバッファＲＡＭ２１７に正常に格納されたな
らば、記憶媒体２０７上に転送可能となりフラグをセッ
トする。ドライブＩ／Ｆ制御部２１８はデータの同フラ
グが設定されたことを確認し、バッファＲＡＭ２１７よ
りデータを記憶媒体２０７へ転送する。したがって読み
出し時と同様にすべてのデータがバッファＲＡＭ２１７
に格納されなくても、セクタのフラグが設定されていた
ら記憶媒体２０７に転送できる。

【００２２】その他、アクセスするセクタの特定動作等
は読み出し動作と同じである。

【００２３】図４は記憶媒体２０７上のセクタアドレス
の割り付けを示す図である。本図は４面の記憶媒体２０
７を持つ。記憶媒体２０７はそれぞれの面のＲ／Ｗヘッ
ド２０６によりアクセスが行われる。Ｒ／Ｗヘッド２０
６はそれぞれに、ＨＤ４０７，ＨＤ４０８，ＨＤ４０
９，ＨＤ４１０とヘッドアドレスが付けられている。セ
クタは物理セクタアドレスＰＡＤＲ４０３と論理セクタ
アドレスＬＡＤＲ４０４を持っている。ＰＡＤＲ４０３
はＨＤ４０７の先頭セクタがＰＡＤＲ＝０となり、ＨＤ
４１０の最終セクタがＰＡＤＲ＝１０２３となりシリン
ダ毎に通し番号が割り付けられている。そして、ＨＤ４
１０に交替セクタエリア４０２を設けている。同交替セ
クタエリア４０２は、読み出し／書き込みが不可能にな
った不良セクタ４０１に対して交替処理を行う交替セク
タが複数含まれている。このように交替セクタを一箇所
に集めることで、ディスク制御装置はヘッドチェンジ１
回で交替セクタをまとめてアクセスする事が可能にな
る。

【００２４】交替処理はＰＡＤＲ４０３とＬＡＤＲ４０
４を用いて行う。セクタは通常不良セクタでなければ、
ＰＡＤＲ４０３とＬＡＤＲ４０４は同一番号が付いてい
る。ＨＤ４０８のＰＡＤＲ＝２５９が不良セクタの場
合、ＨＤ４１０のＰＡＤＲ＝１０１８に交替処理を行う
と、ＨＤ４１０のＰＡＤＲ＝１０１８はＬＡＤＲ＝２５
９となる。不良セクタのＰＡＤＲ４０３を不良セクタア
ドレス（ＤＰＡＤＲ）とする（例ではＤＰＡＤＲ＝２５
９）。また不良セクタに対する交替セクタのＰＡＤＲを
交替セクタアドレス（ＡＰＡＤＲ）とする（例ではＡＰ
ＡＤＲ＝１０１８）。同ＤＰＡＤＲとＡＰＡＤＲは不揮
発性メモリ２２０に記憶されている。ＣＰＵ２１１はホ
ストコンピュータ２１９よりアクセス要求された場合、
アクセスを行うシリンダ内に不良セクタがあるか、同不
揮発性メモリ２２０から同ＤＰＡＤＲとＡＰＡＤＲをロ
ードし検索を行う。そして、ＣＰＵ２１１はシリンダに
不良セクタがあれば、同ＤＰＡＤＲとＡＰＡＤＲを不良
セクタ管理部２１５に通知する。不良セクタ管理部２１
５はサーボ制御部２１４より入力されるＰＡＤＲ４０３
と同ＤＰＡＤＲとＡＰＡＤＲによってＬＡＤＲ４０４を
求める。次に不良セクタ管理部２１５について図５を用
いて説明する。

【００２５】図５は不良セクタ管理部２１５のブロック
図である。

【００２６】不良セクタ管理部２１５は、不良セクタ管
理シーケンサ５００、ＲＡＭ５０１、アドレス生成回路
５０２、ＲＡＭ制御回路５０３、ロジック回路５０４か
ら構成される。

【００２７】不良セクタ管理シーケンサ５００は同管理
部２１５の全体の制御を行なう。ＲＡＭ５０１は不揮発
性メモリ２２０よりロードされた不良セクタアドレス
（ＤＰＡＤＲ）５０５、交替セクタアドレス（ＡＰＡＤ
Ｒ）５０６を記憶する。アドレス生成回路５０２は同Ｒ
ＡＭ５０１のアドレス５０８を生成する。ＲＡＭ制御回
路５０３は同ＲＡＭ５０１のコントロール信号５０９を
生成する。ロジック回路５０４はサーボ制御部２１４よ
り入力されるＰＡＤＲ４０３とＲＡＭ５０１上の情報を
比較する比較器等が含まれる。動作については、まずサ
ーボ制御部２１４からＰＡＤＲ４０３が入力されると、
アドレス生成回路５０２を使ってＤＰＡＤＲ５０５、Ａ
ＰＡＤＲ５０６の検索を行う。同検索は、同ＲＡＭ５０
１より上から順番に同ＤＰＡＤＲ５０５と同ＡＰＡＤＲ
５０６をロジック回路５０４に入力し、同ＤＰＡＤＲ５
０５とＰＡＤＲ４０３、同ＡＰＡＤＲ５０６とＰＡＤＲ
４０３を比較して行なう。そしてロジック回路５０４は
ＤＰＡＤＲ５０５とＰＡＤＲ４０３が一致したら、ＰＡ
ＤＲ４０３のセクタは不良セクタと判断し、ドライブＩ
／Ｆ制御部２１８に不良セクタフラグ（ＤＦＬＧ）５０
７を通知する。また同ロジック回路５０４はＰＡＤＲ４
０３とＡＰＡＤＲ５０６が一致したら、同ＰＡＤＲ４０
３のセクタが交替セクタと判断し、ＲＡＭ５０１よりＡ
ＰＡＤＲ５０６と同時に出力されたＤＰＡＤＲ５０５を
ＬＡＤＲ４０４としてドライブＩ／Ｆ制御部２１８に通
知する。また、同ロジック回路５０４はＰＡＤＲ４０３
と一致するＤＰＡＤＲ５０５／ＡＰＡＤＲ５０６がなけ
れば、正常セクタと判断しＰＡＤＲ４０３をＬＡＤＲ４
０４としてドライブＩ／Ｆ制御部２１８に通知する。以
上の動作によって、同管理部２１５は不良セクタに対す
る処理、交替セクタのＰＡＤＲ４０３からＬＡＤＲ４０
４の算出を行う。また、同管理部はアクセス制御中にＣ
ＰＵ２１１の介入なしに動作を実行することができる。

【００２８】次に、アクセス制御のＣＰＵ２１１とドラ
イブＩ／Ｆ制御部２１８と、バッファ制御部２１３のア
ーキテクチャ及び動作フローについて、図１，図６，図
７，図８，図９，図１０，図１１，図１２を用いて説明
する。

【００２９】図６はＣＰＵ２１１の動作を示すフローチ
ャートである。ＣＰＵ２１１はホストコンピュータ２１
９からの命令を受け取る（６０１）。命令は読み出し操
作／書き込み操作６２３、アクセスを開始するスタート
アドレス６２４、転送セクタ数６２５である。ＣＰＵ２
１１はスタートアドレス６２４と転送セクタ数６２５よ
り、シリンダアドレス６２６、ヘッドアドレス６２７、
スタートセクタアドレス（Start SCT ADR）６２８、エ
ンドセクタアドレス（End SCT ADR）６２９を求める
（６０２）。そして、ＣＰＵ２１１はアクセスを行うセ
クタ内に不良セクタがあるか、不揮発性メモリ２２０上
のＤＰＡＤＲ５０５を検索し、交替（不良）セクタ数６
３０を求める（６０３）。更に交替セクタ数６３０より
正常セクタ数６３１も求める（６０３）。次にＣＰＵ２
１１は記憶媒体２０７にＲ／Ｗヘッド２０６を位置付け
るため、サーボ制御部２１４にアクセスを行うシリンダ
アドレス６２６、ヘッドアドレス６２７を通知する（６
０７，６０９）。ヘッドアドレス６２７は読み出し操
作、書き込み操作、アクセスするセクタ内の不良セクタ
の有無による条件で異なる（６０４，６０５）。読み出
し操作で不良セクタがなければ、ホストコンピュータ２
１９からの命令より求められたヘッドアドレス６２７を
サーボ制御部２１４に通知する（６０７）。不良セクタ
がある場合には先に不良セクタに対する交替セクタをま
とめて読み出すために、交替セクタエリア４０２がある
ヘッドアドレスを通知する（６０６）。書き込み操作の
場合は、不良セクタが有無に係らず正常セクタからアク
セスするので、ＣＰＵ２１１は命令より算出したヘッド
アドレス６２７をサーボ制御部２１４へ通知する。そし
てＣＰＵ２１１はドライブＩ／Ｆ制御部２１８にStart
SCT ADR６２８，End SCT ADR６２９，正常セクタ数６３
１，交替セクタ数６３０をレジスタの設定６１２、更に
バッファ制御部２１３にバッファＲＡＭスタートアドレ
ス６３２と転送数６２５を設定する（６１３）。つぎ
に、ＣＰＵ２１１は各制御部にシーケンサ開始フラグを
通知する（６１４）。その後のＣＰＵ２１１の動作は各
制御部から入力される割り込み通知によって行われる
（６１５）。読み出し操作時にドライブＩ／Ｆ制御部２
１８よりＣＰＵ２１１へヘッドチェンジ要求の割り込み
が入力された場合、ＣＰＵ２１１はホストコンピュータ
２１９の命令から算出したヘッドアドレスをサーボ制御
部へ通知する（６２０）。また、書き込み操作時にドラ
イブＩ／Ｆ制御部２１８よりヘッドチェンジ要求の割り
込みがＣＰＵ２１１へ入力された場合、ＣＰＵ２１１は
交替エリアのあるヘッドアドレスをサーボ制御部２１４
へ通知する（６２１）。また、ある制御部でエラー等が
発生し異常終了の割り込みであれば６１７、ＣＰＵ２１
１は異常終了処理（ホストコンピュータへ命令が実行し
エラーが発生した事を通知する。）を行う（６１８）。
そして、ＣＰＵ２１１は各制御部からの正常終了通知を
確認し終了となる（６２２）。以上がＣＰＵ２１１のア
クセス制御に関する動作である。

【００３０】図１はドライブＩ／Ｆ制御部２１８のブロ
ック図である。ドライブＩ／Ｆ制御部２１８はドライブ
Ｉ／Ｆ制御シーケンサ１００、アドレス比較回路１０
３、フィールド長管理回路１０３、処理中断回路１０
４、データ転送回路１０５、オフセット値算出回路１０
１で構成されている。ドライブＩ／Ｆ制御シーケンサ１
００は同制御部２１８全体の制御を行う。アドレス比較
回路１０２はアクセス中のセクタがホストコンピュータ
２１９が要求したセクタかどうかの特定を行う。これは
不良セクタ管理部から入力されるＬＡＤＲ４０４によっ
て特定を行う。アドレス比較回路１０２は図７を用いて
後で説明する。フィールド長管理回路１０３は図３のデ
ータセクタ３００の各フィールド長を計数する機能を持
っている。処理中断回路１０４はセクタ処理を一時的に
中断することを示すスプリットイネーブル（ＳＰＴＥ
Ｎ）１０７を生成し各回路に通知する。これはセクタ中
にサーボセクタが配置されている場合、サーボセクタ通
過中はセクタ処理を一時的に中断する必要があるからで
ある。データ転送回路１０５はデータ読み出し要求時、
信号処理装置２０３からバッファ制御部２１３へ、また
データ書き込み時は、バッファ制御部２１３から信号処
理装置２０３へデータ転送を行う。オフセット値算出回
路１０１はＬＡＤＲ４０４を基に読み出し時においてバ
ッファＲＡＭ２１７にデータを格納するバッファアドレ
スを求める情報（ＯＦＦＳＥＴ）１０６を算出する。ま
た同回路１０１はデータ書き込み時でバッファＲＡＭ２
１７に格納されているデータを指定するＯＦＦＳＥＴ１
０６を算出する。同回路１０１はアドレス比較回路１０
２と同様、図７を用いて説明する。

【００３１】図７はアドレス比較回路とオフセット算出
回路のブロック図である。アドレス比較回路１０２はス
タートセクタアドレスレジスタ７０９、エンドセクタア
ドレスレジスタ７１０、比較器７０１，７０２、アンド
回路７０３によって構成される。二つのレジスタはＣＰ
Ｕ２１１からのStart SCT ADR６２８とEnd SCT ADR６２
９を格納する。比較器７０１，７０２は不良セクタ管理
部２１５より入力されるＬＡＤＲ４０４により、アクセ
ス中のセクタがホストコンピュータ２１９が要求したセ
クタであるかを特定する。アンド回路７０３は同比較器
７０１，７０２の結果よりＣＭＰ ＦＬＧ７００信号生
成する。本回路の動作について説明する。ＬＡＤＲ４０
４は比較器７０１のＢポート７０６、比較器７０２のＡ
ポート７０７に入力される。そして比較器７０１にはＡ
ポート７０５よりStart SCT ADR６２８が入力される。
比較器７０１はＬＡＤＲ４０４がStart SCT ADR６２８
以上の値であるかを判断する。比較器７０２はＬＡＤＲ
４０４がEnd SCT ADR６２９以下の値であるかを判断す
る。そして二つの判定結果をアンド回路７０３に入力
し、ＣＭＰ ＦＬＧ７００信号が生成される。ＬＡＤＲ
４０４はＣＭＰ ＦＬＧ７００信号とアンド回路７０３
でマスクされ、比較結果が良ければオフセット値算出回
路１０１に入力される。またＣＭＰ ＦＬＧ７００はド
ライブＩ／Ｆ制御シーケンサに入力される。したがっ
て、回路動作によりＬＡＤＲ４０４を基にアクセスする
セクタを特定することが可能となる。

【００３２】次にオフセット算出回路１０１について説
明する。

【００３３】本回路はスタートセクタアドレスレジスタ
７０９と減算回路７０４で構成される。Start SCT ADR
６２８とアドレス比較回路１０２からのＬＡＤＲ４０４
を減算回路７０４に入力する。これにより、現在入力さ
れたＬＡＤＲ４０４のセクタがホストコンピュータ２１
９が要求した何番目のセクタであるかを算出することが
できる。算出された値（ＯＦＦＳＥＴ）１０６はバッフ
ァ制御部２１３に入力される。バッファ制御部２１３は
ＯＦＦＳＥＴ１０６を基にバッファＲＡＭのアドレスを
求める。したがって、ディスク制御装置はＯＦＦＳＥＴ
１０６によって、非順序にデータ読み出しを行ってもバ
ッファＲＡＭには整列されてデータが格納される。ま
た、同ＯＦＦＳＥＴ１０６により、書き込み時もバッフ
ァＲＡＭ２１７のデータを非順序に記憶媒体２０７へ転
送することが可能となる。

【００３４】次に、図８，図９を用いてドライブＩ／Ｆ
制御部２１８のフローチャートを説明する。ＣＰＵ２１
１がドライブＩ／Ｆ制御部２１８に各レジスタを設定し
た後、ドライブＩ／Ｆ制御シーケンサ１００はＣＰＵ２
１１からのシーケンサ開始フラグの入力を待つ（８０
１）。そして、同シーケンサ開始フラグ８０１がドライ
ブＩ／Ｆ制御シーケンサ１００に入力されると、シーケ
ンサは動作を開始する(８３１）。まず、ＬＡＤＲ４０
４が不良セクタ管理部２１５より、アドレス比較回路１
０２へ入力される（８０２）。また、ドライブＩ／Ｆ制
御シーケンサ１００に不良セクタのアクセスを防ぐＤＦ
ＬＧ５０７に入力される（８０２）。アドレス比較回路
１０２は上記で示した回路動作により、入力されたＬＡ
ＤＲ４０４がホストコンピュータ２１９が要求したセク
タアドレスであるか判断を行う。同判断が違っていれ
ば、ＬＡＤＲ４０４のセクタにはアクセス操作せずに、
次のＬＡＤＲ４０４の入力を待つ（８０２，８０４）。
またＤＦＬＧ５０７がドライブＩ／Ｆ制御シーケンサ１
００に通知されると、同様に次のＬＡＤＲ４０４の入力
を待つ（８０２，８０３）。そして入力されたＬＡＤＲ
４０４がホストコンピュータが要求したセクタアドレス
と判断できれば、ドライブＩ／Ｆ制御シーケンサ１００
はバッファ制御部２１３へデータ転送の要求を行う（８
０５）。それと同時に、オフセット値算出回路１０１に
よって求められた、ＯＦＦＳＥＴ１０６をバッファ制御
部２１３へ入力する（８０７）。つぎにドライブＩ／Ｆ
制御シーケンサ１００はサーボ制御部２１４からのイン
デックスパルス／セクタパルス（ＩＰ／ＳＰ）を検出す
る（８０８）。同ＩＰ／ＳＰは記憶媒体２０７上のセク
タの開始を示す信号である。そしてドライブＩ／Ｆ制御
部は２１８セクタ処理を行う（８１０）。そのあとのド
ライブＩ／Ｆ制御部２１８の動作は読み出し操作、書き
込み操作によって若干違うため、別々に説明する。

【００３５】読み出し操作時は記憶媒体２０７上セクタ
からデータ３０４を読み出し、ドライブＩ／Ｆ制御部２
１８内のデータ転送回路１０５を通して、バッファ制御
部２１３へ転送する。同時に、フィールド長管理回路１
０３によってセクタのフィールド長を計数しセクタ処理
を終了する（８１１）。そして、ドライブＩ／Ｆ制御シ
ーケンサ１００はセクタ処理中に発生したエラーを検出
する（８１２）。エラーがあればドライブＩ／Ｆ制御シ
ーケンサ１００はＣＰＵ２１１に異常終了の通知をする
割り込み処理を行う（８１４）。そして、異常終了処理
８１５をしシーケンスが終了する（８３０）。セクタ処
理中にエラーがなければ８１２、ドライブＩ／Ｆ制御シ
ーケンサ１００はセクタ転送数の確認を行う（８１７，
８１９，８２１）。交替セクタ転送数が”０”（８２
１）でなければ、同制御部は再度交替セクタの処理を行
う。同交替セクタ転送数が”０”（８２１）であれば、
ドライブＩ／Ｆ制御シーケンサ１００はＣＰＵ２１１へ
ヘッドチェンジ要求の割り込み処理８２２を行う。そし
て、同制御部２１８は動作により正常セクタのセクタ処
理を行う。ドライブＩ／Ｆ制御シーケンサ１００は同セ
クタ処理終了後、正常セクタ数をデクリメント８１８
し、正常セクタ転送数が”０”（８１９）になったら、
ＣＰＵ２１１にシーケンスが終了する割り込みをかけ８
３２、データ読み出し操作を終了する（８３０）。

【００３６】次に書き込み操作時のドライブＩ／Ｆ制御
部２１８の動作について説明する。書き込み操作は、シ
ーケンスがスタート８３１しＩＰ／ＳＰの検出８０８ま
での動作は説明の読み出し操作と同様のため省略する。
ドライブＩ／Ｆ制御シーケンサ１００はＩＰ／ＳＰ検出
８０８と同時にバッファ制御部からのＴＡＧ ＦＬＧの
通知の有無を判断する（８１８）。ＴＡＧ ＦＬＧは読
み出し時にバッファＲＡＭ２１７に格納されたセクタデ
ータがホストコンピュータ２１９へ、または書き込み時
に記憶媒体２０７へデータ転送が可能であるかを示すフ
ラグである。詳細については次のバッファ制御部２１３
のアーキテクチャと動作フローの説明で示す。そして同
ＴＡＧ ＦＬＧの通知がなければ８１３、データがバッ
ファＲＡＭ２１７に準備ができていないことになる。し
たがってドライブＩ／Ｆ制御シーケンサ１００はＣＰＵ
２１１に異常終了することを割り込みをかけ８１４、異
常終了処理８１５を行いシーケンスを終了する。同ＴＡ
Ｇ ＦＬＧの通知があれば、ドライブＩ／Ｆ制御部２１
８はセクタ処理を行い８１０、バッファ制御部２１３よ
り転送されたデータを記憶媒体２０７に書き込む。そし
て読み出し時と同様に、フィールド管理回路１０３によ
ってセクタのフィールド長を計数しセクタ処理を終了す
る（８１１）。同時にセクタ処理中にエラーが発生した
かを検出する。正常にセクタの処理が終了したならば、
ドライブＩ／Ｆ制御シーケンサ１００は正常セクタ転送
数と交替セクタ転送数の確認を行う（８２３，８２５，
８２７）。正常セクタ転送数が”０”（８２３，８２
７）でなければ、同制御部は書き込み動作を行う。正常
セクタ転送数が”０”８２７で、交替セクタ数が”０”
８２１でなければＣＰＵ２１１にヘッドチェンジ要求を
行い８２２、交替セクタの処理を行う。また、正常セク
タ数が”０”８２３、しかも交替セクタ数が”０”８２
８であれば、すべてのセクタに書き込みが行われたこと
になりシーケンスが終了する（８３０）。以上がドライ
ブＩ／Ｆ制御部２１８のアーキテクチャとその動作フロ
ーである。

【００３７】図１０はバッファ制御部２１３の構成を示
す図である。以下に同制御部２１３のアーキテクチャに
ついて説明する。同制御部２１３は、バッファ制御シー
ケンサ１００２、カウンタ回路１００３、ホスト側転送
アドレス生成回路１００４、ドライブ側アドレス生成回
路１００５、バッファＲＡＭ制御回路１００７、ＴＡＧ
ＲＡＭ１００６、ＴＡＧ制御回路１００９、オフセッ
トスタック１００８で構成されている。

【００３８】バッファ制御シーケンサ１００２は同制御
部２１３全体をコントロールする。ホスト側転送アドレ
ス生成回路１００４、ドライブ側アドレス生成回路１０
０５はバッファＲＡＭ２１７のバッファアドレス（ＢＵ
ＦＡＤＲ）１０００を算出する。同ＢＵＦＡＤＲ１００
０はカウンタ回路１００３より入力されるカウンタ値と
ドライブＩ／Ｆ制御部２１８より入力されるＯＦＦＳＥ
Ｔ１０６より算出する。バッファＲＡＭ制御回路１００
７は、バッファＲＡＭ２１７に制御信号を生成する。オ
フセットスタック１００８はドライブＩ／Ｆ制御部２１
８より入力されるＯＦＦＳＥＴ１０６を一時格納するレ
ジスタである。そして、オフセットスタック１００８の
ＯＦＦＳＥＴ１０６はドライブ側アドレス生成回路１０
０５に入力される、また、ＯＰＰＳＥＴ１０６はＴＡＧ
ＲＡＭ１００６にも入力される。これは同ＯＦＦＳＥ
Ｔ１０６をＴＡＧ ＲＡＭ１００６のアドレスとして使
用するためである。ＴＡＧ ＲＡＭ１００６は、バッフ
ァＲＡＭ２１７内に記憶しているデータが、読み出し時
はバッファＲＡＭ２１７からホストＩ／Ｆ制御部２１２
へ、書き込み時はバッファＲＡＭ２１７からドライブＩ
／Ｆ制御部２１８へ、転送可能であるかを示すフラグ
（ＴＡＧ ＦＬＧ１００１）を格納するＲＡＭである。
また、ＴＡＤ ＲＡＭ１００６はディスク制御装置２１
０が一度にアクセスできるセクタ数分だけ段数を持って
いる。ＴＡＧ ＲＡＭ制御回路１００９はＴＡＧ ＲＡ
Ｍ１００６の制御信号を生成する。また同ＴＡＧ ＲＡ
Ｍ制御回路１００９はＴＡＧ ＦＬＧ１００１をＴＡＧ
ＲＡＭ１００６に設定する。

【００３９】同ＴＡＧ ＦＬＧ１００１は読み出し時は
ＥＣＣ制御部２１６から通知されるデータ誤り検出／訂
正終了フラグ（ＥＣＯＫＦＬＧ）１０１０によって、書
き込み時は、バッファ制御シーケンサ１００２からのド
ライブ転送許可フラグ（ＤＴＯＫＦＬＧ）１０１１の通
知によって生成される。以下に同ＥＣＯＫＦＬＧ１０１
０、同ＤＴＯＫＦＬＧ１０１１について説明する。ＥＣ
Ｃ制御部２１６はバッファＲＡＭ２１７に格納している
データに誤りがあるか検出し、その誤りが小さいもので
あれば訂正も行う事ができる。そして、ＥＣＣ制御部２
１６は誤りがなければ、または誤りを検出したが正しく
訂正できればＥＣＯＫＦＬＧ１０１０を生成し、ＴＡＧ
ＲＡＭ制御回路１００９に通知する。同制御回路１０
０９はＥＣＯＫＦＬＧ１０１０を受け取ると、バッファ
ＲＡＭ２１７内のデータがホストコンピュータ２１９へ
転送可能と判断できる。そして、同ＴＡＧ ＲＡＭ制御
回路１００９はＴＡＧ ＦＬＧ１００１をＴＡＧ ＲＡ
Ｍ１００６に通知する。バッファ制御シーケンサは該当
の同ＴＡＧ ＦＬＧの状態を判断し、バッファＲＡＭ２
１７のデータをホストコンピュータ２１９へ転送する。
したがって動作によって誤ったデータをホストコンピュ
ータ２１９に転送することを防止できる。

【００４０】またＤＴＯＫＦＬＧ１０１１はバッファ制
御シーケンサによって生成される。同ＤＴＯＫＦＬＧ１
０１１はホストＩ／Ｆ制御部からバッファＲＡＭへデー
タが転送中にパリティエラー等がなく、バッファＲＡＭ
に同データが格納された場合に生成される。そしてＴＡ
Ｇ ＲＡＭ制御回路１００９がＤＴＯＫＦＬＧ１０１１
の通知を受け取り、ＴＡＧ ＦＬＧ１００１を設定す
る。これにより、書き込み操作時にドライブＩ／Ｆ制御
部２１８はＴＡＧ ＦＬＧ１００１の通知を受け取り、
セクタのデータがバッファＲＡＭ２１７に準備ができて
いることを判断する。したがって記憶媒体２０７に確実
にセクタデータを書き込むことができる。

【００４１】次に図１１，図１２を用いてバッファ制御
部２１３の動作フローについて説明する。バッファ制御
シーケンサ１００２はＣＰＵ２１１からのシーケンス開
始フラグ通知を受け取り１１０１、シーケンサを開始す
る。以下、読み出し操作と書き込み操作では動作が違う
ため、別々に説明する。

【００４２】読み出し操作時は、まずバッファ制御シー
ケンサ１００２はドライブＩ／Ｆ制御部２１８からのデ
ータ転送要求とホストＩ／Ｆ制御部２１２からのデータ
転送要求を待つ１１０３。以下にドライブＩ／Ｆ制御部
２１８からデータ転送要求が入力された場合を説明す
る。

【００４３】ドライブＩ／Ｆ制御部２１８よりデータ転
送要求の通知がバッファ制御シーケンサ１００２に入力
され１１０３、同時にＯＦＦＳＥＴ１０６も入力される
１１０５。その時、バッファ制御シーケンサ１００２は
ＯＦＦＳＥＴ１０６をオフセットスタック１００８に格
納する１１０５。次にドライブ側転送アドレス生成回路
１００５はＢＵＦＡＤＲ１０００を算出する１１０６。
同ＢＵＦＡＤＲ１０００はＯＦＦＳＥＴ１０６を基に算
出される。そしてバッファ制御シーケンサ１００２とバ
ッファＲＡＭ制御回路１００７はデータ格納操作をバッ
ファＲＡＭ２１７に対して行う１１０７。次にＥＣＣ制
御部２１６よりＥＣＯＫＦＬＧ１０１０の通知がＴＡＧ
ＲＡＭ制御回路１００９にあれば１１０８、ＴＡＧ
ＲＡＭ制御回路１００９はオフセットスタック１００８
内のＯＦＦＳＥＴ１０６をアドレスとしてＴＡＧ ＲＡ
Ｍ１００６に入力する１１０９。そして、ＴＡＧ ＲＡ
Ｍ制御回路１００９がＴＡＧ ＦＬＧ１００１の設定操
作を行う１１１０。そしてバッファ制御シーケンサ１０
０２は再度ドライブＩ／Ｆ制御部２１８からのデータ転
送要求とホストＩ／Ｆ制御部２１２からのデータ転送要
求を待つ１１０３。この説明はドライブＩ／Ｆ制御部２
１８からのデータ転送要求が通知された時の動作であ
る。

【００４４】つぎにホストＩ／Ｆ制御部２１２からデー
タ転送要求が通知された際の動作について説明する。

【００４５】ホストＩ／Ｆ制御部２１２からバッファ制
御シーケンサ１００２にデータ転送要求の通知が入力さ
れると１１０３、まずカウンタ回路１００３のカウント
値をアドレスとしてＴＡＧ ＲＡＭ１００６に入力する
１１１１。バッファ制御シーケンサ１００２はＴＡＧ
ＦＬＧ１００１のロード操作要求の通知をＴＡＧ ＲＡ
Ｍ制御回路１００９へ入力する。ＴＡＧ ＲＡＭ１００
６よりアドレスによって指定されたＴＡＧ ＦＬＧ１０
０１をバッファ制御シーケンサ１００２に入力する１１
１２。バッファ制御シーケンサ１００２はＴＡＧ ＦＬ
Ｇ１００１の状態でホストＩ／Ｆ制御部２１２に転送す
るデータが現在転送可能であるか判断する１１１３。そ
こで転送ができない状態であれば、再度、バッファ制御
シーケンサ１００２のシーケンスを戻し、各制御部から
のデータ転送要求通知を待つ１１０３。ホストＩ／Ｆ制
御部２１２へデータが転送可能であれば、バッファ制御
シーケンサ１００２は次のシーケンスに移行する。つぎ
に、ホスト側転送アドレス生成回路１００４はバッファ
ＲＡＭ２１７のデータをホストＩ／Ｆ制御部２１２へ転
送するために、カウンタ値よりＢＵＦＡＤＲ１０００を
求める１１１４。そして同ＢＵＦＡＤＲ１０００はバッ
ファＲＡＭ２１７へ入力される１１１４。そして、バッ
ファ制御シーケンサ１００２はバッファＲＡＭ制御回路
１００７にホストＩ／Ｆ制御部２１２にデータ転送操作
を要求する通知を送る。バッファＲＡＭ制御回路１００
７はバッファＲＡＭ２１７に対してホスト側データ転送
操作１１１５を行う。それと同時にバッファ制御シーケ
ンサ１００２はデータ転送中のエラーを検出する１１１
６。エラーを検出したら直ちにＣＰＵ２１１に割り込み
通知を送り１１２２、エラーが発生したことを知らせ
る。バッファ制御シーケンサ１００２は異常終了１１２
３し終了１１２４する。転送エラーがなければ１１１
６、バッファ制御シーケンサ１００２はＣＰＵ２１１に
よって設定された転送数をデクリメントする１１１７。
またカウンタ回路１００３は次のホスト側転送のために
カウンタ値をインクリメントする１１１８。そして同転
送数が”０”１１１９になったらホストコンピュータ２
１９が読み出しを要求したセクタをすべて転送したこと
になり、バッファ制御シーケンサ１００２はＣＰＵ２１
１に割り込みをかけて１１２０、正常に読み出し操作が
完了したことを通知する１１２１。また転送数が”０”
１１１９でなければ、バッファ制御シーケンサ１００２
は各制御部からのデータ転送要求待ちシーケンスに移行
し１１０３、動作を転送数が”０”１１１９になるまで
繰り返す。

【００４６】図１２はバッファ制御部２１３の書き込み
動作を示すフローチャートである。バッファ制御シーケ
ンサ１００２は、読み出し動作時と同様ドライブＩ／Ｆ
制御部２１８からのデータ転送要求またはホストＩ／Ｆ
制御部２１２からのデータ転送要求を待つ（１１２
５）。ドライブＩ／Ｆ制御部２１８よりバッファ制御シ
ーケンサ１００２に転送要求の通知が入力され（１１２
５）、同時にＯＦＦＳＥＴ１０６も入力される。バッフ
ァ制御シーケンサ１００２はＯＦＦＳＥＴ１０６をオフ
セットスタックレジスタに１００８格納する（１１２
７）。そしてＯＦＦＳＥＴ１０６をアドレスとしてＴＡ
Ｇ ＲＡＭ１００６に入力する（１１２８）。ＴＡＧ
ＲＡＭ制御回路１００９はＯＦＦＳＥＴ１０６で指定し
たＴＡＧ ＦＬＧ１００１のロード操作を行う（１１２
９）。ＴＡＧ ＦＬＧ１００１はバッファ制御シーケン
サ１００２に通知される（１１３０）。バッファ制御シ
ーケンサ１００２はＴＡＧ ＦＬＧ１００１の入力状態
１１３１で、ドライブＩ／Ｆ制御部２１８にデータを転
送するか判断する。そしてバッファ制御シーケンサ１０
０２がデータが転送可能と判断したら、次にデータをド
ライブＩ／Ｆ制御部２１８に転送するシーケンスに移行
する。まず、ドライブ側転送アドレス生成回路１００５
はＯＦＦＳＥＴ１０６を受け取る。ＣＰＵ２１１によっ
て設定されたバッファＲＡＭスタートアドレス６３２と
ＯＦＦＳＥＴ１０６よりＢＵＦＡＤＲ１０００を算出す
る。それと同時に、バッファ制御シーケンサ１００２は
バッファＲＡＭ制御回路１００７にドライブＩ／Ｆ制御
部２１８への転送操作要求の通知を送る。バッファＲＡ
Ｍ制御回路１００７はバッファＲＡＭ２１７に対して、
ドライブＩ／Ｆ制御部２１８へのデータ転送操作を行う
１１３３。そしてバッファ制御シーケンサ１００２は同
データ転送操作が終了したら、ＣＰＵ２１１によって設
定された転送数６３３をデクリメントする１１３４。転
送数が”０”１１３５であれば、ドライブＩ／Ｆ制御部
２１８へのデータ転送が終了となる。転送数が”０”１
１３５でなければ、最初の上記二つの制御部からのデー
タ転送要求待ち１１２５のシーケンスに移行する。

【００４７】次にホストＩ／Ｆ制御部２１２からのデー
タ転送要求通知がバッファ制御シーケンサ１００２に入
力された際の動作について説明する。ホスト側転送アド
レス生成回路１００４はデータをバッファＲＡＭ２１７
に格納するためＢＵＦＡＤＲ１０００を算出する。同Ｂ
ＵＦＡＤＲ１０００はバッファＲＡＭスタートアドレス
６３２とカウンタ回路１００３からのカウンタ値より算
出する。バッファ制御シーケンサ１００２はバッファＲ
ＡＭ制御回路１００７に転送操作要求の通知を送る。バ
ッファＲＡＭ制御回路１００７はバッファ制御シーケン
サ１００２の通知を受け、バッファＲＡＭ２１７に対し
てデータ転送動作を行う（１１３７）。しかしバッファ
制御シーケンサ１００２が転送中にパリティエラーを発
生したことを検出１１３８すると、異常終了のシーケン
スに移行し、ＣＰＵに異常終了する事を通知する割り込
み処理を行う（１１４１）。バッファ制御シーケンサ１
００２は転送中エラーを検出（１１３８）しなければ、
ＴＡＧ ＦＬＧ１００１を設定するシーケンスに移行す
る（１１３９，１１４４）。バッファ制御シーケンサ１
００２がバッファＲＡＭアドレス算出１１３６に使用し
た同カウンタ値をＴＡＧ ＲＡＭ１００６にアドレスと
して入力する。同時に同シーケンサはＤＴＯＫＦＬＧ１
０１１をＴＡＧ ＲＡＭ制御回路１００９に通知する。
ＴＡＧ ＲＡＭ制御回路１００９はＤＴＯＫＦＬＧ１０
１１を受け取り、ＴＡＧ ＲＡＭ１００６のアドレス上
にＴＡＧ ＦＬＧ１００１を設定する操作を行う（１１
４４）。バッファ制御シーケンサ１００２はカウンタ回
路１００３に次のホスト側データ転送のためにカウンタ
値をインクリメント１１４０する通知をする。そして、
バッファ制御シーケンサは各制御部からのデータ転送要
求の通知を待つシーケンスに移行する１１２５。以上が
バッファ制御部書き込み動作である。

【００４８】バッファ制御部２１３の構成とその動作に
よってＣＰＵ２１１の介入なしに、非順序にデータの読
み出し、および書き込みが可能となる。

【００４９】また同制御部の構成とその動作により、バ
ッファＲＡＭ２１７にホストコンピュータが要求したす
べてのデータが一時格納されなくても、同データはホス
トコンピュータへ、または記憶媒体へ転送することが可
能となる。したがって、ディスク装置内のデータ転送時
間を短くする事ができる。

【００５０】

【発明の効果】本発明によれば、ドライブＩ／Ｆ制御
部、バッファ制御部、不良セクタ管理部のハードウェア
アーキテクチャとその動作方式により、低性能のＣＰＵ
を使用しても、非順序読み出し、および非順序書き込み
アクセス制御に対応でき、しかもデータ転送時間を短く
することができる。

【００５１】また本発明によれば、ドライブＩ／Ｆ制御
部、バッファ制御部のハードウェアアーキテクチャとそ
の動作方式により、同アクセス制御でも、確実にディス
ク装置内のデータ転送を管理することができる。

【００５２】更に本発明によれば、特にＩＤレスフォー
マット（記憶媒体にセクタアドレス、不良セクタ／交替
セクタ情報等を記憶しないフォーマット）ディスク装置
に対応できる。

【図面の簡単な説明】

【図１】実施例のドライブＩ／Ｆ制御部のブロック図。

【図２】本発明のディスク装置のシステムのブロック
図。

【図３】本発明のフォーマット形式の説明図。

【図４】実施例のセクタアドレスの割り付けを示す説明
図。

【図５】実施例の不良セクタ管理部のブロック図。

【図６】実施例のＣＰＵの動作フローチャート。

【図７】実施例のアドレス比較回路とオフセット値算出
回路のブロック図。

【図８】実施例のドライブＩ／Ｆ制御部の第一動作のフ
ローチャート。

【図９】実施例のドライブＩ／Ｆ制御部の第二動作のフ
ローチャート。

【図１０】実施例のバッファ制御部のブロック図。

【図１１】実施例のバッファ制御部の読み出し操作のフ
ローチャート。

【図１２】実施例のバッファ制御部の書き込み操作のフ
ローチャート。

【図１３】従来のディスク装置のブロック図。

【図１４】従来のディスク装置の読み出し時の動作フロ
ーチャート。

【図１５】従来のディスク装置の書き込み時の動作フロ
ーチャート。

【符号の説明】

２０１…ディスク装置、２１０…ディスク制御装置、２
１１…ＣＰＵ、２１３…バッファ制御部、２１５…不良
セクタ管理部、２１８…ドライブＩ／Ｆ制御部、２１９
…ホストコンピュータ。

フロントページの続き (72)発明者 角田 元泰 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 山本 克己 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体事業部内 (72)発明者 仁科 昌俊 神奈川県小田原市国府津2880番地株式会社 日立製作所ストレージシステム事業部内

Claims (12)

【特許請求の範囲】
1. 【請求項１】記憶面上データを格納するために複数のデ
   ータセクタと、データを記憶／再生するヘッドの位置決
   めを行うために情報を格納されている複数のサーボセク
   タとを備え、ホストコンピュータが再生を要求した上記
   複数のデータセクタ内に不良のセクタが含まれ、それに
   対して交替用のセクタに交替処理がなされている際に、
   先に上記交替用のセクタを再生し、その後、正常の上記
   セクタを再生するアクセス制御方式を備えたディスク装
   置において、上記アクセス制御を不良セクタ管理部、ド
   ライブインタフェース制御部、バッファ制御部を用いて
   実現することを特徴とするディスク装置。
2. 【請求項２】記憶面上にデータを格納するために複数の
   データセクタと、データを記憶／再生するヘッドの位置
   決めを行うために情報を格納されている複数のサーボセ
   クタとを備えたディスク装置において、ホストコンピュ
   ータが記録を要求した上記複数のデータセクタ内に不良
   のセクタが含まれ、それに対して交替用のセクタに交替
   処理がなされている際に、先に該当する正常なセクタに
   記録し、その後、上記交替用のセクタを記録するアクセ
   ス制御方式を備え、同アクセス制御を不良セクタ管理
   部、ドライブインタフェース制御部、バッファ制御部を
   用いて実現することを特徴とするディスク装置。
3. 【請求項３】請求項１または２において、上記交替用の
   セクタが、シリンダの最終トラック上に複数集められて
   いるディスク装置。
4. 【請求項４】請求項３において、上記ホストコンピュー
   タが記憶／再生を要求したデータを格納するセクタを特
   定するために、セクタごとにアドレスが付けられ、同ア
   ドレスはシリンダごとに先頭トラックの最初のセクタか
   ら最終トラックの最後にセクタまで通して番号が割り付
   けされているディスク装置。
5. 【請求項５】請求項１または２において、不良のセクタ
   のアドレスとそれに対する交替処理をしたセクタのアド
   レスを記憶しておく不揮発性メモリを備えたディスク装
   置。
6. 【請求項６】請求項１または２に記載の上記不良セクタ
   管理部は、請求項５に記載の上記不揮発性メモリ上に格
   納されている情報を、データ再生／記録時のアクセス前
   にロードし、上記情報を基にデータアクセス中の不良の
   セクタ、及び交替したセクタの管理を行うことを特徴と
   するディスク装置。
7. 【請求項７】請求項１または２に記載のドライブインタ
   フェース制御部はホストコンピュータが記憶／再生する
   要求したセクタをアクセスする際、上記セクタのアドレ
   スが、ホストコンピュータが要求したセクタのアドレス
   の範囲内であるかによって、アクセスするセクタの特定
   を行なうディスク装置。
8. 【請求項８】請求項１または２に記載のドライブインタ
   フェース制御部は、データ再生／記録時に、一時データ
   を格納するバッファＲＡＭのアドレスを、請求項７に記
   載のセクタを特定した同アドレスによって算出するディ
   スク装置。
9. 【請求項９】請求項１または２に記載のバッファ制御部
   はデータ再生／記録時に、一時バッファＲＡＭに格納し
   たデータが転送可能であることを示すフラグを格納する
   ＲＡＭを持つディスク装置。
10. 【請求項１０】請求項９に記載のフラクを格納するＲＡ
    Ｍはディスク装置が一度にアクセス可能なセクタ数分の
    容量を備えるディスク装置。
11. 【請求項１１】請求項９において、データ再生時に、請
    求項９に記載のデータ転送可能を示す上記フラグは、デ
    ータがバッファＲＡＭに正常に格納され、しかもデータ
    の誤り検出、あるいはデータ誤り訂正が終了しホストコ
    ンピュータへ転送可能な状態である時、請求項９に記載
    の上記フラグを格納するＲＡＭに設定されるディスク装
    置。
12. 【請求項１２】請求項９において、データ記録時に、請
    求項９に記載のデータ転送可能を示すフラグは、データ
    がバッファＲＡＭに正常に格納され、記録媒体へ転送可
    能な状態である時、請求項９に記載の同フラグを格納す
    るＲＡＭに設定されるディスク装置。