CN103680554A - 用于基于硬判决的iti消除的系统和方法 - Google Patents

用于基于硬判决的iti消除的系统和方法 Download PDF

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CN103680554A CN201310289858.XA CN201310289858A CN103680554A CN 103680554 A CN103680554 A CN 103680554A CN 201310289858 A CN201310289858 A CN 201310289858A CN 103680554 A CN103680554 A CN 103680554A
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Abstract

本发明涉及用于基于硬判决的ITI消除的系统和方法。本发明的实施方式涉及用于数据处理的系统和方法，并且更特别地涉及用于减少与处理从存储介质中检索出的数据相关的轨道间干扰的系统和方法。一种数据处理系统，所述系统包括：轨道间干扰消除电路，其可操作用于计算在来自存储介质上的第一位置的第一数据集的元素与来自所述存储介质上的第二位置的第二数据集的一个或多个元素之间的估计的轨道间干扰，其中所述轨道间干扰至少部分地基于源自于解码数据集的反馈来计算。

Description

用于基于硬判决的ITI消除的系统和方法
技术领域
本发明的实施方式涉及用于数据处理的系统和方法，并且更特别地涉及用于减少与处理从存储介质中检索出的数据相关的轨道间干扰的系统和方法。
背景技术
数据存储系统通常存储排列于轨道内的数据。图1a示出了带有被标示为虚线的两个示例性轨道151、156的存储介质101。轨道由被写入楔形区161、166（即，伺服楔形区）内的伺服数据来分隔。这些楔形区包含数据和支持位图案111，所述数据和支持位图案111被用于控制和同步读/写头组件使其位于存储介质101上的期望位置上。特别地，这些楔形区一般地包括前同步码图案（preamble pattern）192，随后是扇区地址标记194（SAM）。扇区地址标记194之后为格雷码196，并且格雷码196之后是脉冲串信息（burst information）198。应当注意，虽然示出了两个轨道和两个楔形区，但是在给出的存储介质上通常会各包含数百个轨道及楔形区。用户数据被存储于连续的伺服楔形区之间的位周期位置。
图1b示出了在存储介质上的数据的现有的轨道到轨道布局100。要注意的是，轨道到轨道布局100仅包含在被预计位于现有的存储介质上的某些轨道之上的某些数据。如图所示，布局100包括多个轨道105、110、115、120、125。每个轨道包括同步图案150（即，同步数据1、同步数据2、同步数据3、同步数据4、同步数据5），随后是用户数据155、160、165、170、175、180、185、190的位周期。位周期各自包含与给定位周期的数据对应的磁信息。随着位周期的密度增大，来自一个位周期的磁信息将会干扰或者与来自周围位周期的磁信息组合。这包括来自在一个轨道内的位周期与在先前的及后续的轨道内的位周期的相互作用。未能合理地考虑轨道间干扰，导致回读数据的准确性下降。
因此，至少出于上述原因，在本技术领域中需要用于轨道间干扰补偿的改进系统和方法。
发明内容
本发明的实施方式涉及用于数据处理的系统和方法，并且更特别地涉及用于减少与处理从存储介质中检索出的数据相关的轨道间干扰的系统和方法。
本发明的某些实施方式提供包括轨道间干扰消除电路的数据处理系统。该轨道间干扰消除电路可操作用于计算在来自存储介质上的第一位置的第一数据集的元素与来自存储介质上的第二位置的第二数据集的一个或多个元素之间的估计的轨道间干扰。该轨道间干扰至少部分地基于源自于解码数据集的反馈来计算。
发明内容这部分仅提供了本发明的某些实施方式的概要。根据下面的具体说明、所附的权利要求书以及附图，将会更加全面地了解本发明的许多其他目的、特征、优点及其他实施方式。
附图说明
对本发明的各种实施方式更进一步的理解可以通过参照在本说明书的剩余部分描述的附图来实现。在附图中，相同的附图标记在多个附图中被用来指示相似的构件。在某些实例中，包含小写字母的下标与附图标记相关联，以指示多个类似构件中的一个。当引用没有指定现有的下标的附图标记时，它意指引用所有此类多个类似的构件。
图1a描述了包含伺服数据的现有的存储介质；
图1b描述了在存储介质上的数据的现有的轨道到轨道布局；
图2示出了根据本发明的某些实施方式的包括基于可选择的解码输出/硬判决输出的ITI消除电路的数据处理电路；
图3a-3b是示出根据本发明的各种实施方式的用于使用基于解码输出或硬判决输出的ITI消除来处理数据的方法的流程图；
图4示出了包括基于可选择的解码或硬判决输出/检测输出的ITI消除电路的数据处理电路；
图5a-5b是示出根据本发明的一种或多种实施方式的用于使用基于可选择的解码输出或硬判决输出/检测输出的ITI消除来处理数据的方法的流程图；以及
图6示出了根据本发明的各种实施方式的带有基于解码输出的轨道间干扰补偿电路的存储系统。
具体实施方式
本发明的实施方式涉及用于数据处理的系统和方法，并且更特别地涉及用于减少与处理从存储介质中检索出的数据相关的轨道间干扰的系统和方法。
在其中位周期密度已经增加到从一个位周期位置到另一个位周期位置会发生干扰的程度的存储系统中，在周围轨道内的位周期之间的轨道间干扰可以通过使来自正在处理的轨道的回读信号与来自相邻或旁侧轨道的硬数据位（即，非归零（NRZ）数据位）相关联来估计。这些位在此被称为旁侧轨道NRZ数据。
本发明的各种实施方式利用数据检测器电路与数据解码器电路的组合来处理数据集。特别地，数据集通过数据检测器电路来处理，以得出检测输出，并且检测输出通过数据解码器电路来处理，以得出解码输出。在数据解码器电路收敛（即，得出由例如构建于数据集中的全部核对方程的解所指示的原始数据集）或者满足超时条件的情形中，数据被作为硬判决输出提供。在某些情况下，本发明包括使用（在可能的情况下）通过数据解码器电路处理的数据来估计轨道间干扰。所使用的数据可以是硬判决数据或解码输出。
本发明的某些实施方式提供了包括轨道间干扰消除电路的数据处理系统。轨道间干扰消除电路可操作用于计算在来自存储介质上的第一位置的第一数据集的元素与来自存储介质上的第二位置的第二数据集的一个或多个元素之间的估计的轨道间干扰。轨道间干扰至少部分地基于源自于解码数据集的反馈来计算。
在上述实施方式的某些实例中，系统还包括数据检测器电路和数据解码器电路。数据检测器电路可操作用于将数据检测算法应用于数据输入，以得出检测输出，并且数据解码器电路可操作用于将数据解码算法应用于检测输出，以得出解码数据集。数据检测器电路可以是（但不限于）最大后验数据检测器电路或者Viterbi算法数据检测器电路。数据解码器电路可以是（但不限于）低密度奇偶校验解码器电路。在某些情况下，轨道间干扰仅在数据输入通过了数据检测器电路和数据解码器电路之后计算。
在上述实施方式的各种实例中，数据检测器电路是第一数据检测器电路，检测输出是第一检测输出，数据检测算法是第一数据检测算法，估计的轨道间干扰是第一估计轨道间干扰，并且系统还包括可操作用于将第二数据检测算法应用于数据输入以得出第二检测输出的第二数据检测器电路。在这样的实例中，轨道间干扰消除电路可以进一步地操作用于至少部分地基于第二检测输出来计算在第一数据集的元素与第二数据集的一个或多个元素之间的第二估计轨道间干扰。在某些这样的实例中，第二估计轨道间干扰在数据输入首次通过数据检测器电路和数据解码器电路之前计算，并且第二估计轨道间干扰在数据输入首次通过数据检测器电路和数据解码器电路之后计算。
本发明的其他实施方式提供用于消除轨道间干扰的方法。此类方法包括：接收源自于存储介质上的选定轨道的第一数据集；接收源自于存储介质上与选定轨道相邻的轨道的第二数据集，其中第二数据集已经通过数据检测器电路和数据解码器电路进行了处理；通过数据检测器电路将数据检测算法应用于源自于第一数据集的检测器输入，以得出检测输出；通过数据解码器电路将数据解码算法应用于检测输出，以得出解码输出；并且至少基于第二数据集与源自于解码输出的反馈的组合来计算估计的轨道间干扰。
本发明的各种实施方式提供了一种数据存储装置，该数据存储装置包括：存储介质、相对于存储介质而布置的读/写头组件、模拟-数字转换器电路及读通道电路。模拟-数字转换器电路可操作用于经由读/写头组件将来自所述存储介质的信息集转换成样本集。读通道电路包括：可操作用于使所述样本集均衡化以得出数据输入的均衡器电路；可操作用于将数据检测算法应用于源自于数据输入的检测器输入以得出检测输出的数据检测器电路；可操作用于将数据解码算法应用于检测输出以得出解码数据集的数据解码器电路；以及可操作用于计算在数据输入的元素与来自存储介质上同信息集相邻的位置的数据集的一个或多个元素之间的估计的轨道间干扰的轨道间干扰消除电路。轨道间干扰至少部分地基于源自于解码数据集的反馈来计算。
转至图2，图中示出了根据本发明的某些实施方式的包括基于可选择的解码输出/硬判决输出的ITI消除电路的数据处理电路200。数据处理电路200包括接收模拟输入208的模拟前端电路210。模拟前端电路210处理模拟输入208，并且将被处理的模拟信号212提供给模拟-数字转换器电路215。模拟前端电路210可以包括（但不限于）本技术领域已知的模拟滤波器和放大器电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以作为模拟前端电路210的一部分而被包含的各种电路。在某些情况下，模拟输入208源自于被相对于存储介质（未示出）布置的读/写头组件（未示出）。在其他情况下，模拟输入208源自于可操作用于接收来自传输介质（未示出）的信号的接收器电路（未示出）。传输介质可以是有线的或无线的。基于本文所提供的公开内容，本领域技术人员应当意识到模拟输入208可以源自于其的各种源。
模拟-数字转换器电路215将所处理的模拟信号212转换成相应的一系列数字样本217。模拟-数字转换器电路215可以是本技术领域已知的能够产生与模拟输入信号对应的数字样本的任何电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种模拟-数字转换器电路。数字样本217被提供给均衡器电路220。均衡器电路220将均衡算法应用于数字样本217，以得出均衡输出222。在本发明的某些实施方式中，均衡器电路220是本技术领域已知的数字有限脉冲响应滤波器电路。
均衡输出222被提供给样本缓冲电路275，在该样本缓冲电路275中均衡输出222初始作为缓冲数据277来提供。来自样本缓冲电路275的缓冲数据277被提供给数据检测器电路225。在某些情况下，数据检测器电路225包括初级数据检测器电路和次级数据检测器电路。在这种情况下，均衡输出222可以跳过样本缓冲电路275，被直接提供给次级数据检测器电路。样本缓冲电路275将均衡输出222存储为缓冲数据277，以在通过数据检测器电路225的后续迭代中使用。数据检测器电路225可以是本技术领域已知的能够产生检测输出227的任何数据检测器电路。作为一些实例，数据检测器电路225可以是（但不限于）本技术领域已知的Viterbi算法检测器电路或最大后验检测器电路。要注意的是，一般性短语“Viterbi数据检测算法”或“Viterbi算法数据检测器电路”按它们最广泛的意义来使用，以意指任何Viterbi检测算法或Viterbi算法检测器电路或者它们的变体，包括（但不限于）双向Viterbi检测算法或双向Viterbi算法检测器电路。同样，一般性短语“最大后验数据检测算法”或“最大后验数据检测器电路”按它们最广泛的意义来使用，以意指任何最大后验检测算法或检测器电路或者它们的变体，包括（但不限于）简化的最大后验数据检测算法和最大对数最大后验数据检测算法，或者相应的检测器电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种数据检测器电路。检测输出227可以包括硬判决和软判决两者。术语“硬判决”和“软判决”按它们最广泛的意义来使用。特别地，“硬判决”是指示预期的原始输入值（例如，二进制的“1”或“0”，或者非二进制的数字值）的输出，而“软判决”指示相应的硬判决为正确的可能性。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种硬判决和软判决。
检测输出227被提供给中央队列存储器电路260，该中央队列存储器电路260可操作用于缓冲在数据检测器电路225和数据解码器电路250之间传递的数据。在某些情况下，中央队列存储器电路260包括本技术领域已知的交织（即，数据混合）和解交织（即，数据解混合）电路。当数据解码器电路250可用时，数据解码器电路250从中央队列存储器电路260获取检测输出227，作为解码器输入256。数据解码器电路250将数据解码算法应用于解码器输入156，以求恢复原始写入的数据。数据解码算法的结果被提供作为解码输出252。类似于检测输出227，解码输出252可以包括硬判决和软判决两者。例如，数据解码器电路250可以是本技术领域已知的能够将解码算法应用于所接收到的输入的任何数据解码器电路。数据解码器电路250可以是（但不限于）本技术领域已知的低密度奇偶校验（LDPC）解码器电路或Reed Solomon解码器电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种数据解码器电路。在恢复原始数据（即，数据解码算法收敛）或者超时条件发生（例如，如果样本缓冲电路275接近于装满）的情形中，解码输出252被存储到包含于硬判决输出电路280内的存储器。进而，硬判决输出电路280将收敛的解码输出252作为数据输出284提供给接收方（未示出）。接收方可以是例如可操作用于接收被处理的数据集的接口电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种接收方。在原始数据未在超时条件之前被恢复（即，数据解码算法未能收敛）的情形中，解码输出252指示数据不能使用（这将在下文更具体地讨论），并且数据输出284被类似地识别为不能使用。
可以进行通过数据检测器电路225与数据解码器电路250的组合的一次或多次迭代，以致力于收敛在原始写入的数据集上。如上所述，通过数据检测器电路和数据解码器电路两者的处理被称为“全局迭代”。对于首次全局迭代，数据检测器电路225在没有来自解码输出的引导的情况下，将数据检测算法应用于作为缓冲数据277被接收的均衡输出222。对于后续的全局迭代，数据解码器电路225由解码输出252引导，将数据检测算法应用于缓冲数据277。对于第二及随后的全局迭代，缓冲数据277可以由校正数据242来重写，或者可以保持均衡数据222，这取决于轨道间干扰消除是否在标准处理（即，在线处理）和重试处理（即，离线处理）两者中被执行（将在下文更全面地描述）。为促进该引导，解码输出252被作为解码器输出254存储到中央队列存储器电路260，并且在缓冲数据277通过数据检测器电路225重新处理时，被从中央队列存储器电路260提供作为检测器输入229。
在每个全局迭代的过程中，数据解码器电路250有可能进行一次或多次局部迭代，包括将数据解码算法应用于解码器输入256。对于首次局部迭代，数据解码器电路250在没有来自的解码输出252引导的情况下应用数据解码器算法。对于后续的局部迭代，数据解码器电路250在前一解码输出252的引导下将数据解码算法应用于解码器输入256。所允许的局部迭代次数可以是例如10次。基于本文提供的公开内容，本领域技术人员应当意识到可以根据本发明的不同实施方式而被允许的各种不同的局部迭代次数。在通过数据解码器电路250的局部迭代的次数超过允许次数，但确定在数据集的标准处理的过程中允许至少一次附加的全局迭代的情形中，解码输出252作为解码输出254被提供回到中央队列存储器电路260。解码输出254被保持于中央队列存储器电路260，直到数据检测器电路225变为可用于执行附加的处理。
相反，在通过数据解码器电路250的局部迭代次数超过允许次数，并且确定已经超过了数据集可容许的全局迭代次数，和/或超时，或存储器使用要求终止特定数据集的处理的情形中，数据集的标准处理结束并且指示错误。在某些情况下，可以应用重试处理或某些离线处理，以恢复以其它方式不收敛的数据集。基于本文所提供的公开内容，本领域技术人员应当意识到可以被应用于恢复以其它方式不可恢复的数据集的各种非标准处理技术。
缓冲数据277最初为均衡输出222，但是被校正数据242代替以适应标准处理的第二或随后的全局迭代或者重试处理的迭代的其中一个或两者。如同本文所使用的，重试处理是在标准处理未能收敛的情形下对保持于样本缓冲电路275内的数据执行的任何改进处理。为执行轨道间干扰消除，缓冲数据277被提供给轨道间干扰消除电路240，该轨道间干扰消除电路240计算轨道间干扰并且从所接收到的缓冲数据277中减去所计算出的轨道间干扰，以得出校正数据242。轨道间干扰可以按照题目为“Systems and Methods for Block-wise Inter-track InterferenceCompensation”的由Mathew等人于2011年7月19日提交的美国专利申请No.US2012/0063023A1所讨论的方式来计算。上述参考文献的全文通过引用并入本文，以用于各种目的。特别地，用于轨道间干扰计算的途径可以按照上述参考文献所给出的公式（除a输入对应于反馈输入232之外）来完成。
另一方面，轨道间干扰可以按照以下公式来计算：
干扰=g-[k]*a-[n-k]，其中
g-[k]=n个样本的{e[n]·a-[n-k]}的均值，且
Figure BDA00003494136700091
在上述公式中，
Figure BDA00003494136700092
是反馈输入232，g[k]是可以预先计算出的ITI响应系数，a-[n-k]是旁侧轨道的NRZ数据244（即，来自与当前正被处理的轨道相邻的轨道的硬判决数据）。在某些情况下，n是五千（5000）个样本，但是，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的其他样本数。取决于选择输入234，反馈输入232通过选择器电路230被选为解码输出252或数据输出284之一。另选地，解码输出252或数据输出284中的一个或另一个可以被硬连线为反馈输入232，在这种情况下，选择器电路230被去除。
所计算出的干扰然后由轨道间干扰消除电路240按照以下公式从缓冲数据277中减去，以得出校正输出242：
校正输出242[n]=缓冲数据[n]277–干扰[n]，
其中n指示特定的位或符号。校正数据242然后被写入到样本缓冲电路275，在该样本缓冲电路275中，然后能够将它提供作为缓冲数据277，用于通过数据检测器电路225和数据解码器电路250的后续迭代。
在轨道间干扰消除在标准的处理期间完成的情形中，在首个全局干扰之后可获得的解码输出252被提供给轨道间干扰消除电路240，在该轨道间干扰消除电路240中，将解码输出252用于计算校正输出242，该校正输出242在全部后续全局迭代中代替均衡输出222使用。另一方面，在仅对重试处理进行轨道间干扰消除的情形中，可在数据解码器电路250失效之后获得以在标准处理期间收敛的数据输出284被提供给轨道间干扰消除电路240，在该轨道间干扰消除电路240中，将数据输出284用于计算在重试处理期间的全部后续全局迭代中被用来代替均衡输出222的校正输出242。
转至图3a-3b，流程图300、301示出了根据本发明的各种实施方式的用于使用基于解码输出或硬判决输出的ITI消除来处理数据的方法。按照图3a的流程图300，接收模拟输入（块305）。模拟输入可以源自于例如存储介质或数据传输通道。基于本文所提供的公开内容，本领域技术人员应当意识到模拟输入的各种源。将模拟输入转换成一系列数字样本（块310）。该转换可以使用本技术领域已知的模拟-数字转换器电路或系统来完成。要注意的是，本技术领域已知的能够将模拟信号转换成代表所接收到的模拟信号的一系列数字值的任何电路都可以使用。使产生的数字样本均衡化，以得到初始均衡输出（块315）。在本发明的某些实施方式中，均衡使用本技术领域已知的数字有限脉冲响应电路来完成。基于本文所提供的公开内容，本领域技术人员应当意识到各种均衡器电路，这些均衡器电路可以用来代替此类数字有限脉冲响应电路，以根据本发明的不同实施方式来执行均衡。初始的均衡输出被存储于缓冲器（块320）。
确定重试处理是否正在进行（块350）。重试处理在标准处理（即，应用于数据集的初始数量的全局迭代）未能收敛时发生，并且依靠之前在标准处理期间存储于样本缓冲器内的均衡数据。在重试处理正在进行的情形中（块350），确定它是否是在标准处理之后被应用的首次全局迭代（即，第一次）（块355）。在它是首次全局迭代的情形中（块355），确定在标准处理结束时可获得的解码输出是否将被用来计算轨道间干扰（块360）。在解码输出将被使用的情形中（块360），通过将解码输出（即，由图3b的块346产生）用作被输入到以上关于图2所讨论的公式中的
Figure BDA00003494136700101
来计算轨道间干扰的估计值（块365）。另选地，在不使用解码输出的情形中（块360），通过将硬判决输出（即，由图3b的块326产生）用作被输入到以上关于图2所讨论的公式中的
Figure BDA00003494136700111
，来计算轨道间干扰的估计值（块370）。
进而，通过从初始的均衡输出中减去所计算出的轨道间干扰，由此使用该轨道间干扰来计算均衡输出（块375）。然后，均衡输出被存储于样本缓冲器，以代替初始的均衡输出（块380）。相反，在重试处理没有在进行（即，标准处理仍然在进行）（块350）或者它不是首次重试处理（块355）的情形中，不执行轨道间干扰消除，并且初始的均衡输出被作为均衡输出保存于缓冲器内（块385）。
然后，确定数据检测器电路是否可用（块325）。在数据检测器电路可用的情形中（块325），来自样本缓冲器的下一个均衡输出被选择用于处理（块330），并且对所选择的均衡输出执行数据检测以得出检测输出（块335）。数据检测可以是（但不限于）Viterbi算法数据检测或最大后验数据检测。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的其他数据检测算法。然后，检测输出被存储于中央存储器，在该中央存储器内，它等待下游的数据解码器电路变为可用（块340）。
按照图3b的流程图301，与先前所描述数据检测过程并行地，确定数据解码器电路是否可用（块306）。数据解码器电路可以是例如本技术领域已知的低密度数据解码器电路。在数据解码器电路可用的情形中（块306），先前存储的检测输出的派生物（derivative）被从中央存储器中获取，并被用作所接收到的代码字（块311）。数据解码算法被应用于所接收到的代码字，以得出解码输出（块316）。然后，确定解码输出是否收敛（例如，产生原始写入数据，由没有剩余的不满足的检查指示）（块321）。在解码输出收敛的情形中（块321），收敛的代码字被提供作为解码输出（块326）。
另选地，在解码输出未能收敛（例如，仍有错误）的情形中（块321），确定另一个局部迭代是否是所期望的（块331）。在某些情形中，作为默认，每次全局迭代允许7次局部迭代。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的另外的默认局部迭代次数。在期望进行另一个局部迭代的情形中（块331），数据解码算法通过将当前的解码输出用作引导来重新应用（块316）。
另一方面，在不期望进行另一个局部迭代的情形中（块331），确定是否允许另一个全局迭代（块336）。在默认情况下，在中央存储器和输出存储器记录队列内存在足够的可用空间以允许再次通过对当前处理的代码字的处理的情形中，允许另一个全局迭代。在中央存储和输出存储器记录队列内的可用空间的数量是正在由同时处理的代码字所使用以收敛的迭代次数的函数。有关输出队列时间限制的更多细节可参见例如题目为“Systems Methods for Queue Based Data Detection andDecoding”且由Yang等人于2008年5月8日提交的美国专利申请No.12/114,462。上述参考文献的全文通过引用被并入本文，以用于各种目。因而，代码字可以通过全局迭代继续处理的时间量是中央存储器和输出存储器记录队列的可用性的函数。通过限制可以执行的全局迭代的次数，能够减少代码字可以通过全局迭代继续处理的时间量。
在允许另一个全局迭代的情形中（块336），解码输出的派生物被存储于中央处理器（块346）。被存储于中央存储器的解码输出的派生物触发块305的数据集就绪询问，以开始数据检测过程。另选地，在不允许另一个全局迭代的情形中（块336），指示未能收敛（块341），并且提供当前的解码输出（块326）。
转至图4，图中示出了根据本发明的某些实施方式的包括基于可选择的解码或硬判决输出/检测输出的ITI消除电路的数据处理电路400。数据处理电路400包括接收模拟输入408的模拟前端电路410。模拟前端电路410处理模拟输入408，并且将被处理后的模拟信号412提供给模拟-数字转换器电路415。模拟前端电路410可以包括（但不限于）本技术领域已知的模拟滤波器和放大器电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以作为模拟前端电路410的一部分而被包含的各种电路。在某些情况下，模拟输入408源自于被相对于存储介质（未示出）布置的读/写头组件（未示出）。在其他情况下，模拟输入408源自于可操作用于接收来自传输介质（未示出）的信号的接收器电路（未示出）。传输介质可以是有线的或无线的。基于本文所提供的公开内容，本领域技术人员应当意识到模拟输入408可以源自于其的各种源。
模拟-数字转换器电路415将处理后的模拟信号412转换成相应的一系列数字样本417。模拟-数字转换器电路415可以是本技术领域已知的能够产生与模拟输入信号对应的数字样本的任何电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种模拟-数字转换器电路。数字样本417被提供给均衡器电路420。均衡器电路420将均衡算法应用于数字样本417，以得出均衡输出422。在本发明的某些实施方式中，均衡器电路420是本技术领域已知的数字有限脉冲响应滤波器电路。
均衡输出422被提供给样本缓冲电路475，在该样本缓冲电路475中均衡输出422起初被作为缓冲数据477提供给轨道间干扰消除电路440，该轨道间干扰消除电路440计算轨道间干扰并且从缓冲数据477中减去所计算出的干扰以得出校正输出442。校正输出442被用来重写均衡数据422，并且然后被作为缓冲数据477提供给数据检测器电路425。得出校正数据422的过程将在下面更详细地讨论。
在某些情况下，数据检测器电路425包括初级数据检测器电路和次级数据检测器电路。在这种情况下，均衡输出422可以跳过样本缓冲电路475，被直接提供给次级数据检测器电路。样本缓冲电路475将均衡输出422存储为缓冲数据477，以通过数据检测器电路425在后续迭代中使用。数据检测器电路425可以是本技术领域已知的能够产生检测输出427的任何数据检测器电路。作为一些实例，数据检测器电路425可以是（但不限于）本技术领域已知的Viterbi算法检测器电路或最大后验检测器电路。要注意的是，一般性短语“Viterbi数据检测算法”或“Viterbi算法数据检测器电路”按它们最广泛的意义来使用，以意指任何Viterbi检测算法或Viterbi算法检测器电路或者它们的变体，包括（但不限于）双向Viterbi检测算法或双向Viterbi算法检测器电路。同样，一般性短语“最大后验数据检测算法”或“最大后验数据检测器电路”按它们最广泛的意义来使用，以意指任何最大后验检测算法或检测器电路或者它们的变体，包括（但不限于）简化的最大后验数据检测算法和最大对数最大后验数据检测算法，或者相应的检测器电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式使用的各种数据检测器电路。检测输出427可以包括硬判决和软判决两者。术语“硬判决”和“软判决”按它们最广泛的意义来使用。特别地，“硬判决”是指示预期的原始输入值（例如，二进制的“1”或“0”，或者非二进制的数字值）的输出，而“软判决”指示相应的硬判决为正确的可能性。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种硬判决和软判决。
检测输出427被提供给中央队列存储器电路460，该中央队列存储器电路460进行操作以缓冲在数据检测器电路425和数据解码器电路450之间传递的数据。在某些情况下，中央队列存储器电路460包括本技术领域已知的交织（即，数据混合）和解交织（即，数据解混合）电路。当数据解码器电路450可用时，数据解码器电路450从中央队列存储器电路460获取检测输出427，作为解码器输入456。数据解码器电路450将数据解码算法应用于解码器输入156，以求恢复原始写入的数据。数据解码算法的结果被提供作为解码输出452。类似于检测输出427，解码输出452可以包括硬判决和软判决两者。例如，数据解码器电路450可以是本技术领域已知的能够将解码算法应用于所接收到的输入的任何数据解码器电路。数据解码器电路450可以是（但不限于）本技术领域已知的低密度奇偶校验（LDPC）解码器电路或Reed Solomon解码器电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种数据解码器电路。在原始数据恢复（即，数据解码算法收敛）或者超时条件发生（例如，如果样本缓冲电路475接近于装满）的情形中，解码输出452被存储于包含在硬判决输出电路480内的存储器。进而，硬判决输出电路480将收敛的解码输出452作为数据输出484提供给接收方（未示出）。接收方可以是例如可操作用于接收被处理的数据集的接口电路。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的各种接收方。在超时条件之前原始数据未恢复（即，数据解码算法未能收敛）的情形中，解码输出452指示数据不能使用（这将在下文更具体地讨论），并且数据输出484被类似地识别为不能使用的。
可以进行通过数据检测器电路425与数据解码器电路450的组合的一次或多次迭代，以致力于收敛在原始写入的数据集上。如上所述，通过数据检测器电路和数据解码器电路两者的处理被称为“全局迭代”。对于首次全局迭代，数据检测器电路425在没有来自解码输出的引导的情况下，将数据检测算法应用于作为缓冲数据477被接收的均衡输出422。对于后续的全局迭代，数据解码器电路425在解码输出452的引导下，将数据检测算法应用于缓冲数据477。对于第二及随后的全局迭代，缓冲数据477可以被校正数据442重写，或者可以保持均衡数据422，这取决于轨道间干扰消除是否在标准处理（即，在线处理）和重试处理（即，离线处理）两者中执行（将在下文更全面地描述）。为促进该引导，解码输出452作为解码器输出454存储于中央队列存储器电路460，并且在缓冲数据477通过数据检测器电路425重新处理时，从中央队列存储器电路460作为检测器输入429提供。
在每次全局迭代的过程中，数据解码器电路450有可能进行一次或多个局部迭代，包括将数据解码算法应用于解码器输入456。对于首次局部迭代，数据解码器电路450在没有来自解码输出452的引导的情况下应用数据解码器算法。对于后续的局部迭代，数据解码器电路450在前一解码输出452的引导下将数据解码算法应用于解码器输入456。所允许的局部迭代次数可以是例如10次。基于本文提供的公开内容，本领域技术人员应当意识到可以根据本发明的不同实施方式而允许的各种不同的局部迭代次数。在通过数据解码器电路450的局部迭代的次数超过允许次数，但确定在数据集的标准处理的过程中允许至少一个附加的全局迭代的情形中，解码输出452作为解码输出454被提供回到中央队列存储器电路460。解码输出454被保存于中央队列存储器电路460，直到数据检测器电路425变为可用于执行附加的处理。
相反，在通过数据解码器电路450的局部迭代次数超过允许次数，并且确定已经超过了数据集可容许的全局迭代次数，和/或超时，或存储器使用要求终止特定数据集的处理的情形中，数据集的标准处理结束并且指示错误。在某些情况下，可以应用重试处理或某些离线处理，以恢复以其它方式未收敛的数据集。基于本文所提供的公开内容，本领域技术人员应当意识到可以应用于恢复以其它方式不可恢复的数据集的各种非标准处理技术。
如上所述，缓冲数据477最初为均衡输出422，但是被校正数据442代替，以适应在首次及随后的全局迭代（或者重试处理）中通过数据检测器电路425和数据解码器电路450的处理。为执行轨道间干扰消除，缓冲数据477被提供给轨道间干扰消除电路440，该轨道间干扰消除电路440计算轨道间干扰并且从所接收到的缓冲数据477中减去所计算出的轨道间干扰，以得出校正数据442。轨道间干扰可以按照题目为“Systems and Methods for Block-wise Inter-track InterferenceCompensation”的由Mathew等人于2011年7月19日提交的美国专利申请No.US2012/0063023A1所讨论的方式计算。上述参考文献的全文通过引用被并入本文，以用于各种目的。特别地，用于轨道间干扰计算的途径可以按照上述参考文献所给出的公式（除a输入对应于反馈输入438之外）来完成。
另选地，轨道间干扰可以按照以下公式来计算：
干扰=g-[k]*a-[n-k]，其中
g-[k]=n个样本的{e[n]·a-[n-k]}的均值，且
Figure BDA00003494136700161
在上述公式中，
Figure BDA00003494136700162
是反馈输入438，g[k]是可以预先计算出的ITI响应系数，a-[n-k]是旁侧轨道的NRZ数据444（即，来自与当前被处理的轨道相邻的轨道的硬判决数据）。在某些情况下，n是五千（5000）个样本，但是，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的其他样本数。取决于选择输入437，反馈输入438被选择器电路436选为检测输出492或反馈输入432之一。选择输入437由基于状态的选择器电路438提供。在本发明的一种实施方式中，基于状态的选择器电路438促使检测输出492在首次全局迭代之前被选出，而反馈输入432在第二次全局迭代期间被选出。取决于选择输入434，反馈输入432被选择器电路430选为解码输出452或数据输出484之一。另选地，解码输出452或数据输出484中的一个或另一个可以被硬连线为反馈输入432，在这种情况下，选择器电路430被去除。
然后，所计算出的干扰由轨道间干扰消除电路440按照以下公式从缓冲数据477中减去，以得出校正输出442：
校正输出442[n]=缓冲数据[n]477–干扰[n]，
其中n指示特定的位或符号。校正数据442然后被写入样本缓冲电路475，然后在该样本缓冲电路475中，能够将校正数据442提供作为缓冲数据477，以用于通过数据检测器电路425和数据解码器电路450的后续迭代。
反馈输入432可以由选择器电路430和选择器电路436选择为检测输出492、数据输出484或解码输出452。在轨道间干扰消除在标准的处理期间完成的情形中，可以进行计算轨道间干扰的处理两次。第一次是在数据集通过数据检测器电路425和数据解码器电路450处理之前将检测输出492用作反馈输入438来完成。第二次是将由前一全局迭代产生的解码输出452用作反馈输入438来完成。检测输出492由数据检测器电路490提供，该数据检测器电路490提供对来自数据检测器电路425的输出的近似。该近似的准确度低于稍后可获得的解码输出452。正因如此，在首次全局迭代之前计算出的校正数据442的准确度低于在首次全局迭代之后计算出的准确度。由于可获得更准确的数据，因而样本缓冲器475被重写以反映更准确的数据。另一方面，在仅对重试处理进行轨道间干扰消除的情形中，可在数据解码器电路450的失效之后获得的、用以在标准处理期间收敛的数据输出484被提供给轨道间干扰消除电路440，在该轨道间干扰消除电路440中，将数据输出484用于计算在重试处理期间的全部后续全局迭代中被用来代替均衡输出422的校正输出442。
转至图5a-5b，流程图500、501示出了根据本发明的各种实施方式的用于使用基于可选择的解码输出或硬判决输出/检测输出的ITI消除来处理数据的方法。按照图5a的流程图500，接收模拟输入（块505）。模拟输入可以源自于例如存储介质或数据传输通道。基于本文所提供的公开内容，本领域技术人员应当意识到模拟输入的各种源。模拟输入被转换成一系列数字样本（块510）。该转换可以使用本技术领域已知的模拟-数字转换器电路或系统来完成。要注意的是，本技术领域已知的能够将模拟信号转换成代表所接收到的模拟信号的一系列数字值的任何电路都可以使用。产生的数字样本被均衡化，以得到初始均衡输出（块515）。在本发明的某些实施方式中，使用本技术领域已知的数字有限脉冲响应电路来完成均衡。基于本文所提供的公开内容，本领域技术人员应当意识到可以用于代替这样的数字有限脉冲响应电路来根据本发明的不同实施方式执行均衡的各种均衡器电路。将初始的均衡输出存储于缓冲器（块520）。
确定重试处理是否正在进行（块550）。重试处理在标准处理（即，应用于数据集的初始数量的全局迭代）未能收敛时发生，并且依靠之前在标准处理期间存储于样本缓冲器内的均衡数据。在重试处理正在进行的情形中（块550），确定它是否是在标准处理之后应用的首次全局迭代（即，第一次迭代）（块555）。在它是第一次迭代的情形中（块555），确定在标准处理结束时可获得的解码输出是否将被用来计算轨道间干扰（块560）。在解码输出将被使用的情形中（块560），通过将解码输出（即，由图5b的块546产生）用作被输入到以上关于图4所讨论的公式中的来计算轨道间干扰的估计值（块565）。另选地，在解码输出不将被使用的情形中（块560），通过将硬判决输出（即，由图5b的块526产生）用作被输入到以上关于图4所讨论的公式中的来计算轨道间干扰的估计值（块570）。
在重试处理没有进行（即，标准处理仍然在进行）（块550）的情形中，确定它是否是首次迭代（应用于数据集的首次全局迭代）（块585）。在它为首次迭代的情形中（块585），将数据检测应用于初始的均衡输出，以得出初步检测输出（块590）。数据检测可以是本技术领域已知的有限的数据检测处理。通过将初步检测输出用作被输入到以上关于图4所讨论的公式中的
Figure BDA00003494136700192
，来计算轨道间干扰的估计值（块595）。另选地，在它不是首次迭代的情形中（块585），确定第二次迭代是否是下一个（块599）。在第二次迭代为下一次的情形中（块599），通过将来自前一迭代的解码输出（即，由图5b的块546产生）用作被输入到以上关于图4所讨论的公式中的
Figure BDA00003494136700191
来计算轨道间干扰的估计值（块565）。
进而，通过从初始的均衡输出中减去所计算出的轨道间干扰，从而使用该轨道间干扰来计算均衡输出（块575）。然后，将均衡输出存储于样本缓冲器，以代替初始的均衡输出（块580）。相反，在没有任一重试处理进行并且它既不是数据集的首次全局迭代也不是其第二次全局迭代（即，标准处理仍然在进行）（块550、585、599）或者它不是第一次重试处理（块555）的情形中，不执行轨道间干扰消除并且将初始的均衡输出作为均衡输出保存于缓冲器内（块585）。
然后，确定数据检测器电路是否可用（块525）。在数据检测器电路可用的情形中（块525），选出来自样本缓冲器的下一个均衡输出以用于处理（块530），并且对所选出的均衡输出执行数据检测以得出检测输出（块535）。数据检测可以是（但不限于）Viterbi算法数据检测或最大后验数据检测。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的其他数据检测算法。然后，将检测输出存储于中央存储器，在该中央存储器内，它等待下游的数据解码器电路变为可用（块540）。
按照图5b的流程图，与先前所描述数据检测过程并行地，确定数据解码器电路是否可用（块506）。数据解码器电路可以是例如本技术领域已知的低密度数据解码器电路。在数据解码器电路可用的情形中（块506），从中央存储器中获取先前存储的检测输出的派生物，并将其用作所接收到的代码字（块511）。数据解码算法被应用于所接收到的代码字，以得出解码输出（块516）。然后，确定解码输出是否收敛（例如，产生原始写入的数据，由没有剩余的不满足的检查指示）（块521）。在解码输出收敛的情形中（块521），收敛的代码字被提供作为解码输出（块526）。
另选地，在解码输出未能收敛（例如，仍有错误）的情形中（块521），确定是否期望进行另一个局部迭代（块531）。在某些情形中，作为默认，每次全局迭代允许7次局部迭代。基于本文所提供的公开内容，本领域技术人员应当意识到可以关于本发明的不同实施方式而使用的其它的默认局部迭代次数。在期望进行另一个局部迭代的情形中（块531），通过将当前的解码输出用作引导来重新应用数据解码算法（块516）。
另选地，在不期望进行另一个局部迭代的情形中（块531），确定是否允许另一个全局迭代（块536）。在默认情况下，在中央存储器和输出存储器记录队列内存在足够的可用空间以允许再次通过处理当前处理的代码字的情形中，允许另一个全局迭代。在中央存储器和输出存储器记录队列内的可用空间的数量，是由同时处理的代码字使用以收敛的迭代次数的函数。有关输出队列时间限制的更多细节可参见例如题目为“Systems Methods for Queue Based Data Detection and Decoding”由Yang等人于2008年5月8日提交的美国专利申请No.12/114,462。上述参考文献的全文通过引用被并入本文，以用于各种目的。因而，代码字可以通过全局迭代继续进行处理的时间量是中央存储器和输出存储器记录队列的可用性的函数。通过限制可以执行的全局迭代的次数，能够减少代码字可以通过全局迭代继续进行处理的时间量。
在允许另一个全局迭代的情形中（块536），将解码输出的派生物存储于中央处理器（块546）。被存储于中央存储器的解码输出的派生物触发块505的数据集就绪询问，以开始数据检测过程。另一方面，在不允许另一个全局迭代的情形中（块536），指示未能收敛（块541），并且提供当前的解码输出（块526）。
转至图6，图中示出了根据本发明的各种实施方式的包括具有基于解码输出的轨道间干扰补偿电路的读通道电路610的存储系统600。存储系统600可以是例如硬盘驱动器。存储系统600还包括前置放大器670、接口控制器620、硬盘控制器666、电机控制器668、主轴电机672、盘片678和读/写头组件676。接口控制器620控制数据进/出盘片678的寻址和时序。在盘片678上的数据包括在组件被适当地定位于盘片678之上时，可以由读/写头组件676检测到的磁信号组。在一种实施方式中，盘片678包含按照纵向或垂直的记录方案记录的磁信号。
在典型的读操作中，读/写头组件676由电机控制器668准确定位于盘片678上的期望数据轨道之上。电机控制器668既相对于盘片678定位读/写头组件676，也通过在硬盘控制器666的引导之下将读/写头组件移至盘片678上的适当数据轨道，来驱动主轴电机672。主轴电机672以确定的旋转速率（RPM）来旋转盘片678。一旦读/写头组件678被定位于适当的数据轨道附近，代表着盘片678上的数据的磁信号在盘片678由主轴电机672旋转时，被读/写头组件676感测。所感测的磁信号被提供作为代表着盘片678上的磁数据的连续、微小的模拟信号。该微小的模拟信号经由前置放大器670从读/写头组件676被传输到读通道电路610。前置放大器670可操作用于放大从盘片678获取的微小的模拟信号。进而，读通道电路610解码所接收到的模拟信号并使其数字化，以重建原始写入盘片678的信息。该数据作为读数据603提供给接收电路。写操作基本上与之前的读操作相反，写入数据601被提供给读通道电路610。然后，该数据被编码并被写入盘片678。
在读操作期间，数据被从盘片678中感测出，并且通过包含数据检测器电路和数据解码器电路的数据处理电路来被处理。该数据处理包括轨道间干扰的消除。轨道间干扰的消除可以使用与以上关于图2或图4所讨论的电路类似的电路来完成，和/或可以使用以上关于图3a-3b或图4a-4b所讨论的方法。
应当注意，存储系统600可以被集成于较大存储系统内，例如基于RAID（廉价盘的冗余阵列或独立盘的冗余阵列）的存储系统此类的较大存储系统。这样的RAID存储系统通过冗余来提高稳定性和可靠性，将多个盘组合成逻辑单元。数据可以按照各种算法散布于包含于RAID存储系统内的多个盘上，并且可以如同它是单个盘那样地由操作系统来访问。例如，数据可以被镜像存储于RAID存储系统内的多个盘，或者可以按照多种技术被划分并分布于多个盘上。如果在RAID存储系统内的少数盘失效或者变为不可用，则可以使用错误校正技术基于来自RAID存储系统内的其他盘的数据的剩余部分来重建丢失的数据。在RAID存储系统中的盘可以是（但不限于）单独存储系统（例如，存储系统600），并且可以布置为彼此紧密靠近的，或者可以为了提高安全性而分布得较远。在写操作中，将写入数据提供给控制器，该控制器例如通过镜像存储或通过分条存储（striping）写入数据，来将写入数据存储于盘上。在读操作中，控制器从盘中检索出数据。然后，控制器如同RAID存储系统为单个盘那样地，得出所产生的读取数据。
相对于读通道电路610使用的数据解码器电路可以是（但不限于）本技术领域已知的低密度奇偶校验（LDPC）解码器电路。这样的低密度奇偶校验技术可应用于虚拟地通过任何通道来传输信息或者虚拟地在任何介质上存储信息。传输应用包括（但不限于）光纤、射频通道、有线或无线局域网、数字用户线路技术、无线蜂窝、通过任何介质（诸如铜或光纤）的以太网、电缆通道（诸如有线电视）以及地球-卫星通信。存储应用包括（但不限于）硬盘驱动器、光盘、数字视频盘、磁带和存储装置（诸如DRAM、NAND闪存、NOR闪存、其他非易失性存储器及固态驱动器）。
另外，应当注意，存储系统600可以被修改成包括除了由盘片678提供的存储之外的用来存储数据的固态存储器。该固态存储器可以与盘片678并行地使用，以提供附加的存储。在这种情况下，固态存储器接收信息并将其直接提供给读通道电路610。另选地，固态存储器可以被用作高速缓存，在高速缓存中它提供了比盘片678所提供的存取时间更快的存取时间。在这种情况下，固态存储器可以布置于接口控制器620与读通道电路610之间，其中它在所请求的数据在固态存储器内不可获得时或者在固态存储器不具有足够的存储来保持新写入的数据集时，作为通往盘片678的通道来操作。基于本文所提供的公开内容，本领域技术人员应当意识到包含盘片678和固态存储器两者的各种存储系统。
应当注意，在上述应用中讨论的各种块可以连同其他功能一起实现于集成电路内。此类集成电路可以包括给定的块、系统或电路的所有功能，或者只包括块、系统或电路的一个子集。此外，块、系统或电路的元素可以实现于多个集成电路上。此类集成电路可以是本技术领域已知的任何类型的集成电路，包括（但不限于）：单片集成电路、倒装芯片集成电路、多芯片模块集成电路和/或混合信号集成电路。应当注意，本文所讨论的块、系统或电路的各种功能可以用软件或固件来实现。在某些这样的情况下，整个系统、块或电路可以使用其它的软件或固件等效物来实现。在其他情况下，给定的系统、块或电路的一个部分可以以软件或固件实现，而另一部分可以以硬件实现。
总之，本发明提供了用于处理来自存储介质的数据的新的系统、装置、方法和配置。虽然以上已经给出了本发明的一种或多种实施方式的详细描述，但是本领域技术人员应当清楚不脱离本发明的精神的各种替换方案、修改以及等效物。例如，本发明的一种或多种实施方式可以应用于各种数据存储系统和数字通信系统，诸如，带记录系统、光盘驱动器、无线系统和数字用户线路系统。因此，以上的描述不应被看作是对本发明的范围的限定，本发明的范围由所附的权利要求书限定。

Claims (20)

1.一种数据处理系统，所述系统包括：
轨道间干扰消除电路，其可操作用于计算在来自存储介质上的第一位置的第一数据集的元素与来自所述存储介质上的第二位置的第二数据集的一个或多个元素之间的估计的轨道间干扰，其中所述轨道间干扰至少部分地基于源自于解码数据集的反馈来计算。
2.根据权利要求1所述的系统，其中所述系统还包括：
可操作用于将数据检测算法应用于数据输入以得到检测输出的数据检测器电路；以及
可操作用于将数据解码算法应用于所述检测输出以得到所述解码数据集的数据解码器电路。
3.根据权利要求2所述的系统，其中所述数据检测器电路选自包括最大后验数据检测器电路和Viterbi算法数据检测器电路的组。
4.根据权利要求2所述的系统，其中所述数据解码器电路是低密度奇偶校验解码器电路。
5.根据权利要求2所述的系统，其中所述轨道间干扰仅在所述数据输入通过了所述数据检测器电路和所述数据解码器电路之后计算。
6.根据权利要求2所述的系统，其中所述数据检测器电路是第一数据检测器电路，其中所述检测输出是第一检测输出，其中所述数据检测算法是第一数据检测算法，其中所述估计的轨道间干扰是第一估计轨道间干扰，并且其中所述系统还包括：
可操作用于将第二数据检测算法应用于所述数据输入以得到第二检测输出的第二数据检测器电路；并且
其中所述轨道间干扰消除电路还可操作用于至少部分地基于所述第二检测输出来计算在所述第一数据集的元素与所述第二数据集的一个或多个元素之间的第二估计轨道间干扰。
7.根据权利要求6所述的系统，其中所述第二估计轨道间干扰在所述数据输入首次通过所述数据检测器电路和所述数据解码器电路之前计算，并且其中所述第二估计轨道间干扰在所述数据输入首次通过所述数据检测器电路和所述数据解码器电路之后计算。
8.根据权利要求2所述的系统，其中所述数据输入是第一数据输入，并且其中所述轨道间干扰消除电路可操作用于从第二数据输入减去所述轨道间干扰以得到所述第一数据输入。
9.根据权利要求8所述的系统，其中所述系统还包括可操作用于使样本集均衡化以得到所述第二数据输入的均衡器电路。
10.根据权利要求1所述的系统，其中所述反馈选自包括硬判决输出和所述解码输出的解交织版本的组。
11.根据权利要求1所述的系统，其中所述系统被实现为集成电路的一部分。
12.根据权利要求1所述的系统，其中所述系统被并入包含所述存储介质的硬盘驱动器内。
13.一种用于消除轨道间干扰的方法，所述方法包括：
接收源自于存储介质上的选定轨道的第一数据集；
接收源自于所述存储介质上的与所述选定轨道相邻的轨道的第二数据集，其中所述第二数据集已经通过数据检测器电路和数据解码器电路进行了处理；
通过所述数据检测器电路将数据检测算法应用于源自于所述第一数据集的检测器输入，以得到检测输出；
通过数据解码器电路将数据解码算法应用于所述检测输出，以得到解码输出；并且
至少基于所述第二数据集与源自于所述解码输出的反馈的组合来计算估计的轨道间干扰。
14.根据权利要求13所述的方法，其中所述反馈选自包括硬判决输出和所述解码输出的解交织版本的组。
15.根据权利要求13所述的方法，其中所述轨道间干扰仅在所述检测器输入通过了所述数据检测器电路和所述数据解码器电路之后计算。
16.根据权利要求13所述的方法，其中所述方法还包括：
从所述第一数据集减去所述估计的轨道间干扰以得到所述检测器输入。
17.根据权利要求13所述的方法，其中所述数据检测器电路是第一数据检测器电路，其中所述检测输出是第一检测输出，其中所述数据检测算法是第一数据检测算法，其中所述估计的轨道间干扰是第一估计轨道间干扰，并且其中所述方法还包括：
通过所述第二数据检测器电路将第二数据检测算法应用于所述检测器输入，以得到第二检测输出；并且
至少基于所述第二检测输出与所述第二数据集的组合来计算第二估计轨道间干扰。
18.根据权利要求17所述的方法，其中所述第二估计轨道间干扰在所述数据输入首次通过所述数据检测器电路和所述数据解码器电路之前计算，并且其中所述第二估计轨道间干扰在所述数据输入首次通过所述数据检测器电路和所述数据解码器电路之后计算。
19.一种数据存储装置，所述数据存储装置包括：
存储介质；
相对于所述存储介质布置的读/写头组件；
可操作用于经由所述读/写头组件将来自所述存储介质的信息集转换成样本集的模拟-数字转换器电路；
读通道电路，包括：
可操作用于使所述样本集均衡化以得到数据输入的均衡器电路；
可操作用于将数据检测算法应用于源自于所述数据输入的检测器输入以得到检测输出的数据检测器电路；
可操作用于将数据解码算法应用于所述检测输出以得到解码数据集的数据解码器电路；以及
可操作用于计算在所述数据输入的元素与所述存储介质上来自同所述信息集相邻的位置的数据集的一个或多个元素之间的估计的轨道间干扰的轨道间干扰消除电路，其中所述轨道间干扰至少部分地基于源自于解码数据集的反馈来计算。
20.根据权利要求19所述的存储装置，其中所述存储装置还包括：
可操作用于接收保持于所述存储介质上的数据的固态存储器。
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