JPS59186016A - 記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は論理装置の検査診断に有用な記憶回路に関する
。

従来の記憶回路は、■−込み番地指定信号，胱出し番地
指定信号、書込みデータ，読出しデータ出力および書込
みのタイミングを規定するクロック信号を備え，誉込み
番地指定信号で指定される番地に与えられた書込みデー
タをクロック信号の供給に同期して瞥込み、ｉた読出し
番地指定信号で指定される番地の記憶内容を読出しデー
タとして読み出すように構成されている。この記憶回路
は論理装置内において処理すべきデータ等を一時保持す
る目的で用いられている。

一般に，ゲート回路およびレジスタで構成されている順
序論理回路装置の機能試験は，試験時に対象順序論理回
路を擬似的な組み合せ回路に変換することにより容易に
できることが知られている。

すなわち、この方式では試験対象回路内の各レジスタに
関して本来の機能の他に，制御信号に基づいて全レジス
タがシフトレジスタになるような構成を採用し，試験時
にはシフトレジスタ径路を介して全レジスタに任意の値
が設定され、回路の通常動作後再び制御信号によりシフ
トレジスタ径路を介して全レジスタの内容が読み出され
る。これにより対象順序回路の全レジスタを回路の入力
端子および回路の出力端子と同等に扱うことが可能とな
る。

しかし前述の記憶回路を含む従来の論理装置にこの試験
方式を適用するには、記憶回路の全ビットをシフトレジ
スタ径路に組み込むことが必要であるが，記憶回路の全
記憶セルにシフト動作を行なう様な回路を付加すること
は，その付加量が膨大であることおよびこの付加回路が
記憶回路本来の性能を著しく低下させることで採用され
難い。

このため試験時に第１図にポアように、第１の論理回路
１１（ゲートおよびレジスタを含む）と第２の論理回路
１２（ゲートおよびレジスタを含む）との間に存在する
記憶回路１３を迂回するような方式が採られている。こ
の方式においては状態指定信号工４によりデータ切換回
路１５を動作させ、記憶回路からのデータ１６と迂回路
１７からのデータと全切り換えることが必要である。こ
の方式は，シフトレジスタ径路を用いる試験時において
は記憶回路が試験されていないため別途試験を行なわな
ければならず試験が繁雑になること。

さらにこの記憶回路のデータ出力が、その径路に他のレ
ジスタ回路を含まないで第２の論理回路１２および第１
の論理回路１１を介して再び記憶回路１３の入力となる
場合には論理信号のループが発生し論理状態が確定しな
い場合があることなどの欠点を有している。

次に．装置の電源投入時にはこれに組込まれた記憶回路
の各記憶セルの状態はまちまちであり。

記憶内容を特定できない。このため電源投入時には記憶
回路に格納されているデータと、これのバリティチェッ
クピットとの対応関係もまちまちと＆りているので，こ
の記憶回路の使用に先立ち一定の初期設定すなわちイニ
シャライズを行なう必要がある。従来のイニシャライズ
においては、通常のり一ド／ライト動作により一定のデ
ータを書き込んでいるが，当該記憶回路の周辺の論理回
路を介して行なうためその制御が容易でなく、且記憶回
路のアドレスの数に相当する回数の書込み動作を行なう
必要があり，また周辺論理回路に異常がある場合には正
しくイニシャライズできないという欠点がある。また書
込み手段を操作して全アドレスに同時に同一データを書
きこむことによジ、画一的にイニシャライズする方法も
あるが全記憶セルが同時に動作するため一時に電源電流
の大きな変化を招き，回路の安定動作上好ましくないと
いう欠点がある。

本発明の目的は上述の従来装置の欠点を除去しイニシャ
ライズが容易で且検査診断に有効な記憶回路を提供する
ことにある。

記記憶手段を通常状態で使用すべきかシフト状態で使用
すべきかイニシャライズ状態で使用すべきかを指定する
状態指定手段と、前記状態指定手段によりシフト状態お
よびイニシャライズ状態のいずれか一つの状態に指定さ
れたときにクロック信号に同期してその同番を歩進する
アドレスカウンタと、前記状態指定手段により通常状態
と指定されたときには外部より与えられる書込み番地信
号によりまたシフト状態およびイニシャライズ状態のい
ずれか一つの状態に指定されたときには前記アドレスカ
ウンタの出力信号により決定される前記記憶手段の記憶
位置に（込みデータを書き込む書込み手段と、前記状態
指定手段により通常状態を担屋されたときには外部より
与えられる読出し番地信号によりまたシフト状態を指定
されたときには前記アドレスカウンタの出力信号により
決定される前記記憶手段の対応する記憶位置からデー、
　　タを読み出す読出し手段と、前記状態指定手段によ
り通常状態が指定されたときには外部より与えられるデ
ータをまたシフト状態が指定されたときには前記読出し
手段により読み出され１ビツトシフトしたデータおよび
外部よりの１ビツトシフト入力データをまたイニシャラ
イズ状態が指定されたときには予め定めたデータを前記
記憶手段の書込みデータとして供給する書込みデータ供
給手段とを含む。

次に本発明の実施例について図面を参照して詳細に説明
する。

第２図には本発明の記憶回路の一実施例が示されておジ
、状態指定信号入力１００．クロック信号人力２２、ア
ドレスカウンタ２３、誉込み回路２４、読出し回路２５
、曹込みデータ供給回路２６が構成されている。

状態指定信号１００は２ビツトにより下表のように状態
を指定する信号である。

アドレスカウンタ２３は、状態指定信号１００がシフト
状態およびイニシャライズ状態（信号１００−１が論理
値１１“）のときクロック信号２２の前縁（＠理値″′
０″から論理値′Ｖ１＃への変化時）においてのみプラ
ス１されるものであり、状態指定信号１００が通常状態
（信号１００−１　　が論理値′０“）のときは、クロ
ックの変化に関係なくその出力状態を保持するものであ
る。またリセット信号２７はこのアドレスカウンタ２３
をあらかじめ定められた初期状態に設定する機能を有し
ている。

書込み回路２４はＳ書込み番地選択回路２８゜書込み番
地格納回路２９、書込み番地解読回路３０、アンド回路
３１とから構成されている。ここでいう格納回路は、与
えられたクロック信号が論理値″ＯＮのとき入力をその
まま出力し、論理値１１“のとき出力を保持する回路で
ある。論理値状態指定信号１００が通常状態（信号ｉ　
ｏｏ−ｉが論理値′Ｏ″沖とき書込み番地選択回路２８
は外部よりの書込み番地指定信号３２を選択しシフト状
態及びイニシャライズ状態（信号１００−１が論理値１
１″）のときはアドレスカウンタ２３の出力信号を選択
するものである。選択された書込み番地指定信号は書込
み番地格納回路２９に入力され、書込み番地格納回路２
９の出力は書込み番地解読回路３０へ入力されている。

書込み番地解読回路３０の解読結果とクロック信号２２
とはアンド回路３１に供給されている。書込み番地解読
回路３０からの解読結果は、書込み番地格納回路２９の
出力に応じて唯一の出力信号のみが論理値１１′となり
、その他はすべて論理値１０“となる。従って書込み番
地解読回路３０の論理値１０“である出力信号を与えら
れたアンド回路３１の出力は、クロック信号２２の状態
に関係なく論理値′０″となり、書込み番地解読回路３
０の唯一の論理値′１″である出力が与えられたアンド
回路３１の出力は、クロック信号が論理値１１′のとき
論理値１１′、論理値１０＃のとき論理値１０′となる
。アンド回路３１の各出力信号と書込みデータ供給回路
２６の出力信号３３とは行列状に配列された各交点にあ
る記憶セル３４に与えられる。この記憶セル３４の状態
の変更動作は書込み番地解読回路３゜で唯一の論理値１
１′状態により選択されたアンド回路３１からの出力を
クロック信号２２により論理値１１′とし、この出力に
接続された記憶セル３４のデータ保持機能を一時的に喪
失せしめビット線（書込みデータ供給回路の出力）の状
態に対応した状態とすることにより実行される。

次に読出し回路２５においては読出し番地選択回路３５
によって状態指定信号１００が通常状態のとき外部より
の読出し番地指定信号３６を、またシフト状態のときア
ドレスカウンタ２３の出力信号を選択している。読出し
動作は、読出し番地選択回路３５の出力が読出し番地解
読回路３７により解読され、その唯一の論理値′１＃と
なる出力で活性化された番地の記憶セルの内容がセンス
線３８を介して出力２２７７回路３９で読み出され、デ
ータ出力端子４ｏに出力されることにより実行される。

さらに書込みデータ供給回路２６は。

書込みデータ選択回路４１と書込みデータ格納回路４２
とから成っている。書込みデータ選択回路４１は状態指
定信号１００が通常状態のとき（信号１００−１が論理
値１０′′で信号１００−２が論理値′１“）外部より
の書込みデータ信号４３を、シフト状態のとき（信号１
００−１が論理値１１“で信号１００−２が論理値％　
ｏ　／りは出力バッファ回路３９のデータを１ビツト・
シフトしたデータを、イニシャライズ状態のとき（信号
１００−１と信号１００−２　　とが共に論理値％　１
′′）は固定デーダ信号８０を選択している。シフト状
態のとき１ビツトシフトしたために欠けるビット位置に
は外部よりのシフト入力データ４４を供給している。曹
込みデータ選択回路４１の出力は、書込みデータ格納回
路４２に入力され、クロック信号２２が論理値１０′′
の時には入力がそのまま出力され、論理値１１″のとき
出力を保持する状態となる。なお１ビツトシフトしたた
め書込みデータ選択回路４１に接続されないデータ出力
（右端の４０）はシフト状態ではシフト出力として扱わ
れる。

さて、状態指定信号１００が通常状態でｆロック信号２
２が論理値１０“のとき、書込み番地選択回路２８、睨
出し番地選択回路３５、書込みデータ選択回路４１はそ
れぞれ外部よりの書込み番地指定信号３２、読出し番地
指定信号３６．！込みデータ入力４３ｆ！：選択してお
り、書込み番地格納回路２９および書込みデータ格納回
路４２はその入力をそのまま出力する状態となっている
。こ・のときクロック信号２２が論理値１０″であるた
めアンド回路３１の出力信号がすべて論理値１０′′と
なっており、すべての記憶セルは何らの影響も受けない
。クロック信号２２が論理値１０′′から論理値′１″
に変化することによｐ両格納回路２９および４２１−ｊ
：出力保持状態に移行するとともに、書込み番地格納回
路２９で指定される番地の記憶セル３４は書込みデータ
格納回路４２の状態をその、まま出力する状態に移行す
る。それ以後の書込み番地指定信号３２および書込みデ
ータ入力４３の状態の変化は１両格納回路２９および４
２が保持状態にあるため内部の記憶セル３４には例ら影
咎を及はさない。すなわち書込み動作はクロック信号２
２が論理値ｖ′０“から論理値″″ｌ″に変化する時点
の書込み番地指定信号と、書込みデータにより行なわれ
る。またデータ出力端子４０には読み出し番地指定信号
３６で指定される記憶番地の内容が読み出されている。

次に状態指定信号１００がシフト状態を指定した場合書
込み番地選択回路２８と読出し番地選択回路３５とはと
もにアドレスカウンタ２３の出力を選択し、書込みデー
タ選択回路４１は出力バッファ回路３９のデータを１ビ
ツトシフトしたデータおよびシフト入力データ４４とを
選択しアドレスカウンタ２３はクロック信号２２に同期
して歩進できる状態になっている。この状態においてク
ロック信号２２が論理値１０″である場合書込み番地格
納回路２９および書込みデータ格納回路４２はその入力
をそのまま出力する状態であるが、アンド回路３１の出
力信号がすべて論理値１０″であるためすべての記憶セ
ルは何らの影響も受けない。

このとき両番地解読回路３０および３７は、その入力で
ある番地指定信号がともにアドレスカウンタ２３の出力
であるところから同一の番地を指定している。したがっ
て、この時点で読み出されている番地が次に書き込まれ
る番地であり、しかも書込みデータはこの時点で読み出
されているデータを１ビツトシフトしたものとシフト入
力データとを組み合せたものである。クロック信号２２
が論理値１０“から論理値１１“に変化することにより
両格納回路２９および４２は出力保持状態に移行すると
ともに、曹込み番地格納回路２９で指定される記憶セル
３４は薔込みデータ格納回路４２の状態をそのまま出力
する状態に移行する。このときアドレスカウンタ２３も
歩進が行なわれ内容がグラス１される。このため読出し
番地解読回路３７の出力が変化し１次番地の内容が耽み
出されるが。

両格納回路２９および４２が保持状態にあるため内部の
記憶セル３４には何ら影響をも及ぼさない。

これによって１つの番地の内容が１ビツトシフトされて
再書込みが行なわれたことになる。なお、この時にシフ
トされて欠けるビット位置には外部よりのシフト入力デ
ータが書き込まれている。

シフト状態におけるシフト動作について４語×４ビット
の記憶回路を例にとってさらに散開する。

第３図（４）ではこの記憶回路の１６ビツトの記憶セル
の状態をＡ、Ｂ・・・・・・０．Ｐ（各文字は論理値１
１′　または論理値′０′　　を表わす）とし、シフト
入力データ端子（左上）と、シフト出力（右下：再書き
込みされない出力データ）、アドレスカウンタの指定す
る番地（右辺の矢印）だけが示されている。この状態で
クロック信号が論理値′ＯＩ′から論理値１１′′に変
化すると第３図の）に示す様に番地０の内容のうち３ビ
ツトが１ビツト右ヘシフトした状態で書き込まれると同
時にシフト入力データＱが左端のビット位置に書き込ま
れている。

またこの時アドレスカウンタの内容がプラス１されたた
め番地１の内容が出力端子に読み出されている。同様に
クロック信号が論理値′０′が論理値１１＃に変化する
毎の記憶回路の変化の様子が第３図（Ｃ）から第３図０
に示されている。さらにクロック信号を変化させていく
と、シフト入力端子から入力されたデータが、入力され
たときと同じ順序で出力されてくることが容易にわかる
。次にこの様な記憶回路を複数個シフト径路に関して従
属接続した様子を第４図に示す。この図において第１の
記憶回路５０のシフト出力５１は第２の記憶回路５２の
シフト入力データ端子５３に接続され。

第２の記憶回路５２のシフト出力５４は第３の記憶回路
５５のシフト入力データ端子５６に接続されている。こ
れによって、状態指定信号によってシフト状態が指定さ
れたときシフト入力データ端子５７からシフト出力端子
５８の間に記憶回路の全ビットをその径路に含む様なシ
フトレジスタが形成される。

したがって本実施例の記憶回路を用いる論理回路装置に
おいては、状態指定信号によって装置内の全記憶素子（
レジスタおよび記憶回路）の状態をシフトレジスタ径路
を介して任意の値に設定でき、さらに通常動作後再び状
態指定信号によりシフトレジスタ径路を介して全記憶素
子の内容を読み出すことができる。これにより記憶素子
を含む論理回路装置の全記憶素子を装置の入力端子およ
び出力端子と同等に扱うことが可能になる。

次に状態指定信号１００がイニシャライズ状態を指定し
た場合書込み番地選択回路２８はアドレスカウンタ２３
の出力を選択し、書込みデータ選択回路４１は固足デー
タ信号８０を選択しアドレスカウンタ２３はクロック信
号２２に同期して歩進できる状態になっている。この状
態においてクロック信号２２が論理値″０＃である場合
書込み番地格納回路２９および書込みデータ格納回路４
２はその入力をそのまま出力する状態であるが、アンド
回路３１の出力信号がすべて論理値″ＯＩであるためす
べての記憶セルは何らの影響も受けない。

クロック信号２２が論理値１０′から論理値′１Ｎに変
化することにより両格納回路２９および４２は出力保持
状態に移行するとともに、簀込み番地格納回路２９で指
定される記憶セル３４は書込みデータ格納回路４２の状
態をそのｆま出力する状態に移行する。このときアドレ
スカウンタ２３も歩進が行なわれ内容がプラス１される
。しかし１両格納回路２９および４２が保持状態にある
ため。

内部の記憶セル３４には何ら影響を及ぼさない。

論理値１１“のクロック信号により１つの番地に所属す
る記憶セル３４に固定データ信号８０が書込まれたこと
になる。以後アドレスカウンタ２３の歩進とともに次々
に固定データ信号８０が各番地の記憶セル３４に書込ま
れ、かくして電源投入時における各記憶セルの記憶状態
の無秩序さが整理されて一定の状態に設定することがで
きる。

このような記憶回路を単位として大容量の記憶回路を構
成した場合には、上述のイニシャライズ方法は更に威力
を発揮する。すなわち５通常状態で外部よりの書込み番
地指定信号３２および外部よりの書込みデータ信号４３
を利用すれば１つのクロックでは一つの番地にのみ書込
めるだけであり、全番地をイニシャライズするには番地
の数だけのクロック数を必要とする。しかし、本実施例
ではイニシャライズは大容量記憶回路を構成する単位記
憶回路毎に並列的にイニシャライズが可能であり、如何
に大容量の記憶回路でも１個の単位記憶回路をイニシャ
ライズするに要するクロック数ですむこととなる。換言
すれば、単位記憶回路のｍ倍の語数を有する大容量記憶
回路のイニシャライズに要する時間は、従来の記憶回路
の構成にくらべ本実施例では１　／　ｍに短縮できるこ
ととなる。

なお１本実施例では固定データ信号供給は、説明の便宜
上外部からの書込みデータ信号供給と別に取扱っている
が本発明はこれに限定されるものでなく、外部からの書
込みデータ信号と同様に固定データ信号も外部から供給
でき、供？ｆ＠線を同一とすることができる。この場合
には、書込みデータ選択回路４１における選択は信号１
００’−１の論理値の如何に拘らず信号１００−２か゛
論理値１１＃の場合には外部からの荀込みデータ信号を
、論理値１０″のときには出カバッ７ア回路３９のデー
タを１ビツトシフトしたデータとシフト入力データ４４
とを選択するように構成する。

さらに、本実施例においては外部よりの畳込み番地指定
信号と、外部よりの読出し番地指定信号が独立な例を示
したが、これを共用する構成にっいても本発明を適用す
ることができる。この場合番地解読回路およびビット線
とセンス線などの共用が可能であるが１通常状態におい
ては書込み動作と、読取り動作を独立に実行できなくな
る。しかしシフト状態およびイニシャライズ状態におい
ては伺ら支障にはならない。

以上のように本発明には状態指定信号により記憶回路の
全ビットをシフトレジスタ径路に組み込む様に構成しま
た状態指定信号により固定ブータラ引き込みイニシャラ
イズすることによりイニシャライズ時間を短縮できかつ
記憶回路の検査餘酊が容易にできるという効果がある。

【図面の簡単な説明】

第１図は従来の記憶回路を含む論理装置を示すブロック
図、第２図は本発明の一実施例を示す図。 第３図（Ａ）乃至第３図圓は本発明の実施例の動作を説
明する図、第４図は本発明の記憶回路をシフト径路に関
して従属接゛続した状態を示した図である。 尚２図において、１１．１２・・・・・・論理回路、１
３５０．５２．５５・・・・・・記憶回路、１４．１５
・・・・・・データ切換回路、２２・・・・・・クロッ
ク信号、２３・・・・・・アドレスカウンタ、２４・旧
・・曹込み回路、２５・・・・・・読出し回路、２６・
・・・・・書込みデータ供給回路、２８・・・・・・書
込み番地選択回路、２９・・・・・・書込み番地格納回
路、３０・・・・・・書込み番地解読回路、３１・・・
・・・アンド回路、３２・・・・・・外部よりの書込み
番地指定信号、３４・・・・・・記憶セル、３５・・・
・・・読出し番地選択回路、３６・・・・・・外部より
の読出し番地指定信号、３７・・・・・・読出し番地解
読回路、３９・・・・・・出力バッファ回路、４゛０・
・団・データ出力端子、４１・・・・・・書込みデータ
選択回路、４２・・・・・・書込みデータ格納（ロ）路
、４３・・・・・・外部よりの瞥込みデータ信号、４４
，５３，５６．５７・・・・・・シフト入力データ、５
１，５４．５８・・・・・・シフト出力、８０・・川・
固定データ信号、１００・・・・・・状態指定信号であ
る。 警　１　回 際２回

Claims (1)

1. 【特許請求の範囲】 前記記憶手段を通常状態で使用すべきかシフト状態で使
   用すべきかイニシャライズ状態で使用すべきかを指定す
   る状態指定手段と、前記状態指定手段によりシフト状態
   およびイニシャライズ状態のいずれか一つの状態に指定
   されたときにクロック信号に同期してその内容を歩進す
   るアドレスカウンタと、 前記状態指定手段により通常状態と指定されたときには
   外部より与えられる書込み番地信号によりまたシフト状
   態およびイニシャライズ状態のいずれか一つの状態に指
   定されるときには前記アドレスカウンタの出力信号によ
   り決定される前記記憶手段の記憶位置に書込みデータを
   書き込む書込み手段と。 前記状態指定手段により通常状態を指定されたときには
   外部より与えられる読出し番地信号によりまたシフト状
   態を指定されたときには前記アドレスカウンタの出力信
   号により決定される前記記憶手段の対応する記憶位置か
   らデータを読み出す読出し手段と。 前記状態指定手段により通常状態が指定されたときには
   外部より与えられるデータをまたシフト状態が指定され
   たときには前記読出し手段により読み出され１ビツトシ
   フトしたデータおよび外部よりの１ビツトシフト入力デ
   ータをまたイニシャライズ状態が指定されたときには予
   め定めたデータを前記記憶手段の書込みデータとして供
   給する書込みデータ供給手段とを含むことを特徴とする
   記憶回路。 （２）状態指定手段により通常状態およびイニシャライ
   ズ状態のいずれか一つの状態が指定されたときには外部
   より与えられるデータをまたシフト状態が指定されたと
   きには読出し手段により読み出され１ビツトシフトした
   データおよび外部よりの１ビツトシフト入方データを記
   憶手段に引込みデータとして供給する書込みデータ供給
   手段を含むことを特徴とする特許 範囲第（１）項記載の記憶回路。