JPS59189423A

JPS59189423A - マイクロコンピュータ

Info

Publication number: JPS59189423A
Application number: JP58063586A
Authority: JP
Inventors: Shuichi Hara; 秀一原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-04-13
Filing date: 1983-04-13
Publication date: 1984-10-27
Anticipated expiration: 2009-06-22
Also published as: JPH0648452B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、マイクロプロセッサ（ＭＰＵ）を中心にリー
ドオンリーメモリ　（ＲＯＭ）、ランダムアクセスメモ
リ　（ＲＡ　Ｍ）等により構成した小型電子計算機に係
り、さらに詳しくは電源遮断やキーボードでのリセット
操作がなされた場合のうち、キーボードでのリセット操
作の場合、一部記憶データを残した状態でリセットでき
るようにしたリセット処理回路に１：２１するものであ
る。

〔従来技術〕

マイクロプロセッサ（以下ＭＰＵと称す）を中心にリー
ドオンリーメモリ　（以下ＲＯＭと称す）やランダムア
クセスメモリ　（以下ＲＡＭと略す）を構成要素とした
マイコンシステムにおいては、ＭＰＵ内の各椋レジスタ
をクリアする操作がなされるが、従来のマイコンシステ
ムにおけるリセット方法では、電源オン時のリセットも
、キーボルドやリセット用スイッチからのリセットも、
ＭＰＨのリセット入力端子ＫＩＪセット信号が入力され
るとＭＰＵ内の各種レジスタンクリアすると共に、ＭＰ
Ｕに接続されたＲＡＭを全てクリアし、イニシャル状態
にするというものであったｏしかじながら、メイン電源
等の電源スィッチのオン、オフによるリセットではそれ
らの情報（特にＲＡＭの情報）全てが消去されるのは止
むを得ないが、制御操作盤なるキーボードによるリセッ
ト操作ではそれらの情報の一部あるいは全部を必要に応
じて残したい場合がある。

それにもかかわらず従来のこの種のシステムにおいては
、キーボードでのリセット操作でも、メイン電源をオフ
する場合でもＲＯＭ以外のメモリ内容は全て消去されて
しまい、例えば、ＲＡＭへの年月玖時間の設定値や、外
部から取込んだデータや、処理された中間情報などの記
憶情報も同時に消去され、全てを最初から記憶し直さな
ければならないという不便さがあった。

ｒ発明の目的〕本発明の目的は、前記した従来技術の問題点を解決し、
リセット条件に応じ、任意のメモリ内容のみをリセット
できるリセット処理回路を提供することにある。

ｒ発明の概要〕マイクロコンピュータシステムのＭ　Ｐ　Ｕ　ｆｆ、ヘ
ノリセット入力は、電源回路からのもの、専用のリセッ
トスイッチからのもの、キーボードに設けられたリセッ
トスイッチからのものなど、様々な要因がある。それら
のリセット入力に対する処理をそれぞれのリセット条件
に応じて変更したい場合が多い。そこで不発明において
は、各リセットの入力条件を記憶しておき、システムへ
のリセット入力時に、そのリセット条件をまず読み込み
、その条件に応じて一部肥憶回路のクリア範囲を変更で
きるようにし、大事な情報や固定データ、経時データ等
を破壊しないようにしたものである。

［発明の実施例〕以下、添付図に従って本発明の一実施例を詳述する。第
１図はその具体的な回路構成図であって、図中、１はＭ
’ＰＵ、　２はＲＯＭ　（リードオンリーメモリ）、　
３はＲＡＭ　　（ランダムアクセスメモリ）を示し、Ｍ
ＰＵＩからはアドレスバス４とデータバス５が出ており
、それらのバス４．　５にはＲＯＭ２とＲＡＭ３が接続
されている。また、アドレスバス４にはデコーダ１０が
接続され、その出力によって、３ステートバツフア１１
をオン、オフ制御している。

また、９はフリップフロップ回路を示し、そのＳ入力と
Ｄ入力は電源＋５■に接続されている。

また、フリップフロップ回路９０Ｔ入力は、マニュアル
リセットスイッチ８に接続され、接点を介してアース接
続しである。また、Ｒ入力には、抵抗１２とコンデンサ
１３が塀続されており、時定数Ｒ１×０１で軸杵する。

フリップフロップ回路９の出力Ｑしｉろステートバッフ
ァ１１の入力に接続され、ろステートバッファ１１のＷ
１力はデータバス５のバスＤＯに接続されている。更に
、ＭＰＵ１のリセット入力には、ＨＡＮＤ回路７を介し
て、電源からのリセット信号発生回路６からのリセツＢ
ｇＪと、マニュアルリセットスイッチ８からのりセット
信号が接続されている０尚、マニュアルリセットスイッ
チ８は抵抗１４を介してｔＳ＋５ｙに接続されている。

第２図に電源（＋ｓＶ）とフリップフロップ回路９およ
びリセット信号の時間関係を示すタイムチャートを示し
、簡単に説明する。電源オン時、＋５■電源は徐々に上
昇する。電源からのリセット信号発生回路６はその＋５
■電源が立ち上がった時点で、リセット信号を発生する
。一方第１図ニ示すマニュアルリセットスイッチ８から
のリセット信号は、マニュアルリセットスイッチ８を操
作するたびに発生する。ＭＰＵＩのリセット端子（ＲＥ
ＳＫＴ）には、両方からのリセット信号が論理和されて
、入力されることになる。フリップフロップ回路９のＳ
端子は、直接＋５■に接続されているが、Ｒ端子は抵抗
に、コンデンサ１３からなる回路によって時定数（ＲＩ
ＸＣｌ）を持ち、＋５Ｖの上昇に追随して上昇してゆく
。従って、電源オン時のフリップフロップ回路９のＱ端
子出力は、必ず「Ｌ」レベルとなる。その後、マニュア
ルリセットスイッチ８の操作により、フリツブフロツブ
ロ１路９のＴ端子に入カバルスが入力され、フリップフ
ロップ回路９のＱ出力はｒＩ（Ｊレベルになる。一旦ｒ
ＨＪレベルになると、それ以後、第１図のマニュアルリ
セットスイッチ８からのパルスが何回入力されても、フ
リップフロップ回路９のＱ出力は、ｒＨＪレベルのまま
である。即ち、何らかのリセット信号がＭＰＵ＋のリセ
ット端子に入力された時、フリップフロップ回路９のＱ
ｆｔ’。

力を見ることができれば、そのリセット要因がわかる。

次に、第３図のメモリマツプ例と、第４図のフローチャ
ートを用いて、詳細な回路動作を説明する。

まず、メモリは第６図のように、ＲＡＭ３のメモリ領域
が、アドレス００００〜７７ＦＦ、ＲＯＭ２のメモリ領
域がアドレスＦＤ００〜ＦＦＦＦまでとし、ＲＡＭ領域
のアドレス１０００〜１ＦＦＦｊでのＦ領域が、マニュ
アルリセットでは消したくない領域とする。第１図のデ
コーダ１０でデコードするアドレスはＥＯＯＯとする。

いま、第４図のフローチャートに示すように、何らかの
リセット信号がはいると、まず、ＲＯＭ２内のイニシャ
ルルーテンＥが起動される。そのイニシャルルーチンで
は、まず、リセットフラグ（７リツプフロツブ回路９の
Ｑ出力）を読出しにいく。即ち、ＭＰ’Ｕ１からアドレ
スＥ０００を出力し、デコーダ１０の出力をオンさせ、
３ステートバツフア１１をオーブンにし、リセットフラ
グをデータバス５のバスＤＯに読み出す。次に、そのリ
セットフラグのレベルを判定し、「Ｌ」レベルであれば
、電源オン時のリセットであると判断し、全ＲＡＭ領域
（第５図のａ部）をクリアする。一方、ｒＩ（Ｊレベル
であれば、マニュアルリセットであると判断し、Ｆ領域
を除いた部分（第３図のｂ部）のＲＡＭのみをクリアす
る。

このようなリセット方式であるので、例えば、ＲＡＭを
クリア操作しても、そのＲＡＭ内で使われていた各種情
部が失なわれることがなくなり、例えば、年月日、時間
の設定値、外部から取入れたデータ、処理された中間″
清報などの消去してはならないデータをそのまま残した
状態でリセットすることができ、最初からデータ入力し
なげればならないという不具合はなくなる。

なお、本実施例では、リセット入力条件を２つとし、そ
れを区別するためのフリップフロップ回路を一つ設けた
場合について説明したが、もちろん、２つ以上のリセッ
ト入力条件へと拡張した回路構成とすることは容易であ
る。

従って、本実施例によれば、リセット入力条件に応じて
、ＲＡＭのクリア領域を設定できる。

〔発明の効果〕上述の実施例からも明らかなように本発明によれば、複
数のＭ　Ｐ　Ｕ　ＩＪ上セツト件を配憶しておく回路と
、そのリセット条件を読出す回路並びにＭＰＵへのリセ
ット信号入力時に前記Ｍ　Ｐ　Ｕ　リセット条件を判定
し、その条件に応じて一部メモリ回路のクリア範囲を変
更できるようにしたものであるから、その条件に応じて
内容消去を禁止した前記一部メモリ回路の該当エリアの
みをクリアすることができ、従来のようにリセット制御
した後、全てのデータを再入力しなければならないとい
う手間を省くことができる等の利点がある０

【図面の簡単な説明】

添付図は本発明の一実施例を示すものであって、第１図
は具体的な回路構成図、第２図は第１図の回路動作を説
明するためのタイムチャート、第６図は第１図の回路に
おけるメモリマツプ、第４図は第１図の回路動作を説明
するためのフローチャートである。１・・・Ｍ、ＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、
ｄ・・・アドレスバス、５・・・データバス、６・・・
電源からのリセット信号発生回路、７・・・ＮＡＮＤ回
路、８・・・マニュアルリセットスイッチ、９・・フリ
ップフロップ回路、１０・・デコーダ、１１・・・３ス
テートバツフア、１２．１４・・・抵抗、１３・・コン
デンサ′＄　２　図淋３図　　　　淋４図

Claims

【特許請求の範囲】

マイクロプロセッサを中心にリードオンメモリ、ランダ
ムアクセスメモリ等を構成要素とし、そのうちのランダ
ムアクセスメモリに記憶した内容の一部あるいは全部を
消去することなくリセット制御できるようにしたマイク
ロコンピュータ装置のリセット処理回路において、該マ
イクロプロセッサに入力される複数のリセット条件を記
憶する記憶回路と、該記憶回路に記憶していたリセット
条件をマイクロプロセッサに読出子ための読出し回路と
、前記マイクロプロセッサのリセット条件を判定する判
定回路とを備えて成り、該リセット条件判定回路の出力
に応じて前記ランダムアクセスメモリの該当エリアをリ
セットできるようにしたことを特徴とするリセット処理
回路。