JPH0511323B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は製造工程等の制御を行う制御装置に
関するものである。

〔従来の技術〕

第２図は従来の制御装置を示すブロツク図であ
る。図において、１は各部に5V電圧を供給する
電源カード、２は中央処理カード（以下、CPU
カードという）、３はメモリカード、４はプロセ
ス入出力カード（以下、PIOカードという）であ
る。また、５〜１１はそれらの諸カードを接続し
ているバスであり、５は負論理のアドレスバス、
６は負論理の双方向のデータバス、７は負論理の
読出し指令信号バス、８は負論理の書込み指令信
号バス、９は負論理のリセツト信号バス、１０は
5V電源線、１１は0Vラインである。ここで、各
カードのバスとの接続部分は、多くの場合カード
挿抜時に内部のIC等が破壊されるのを防止する
ため、第３図に示すように電源ピン２１は他のピ
ンより短く形成されていて、挿入時には最後に接
触し、抜去時には最初に接触が断たれるようにな
つている。

また、３１は電源カード１に内蔵された5Vの
電源であり、３２はCPUカード２の中心となる
中央演算処理部（以下、CPU部という）である。
さらに、３３は前記電源３１が作動した時に働く
リセツト回路、３４はモーメンタリ動作を行う押
ボタンスイツチよりなるリセツトスイツチ、３５
は前記リセツト回路３３あるいはリセツトスイツ
チ３４からのリセツト信号を前記リセツト信号バ
ス９およびCPU部３２に送出するORカードであ
り、これらによつてシステム全体を初期化するシ
ステムリセツト手段が形成されている。また、３
６はオルタネート動作を行つて前記CPU部３２
の動作・停止手段として作用するトグルスイツチ
である。

次に動作について説明する。電源カード１に搭
載された電源３１が作動するとリセツト回路３３
が働いてリセツト信号を発生させる。このリセツ
ト信号はORゲート３５を介して、リセツト信号
バス９に送出されるとともに、CPU部３２にも
与えられる。これによつてPIOカード４はリセツ
トされ、CPU部３２はイニシヤル処理のプログ
ラムの実行を開始し、イニシヤル処理のプログラ
ムが終了すればメインプログラム実行する。ま
た、作動中の制御装置を初期状態に戻す場合に
は、リセツトスイツチ３４を操作すると、前述の
場合と同様にしてORゲート３５からのリセツト
信号によつて、PIOカード４はリセツトされ、
CPU部３２はプログラムのイニシヤル処理から
実行を開始する。

上記CPUカード２には、パリテイチエツク、
自己診断機能、ウオツチドツグタイマ等のチエツ
ク機能が付加されているのが通常で、それ等のチ
エツクでノイズ等による瞬時故障が生じた場合、
CPU部３２がストツプするようになつている。
これがCPUカード２の障害である。この障害が
生じた場合でも、CPU部３２をリセツトするこ
とにより、再起動できることが多い。

ところが、現状ではCPU部３２のみをリセツ
トすることができない。そこで、従来は制御装置
が製造工程等の制御動作中にCPUカード２に障
害が発生した場合には、電源３１を一担オフとし
てCPUカード２を新しいものと交換した。

そして交換後、電源３１を再度オンすることに
よりリセツト回路３３が働いてリセツト信号を発
生させるため、前述の場合と同様に、ORゲート
３５からのリセツト信号によつてPIOカード４は
リセツトされ、CPU部３２はプログラムのイニ
シヤル処理から実行を開始する。

〔発明が解決しようとする問題点〕

従来の制御装置は以上のように構成されている
ので、再起動できるような障害の場合でもCPU
カードを交換することになり、無駄が多く不経済
である。

また、故障を起こしたCPUカード２を交換し
た場合には、PIOカード４がリセツトされ、交換
後の処理は前記障害発生時の状態から再開され
ず、イニシヤル処理からスタートする。このため
製造工程を制御している制御装置のように、
CPUカード２を交換した場合、CPUカード２が
障害を起こした時点の製造工程から処理を再開し
たいときに対応できないばかりか、CPUカード
２を抜去するとき、電源ピン２１の接続が最初に
断たれてしまうと、ICの動作保証電圧範囲外で
は書込み指令信号バス８が不用意にアクテイブに
なつてメモリカード３のメモリの内容や、PIOカ
ード４からの出力の値等が書き換えられてしまう
可能性があるなどの問題点があつた。

この発明は上記のような問題点を解消するため
になされたもので、CPUカードのみをリセツト
できるようにすることを目的とする。

また、電源をオンにしたまま障害となつた
CPUカードの交換を行い、CPUカードの障害発
生時の状態から処理が再開でき、CPUカード挿
抜時に書込み指令信号バス等が不用意にアクテイ
ブとなるようなことのない制御装置を得ることを
目的とする。

〔問題点を解決するための手段〕

特許請求の範囲第１項記載の発明に係る制御装
置は、中央処理カードの外部に配され、リセツト
信号バスを介して前記中央処理カード、及びプロ
セス入出力カードにリセツト信号を送出し、シス
テム全体を初期化するシステムリセツト手段と、
前記中央演算処理部のみをリセツトする中央演算
処理部リセツト手段と、前記中央処理カードの内
部に配されて前記中央演算処理部に対するリセツ
トが前記システムリセツト手段によるものか前記
中央演算処理部リセツト手段によるものかを判別
する判別手段を備え、前記中央演算処理部は、前
記判別手段がシステムリセツト手段によるリセツ
トと判断した場合は、イニシヤル処理から、中央
演算処理部リセツト手段によるリセツトと判断し
た場合は、メインプログラムの先頭から処理を開
始するものである。

特許請求の範囲第２項記載の発明に係る制御装
置は、特許請求の範囲第１項記載の発明を前提と
し、中央演算処理部の動作・停止を指示する動
作・停止手段と、この動作・停止手段の停止指示
により前記中央演算処理部からの特定の信号を前
記バス上に送出することを禁止する禁止手段を設
けたものである。

また、特許請求の範囲第３項記載の発明に係る
制御装置は、特許請求の範囲第１項記載の発明を
前提とし、中央演算処理部の動作・停止を指示す
る動作・停止手段と、この動作・停止手段から停
止指示のみを遅延する遅延素子と、この遅延素子
の出力により前記中央演算処理部からの特定の信
号を前記バス上に送出することを禁止する禁止手
段を設けたものである。

〔作用〕

特許請求の範囲第１項記載の発明における制御
装置は、中央演算処理部のみをリセツトすること
が可能であり、ノイズ等による瞬時故障では
CPUカードを交換することなく再起動できる。
また、中央演算処理部を電源を断たずにイニシヤ
ル処理できるもので、他の機器例えば、プロツピ
ーデイスクのような素子にダメージを与える恐れ
がない。

特許請求の範囲第２項記載の発明における制御
装置は、動作・停止手段で中央演算処理部の動
作・停止を行なつても、メモリカード、プロセス
入出力カードの内容を書き換えられることがな
い。従つて、中央演算処理部を搭載した中央処理
カード２を交換後、中央演算処理部リセツト手段
によつて中央演算処理部のみをリセツトすること
により、上記メモリカード、プロセス入出力カー
ドの保存データにより上記障害発生時点から処理
を再開することができる。

また、特許請求の範囲第３項記載の発明におけ
る制御装置は、中央演算処理部の動作・停止後に
禁止手段でバス上への信号送出を禁止することに
より、中央処理カードの交換時にバスがアクテイ
ブになつたとしても、禁止手段が閉じられている
ため、メモリカード、プロセス入出力カードの内
容が書き換えられることがなく、前記の障害発生
時点からの処理再開を確実に実行することができ
る。

〔実施例〕

以下、この発明の一実施例を図について説明す
る。第１図において、１〜１１及び３１〜３６は
第２図で同一符号を付した従来のそれらの同一あ
るいはそれに相当する部分であるため説明は省略
する。ここで、リセツト回路３３、リセツトスイ
ツチ３４及びORゲート３５で形成されるシステ
ムリセツト手段と、動作・停止手段として作用す
るトグルスイツチ３６はCPUカード２内ではな
く電源カード１内に配置されている。また、３７
は書込み指令信号バス８に接続され、禁止手段と
して作用するANDゲート、３８は前記トグルス
イツチ３６とこのANDゲート３７の入力端子の
一方との間に配された遅延素子、３９はモーメン
タリ動作をする押しボタンスイツチで形成され、
CPU部３２のみをリセツトするためのCPUリセ
ツト手段として作用するCPUリセツトスイツチ、
４０，４１はこのCPUリセツトスイツチ３９か
らの信号でセツトされ、リセツト信号バス９を経
由してくるリセツトスイツチ３４からの信号でリ
セツトされるＲ／Ｓフリツプフロツプを形成し、
CPU部３２に対するリセツトが前記システムリ
セツト手段によるものかCPUリセツト手段によ
るものかの判別を行う判別手段として作用する
NANDゲートである、４２は前記リセツトスイ
ツチ３４からのリセツト信号とCPUリセツトス
イツチ３９からのリセツト信号をCPU部３２に
伝えるORゲートである。

次に動作について説明する。制御装置が製造工
程等の制御動作中にCPUカード２に障害が発生
すると、まず、CPUリセツトスイツチ３９を操
作して、CPU部３２をリセツトすることにより
ノイズ等による瞬時故障ではCPUカード２を交
換することなく再起動できる。

また、CPUカード２の障害がノイズ等による
瞬時故障以外の場合は、トグルスイツチ３６を
0V側からオープン側へ切り換える。これによつ
てCPU部３２は停止状態となる。このトグルス
イツチ３６からの信号は遅延素子３８で所定時間
の遅延が与えられてANDゲート３７に入力され
る。これによつて、書込み指令信号バス８は以後
アクテイブになることはない。ここで、この遅延
素子３８はCPU部３２が確実に停止状態になつ
た後にはじめてゲートを閉じるために作用してい
る。障害を起こしたCPUカード２はこの状態に
おいて新しいものと交換される。

このとき、書込み指令信号バス８がアクテイブ
になる可能性はあるが、前述のようにANDゲー
ト３７はトグルスイツチ３６からの信号で閉じら
れているため、メモリカード３内のメモリの内容
や、IPOカード４からの出力の値が書き換えられ
るようなことはない。

上記CPU２の交換後、CPUリセツトスイツチ
３９を操作すると、ORゲート４２の出力はアク
テイブとなつてCPU部３２へ送られる。また、
このCPUリセツトスイツチ３９の操作によつて
NANDゲート４０，４１で形成されるＲ／Ｓフ
リツプフロツプがセツトされ、NANDゲート４
１の出力もCPU部３２へ送られる。これらの信
号によつてCPU部３２はリセツトされ、イニシ
ヤル処理のプログラムは実行せずにメインプログ
ラムの先頭から処理を開始する。上記CPUリセ
ツトスイツチ３９の操作によるリセツト信号は、
リセツト信号バス９には送出されることがないた
め、PIOカード４にはリセツトがかからず、CPU
カードに障害が発生した時のデータが保存されて
いるため、その時点の状態から処理が再開され
る。

また、制御装置を初期状態に戻すには、従来の
場合と同様にしてリセツトスイツチ３４を操作す
ると、ORゲート３５よりリセツト信号がリセツ
ト信号バス９に送出される。このリセツト信号に
よつてPIOカード４はリセツトされる。また、
CPUカード２ではこのリセツト信号がORゲート
４２を介してCPU部３２に与えられてCPU部３
２はリセツトされる。

このとき、NANDゲート４０，４１で形成さ
れるＲ／Ｓフリツプフロツプも前記リセツト信号
によつてリセツトされるため、NANDゲート４
１よりの信号を得たCPU部３２はプログラムの
イニシヤル処理から実行を開始し、制御装置は初
期状態に戻る。

〔発明の効果〕 以上のように、特許請求の範囲第１項記載の発
明によれば、中央演算処理部のみをリセツトする
ことが可能であり、ノイズ等による瞬時故障では
CPUカードを交換することなく再起動できる。
また、中央演算処理部を電源を断たずにイニシヤ
ル処理できるもので、他の機器例えば、プロツピ
ーデイスクのような素子にダメージを与える恐れ
がないという効果がある。

また、特許請求の範囲第２項記載の発明によれ
ば、動作・停止手段で中央演算処理部の動作・停
止を行なつても、メモリカード、プロセス入出力
カードの内容を書き換えられることがない。従つ
て、中央演算処理部を搭載した中央処理カード２
を交換後、中央演算処理部リセツト手段によつて
中央演算処理部のみをリセツトすることにより、
上記メモリカード、プロセス入出力カードの保存
データにより上記障害発生時点から処理を再開す
ることができるという効果がある。

特許請求の範囲第３項記載の発明によれば、中
央演算処理部の動作・停止後に禁止手段でバス上
への信号送出を禁止することにより、中央処理カ
ードの交換時にバスがアクテイブになつたとして
も、禁止手段が閉じられているため、メモリカー
ド、プロセス入出力カードの内容が書き換えられ
ることがなく、前記の障害発生時点からの処理再
開を確実に実行することができるという効果が得
られる。

【図面の簡単な説明】

第１図はこの発明の一実施例による制御装置を
示すブロツク図、第２図は従来の制御装置を示す
ブロツク図、第３図は各カードのバスとの接続部
分を示す部分平面図である。 １は電源カード、２はCPUカード、３はメモ
リカード、４はPIOカード、５はアドレスバス、
６はデータバス、７は読出し指令信号バス、８は
書込み指令信号バス、９はリセツト信号バス、１
０は5V電源線、１１は0Vライン、３２はCPU
部、３３〜３５はシステムリセツト手段（リセツ
ト回路、リセツトスイツチ、ORゲート）、３６
は動作・停止手段（トグルスイツチ）、３７は禁
止手段（ANDゲート）、３９はCPUリセツト手
段（CPUリセツトスイツチ）、４０，４１は判別
手段（NANDゲート）。なお、図中、同一符号は
同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 中央演算処理部を搭載した中央処理カード、
   メモリカード、プロセス入出力カード、これら各
   カードに電源線を介して給電する電源を搭載した
   電源カード等をバスによつて接続した制御装置に
   おいて、前記中央処理カードの外部に配され、リ
   セツト信号バスを介して前記中央処理カード、及
   びプロセス入出力カードにリセツト信号を送出
   し、システム全体を初期化するシステムリセツト
   手段と、前記中央演算処理部のみをリセツトする
   中央演算処理部リセツト手段と、前記中央処理カ
   ードの内部に配されて前記中央演算処理部に対す
   るリセツトが前記システムリセツト手段によるも
   のか前記中央演算処理部リセツト手段によるもの
   かを判別する判別手段を備え、前記中央演算処理
   部は、前記判別手段がシステムリセツト手段によ
   るリセツトと判断した場合は、イニシヤル処理か
   ら、中央演算処理部リセツト手段によるリセツト
   と判断した場合は、メインプログラムの先頭から
   処理を開始することを特徴とする制御装置。 ２ 中央演算処理部を搭載した中央処理カード、
   メモリカード、プロセス入出力カード、これら各
   カードに電源線を介して給電する電源を搭載した
   電源カード等をバスによつて接続した制御装置に
   おいて、前記中央処理カードの外部に配され、リ
   セツト信号バスを介して前記中央処理カード、及
   びプロセス入出力カードにリセツト信号を送出
   し、システム全体を初期化するシステムリセツト
   手段と、前記中央演算処理部の動作・停止を指示
   する動作・停止手段と、この動作・停止手段の停
   止指示により前記中央演算処理部からの特定の信
   号を前記バス上に送出することを禁止する禁止手
   段と、前記中央演算処理部のみをリセツトする中
   央演算処理部リセツト手段と、前記中央処理カー
   ドの内部に配されて前記中央演算処理部に対する
   リセツトが前記システムリセツト手段によるもの
   か前記中央演算処理部リセツト手段によるものか
   を判別する判別手段を備え、前記中央演算処理部
   は、前記判別手段がシステムリセツト手段による
   リセツトと判断した場合は、イニシヤル処理か
   ら、中央演算処理部リセツト手段によるリセツト
   と判断した場合は、メインプログラムの先頭から
   処理を開始することを特徴とする制御装置。 ３ 中央演算処理部を搭載した中央処理カード、
   メモリカード、プロセス入出力カード、これら各
   カードに電源線を介して給電する電源を搭載した
   電源カード等をバスによつて接続した制御装置に
   おいて、前記中央処理カードの外部に配され、リ
   セツト信号バスを介して前記中央処理カード、及
   びプロセス入出力カードにリセツト信号を送出
   し、システム全体を初期化するシステムリセツト
   手段と、前記中央演算処理部の動作・停止を指示
   する動作・停止手段と、この動作・停止手段から
   の停止指示のみを遅延する遅延素子と、この遅延
   素子の出力により前記中央演算処理部からの特定
   の信号を前記バス上に送出することを禁止する禁
   止手段と、前記中央演算処理部のみをリセツトす
   る中央演算処理部リセツト手段と、前記中央処理
   カードの内部に配されて前記中央演算処理部に対
   するリセツトが前記システムリセツト手段による
   ものか前記中央演算処理部リセツト手段によるも
   のかを判別する判別手段を備え、前記中央演算処
   理部は、前記判別手段がシステムリセツト手段に
   よるリセツトと判断した場合は、イニシヤル処理
   から、中央演算処理部リセツト手段によるリセツ
   トと判断した場合は、メインプログラムの先頭か
   ら処理を開始することを特徴とする制御装置。