JPH0534877B2 - - Google Patents
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- JPH0534877B2 JPH0534877B2 JP58107682A JP10768283A JPH0534877B2 JP H0534877 B2 JPH0534877 B2 JP H0534877B2 JP 58107682 A JP58107682 A JP 58107682A JP 10768283 A JP10768283 A JP 10768283A JP H0534877 B2 JPH0534877 B2 JP H0534877B2
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- 230000015654 memory Effects 0.000 claims description 50
- 238000004891 communication Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 10
- 230000005856 abnormality Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000002411 adverse Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電子交換機において、複数台のマイ
クロプロセツサおよび主記憶装置等からなるシス
テムを通信路を介して接続した分散制御による電
子交換機システムに係り、さらに詳しくは、通信
路なるインターバスチヤネル（プロセツサ間通信
装置と称するが以下IBCHと略す）を介してマイ
クロプロセツサ間で周期的に予備情報の授受を行
ない、予備系をホツト予備系（呼情報およびシス
テム状態管理データについて現用系主記憶装置内
容と予備系主記憶装置内容が一致している状態）
として運転する電子交換機システムのマイクロプ
ロセツサ制御方式に関するものである。
クロプロセツサおよび主記憶装置等からなるシス
テムを通信路を介して接続した分散制御による電
子交換機システムに係り、さらに詳しくは、通信
路なるインターバスチヤネル（プロセツサ間通信
装置と称するが以下IBCHと略す）を介してマイ
クロプロセツサ間で周期的に予備情報の授受を行
ない、予備系をホツト予備系（呼情報およびシス
テム状態管理データについて現用系主記憶装置内
容と予備系主記憶装置内容が一致している状態）
として運転する電子交換機システムのマイクロプ
ロセツサ制御方式に関するものである。
この種のシステムにおいては、予備系再開処理
時、予備系ホツト予備状態を保証するため、現用
系メモリから呼情報、システム内装置の状態を読
みとる必要があるが、予備系が正常運転に入るま
では、予備系から現用系メモリへの書込みが禁止
し、予備系再開処理中の異常処理による現用系へ
の悪影響を防ぐ必要がある。予備系におけるこの
ような２つの状態は、従来の現用系／予備系
（ACT／SBY）という状態だけでは管理しきれ
ず、現用系メモリへの書込みおよび現用系メモリ
から予備系メモリへの読み込みが常に行なわれて
いた。
時、予備系ホツト予備状態を保証するため、現用
系メモリから呼情報、システム内装置の状態を読
みとる必要があるが、予備系が正常運転に入るま
では、予備系から現用系メモリへの書込みが禁止
し、予備系再開処理中の異常処理による現用系へ
の悪影響を防ぐ必要がある。予備系におけるこの
ような２つの状態は、従来の現用系／予備系
（ACT／SBY）という状態だけでは管理しきれ
ず、現用系メモリへの書込みおよび現用系メモリ
から予備系メモリへの読み込みが常に行なわれて
いた。
（発明の目的〕
本発明の目的は、現用系マイクロプロセツサと
予備系マイクロプロセツサ間に通信が通常必要な
システムにおいて、予備系マイクロプロセツサに
異常が発生した場合、予備系マイクロプロセツサ
から現用系マイクロプロセツサへの通信を制限す
ることにより、予備系マイクロプロセツサからの
異常通信による現用系メモリ破壊予備系マイクロ
プロセツサからの異常データ受信によるプログラ
ム異常起動を防ぎ、障害の局在化を図ると共に、
予備マイクロプロセツサ系再開処理時、現用系メ
モリから呼情報およびシステム内装置状態を読み
とることで予備マイクロプロセツサ系のホツト予
備情報を保証することのできるマイクロプロセツ
サ制御方式を提供することにある。
予備系マイクロプロセツサ間に通信が通常必要な
システムにおいて、予備系マイクロプロセツサに
異常が発生した場合、予備系マイクロプロセツサ
から現用系マイクロプロセツサへの通信を制限す
ることにより、予備系マイクロプロセツサからの
異常通信による現用系メモリ破壊予備系マイクロ
プロセツサからの異常データ受信によるプログラ
ム異常起動を防ぎ、障害の局在化を図ると共に、
予備マイクロプロセツサ系再開処理時、現用系メ
モリから呼情報およびシステム内装置状態を読み
とることで予備マイクロプロセツサ系のホツト予
備情報を保証することのできるマイクロプロセツ
サ制御方式を提供することにある。
本発明の特徴は、現用系、予備系を表わすマイ
クロプロセツサ動作モードとともに、ハードウエ
アによりマイクロプロセツサの運用状態を表わす
マイクロプロセツサ運用モードを設け、予備系正
常運転時（RDY）は現用系メモリへの書き込み
および現用系メモリからの読み込みを許容し、予
備系異常発生時および予備系再開処理中はアウト
オブサービス（OUS）で運転することにより現
用系メモリからの読み込みのみ許容し、現用系メ
モリへの書き込みはハードウエアにより禁止する
ようにしたことである。
クロプロセツサ動作モードとともに、ハードウエ
アによりマイクロプロセツサの運用状態を表わす
マイクロプロセツサ運用モードを設け、予備系正
常運転時（RDY）は現用系メモリへの書き込み
および現用系メモリからの読み込みを許容し、予
備系異常発生時および予備系再開処理中はアウト
オブサービス（OUS）で運転することにより現
用系メモリからの読み込みのみ許容し、現用系メ
モリへの書き込みはハードウエアにより禁止する
ようにしたことである。
以下、添付図に従つて本発明の実施例を詳述す
る。第１図は本発明の一実施例を示すものでマイ
クロプロセツサ（以下単にプロセツサと称す）を
二重化し、IBCHを介して他のプロセツサ系メモ
リへの通信（他のプロセツサ系メモリへの書込み
および他のプロセツサ系メモリから自系メモリへ
の読込み）を可能としたシステム構成図である。
る。第１図は本発明の一実施例を示すものでマイ
クロプロセツサ（以下単にプロセツサと称す）を
二重化し、IBCHを介して他のプロセツサ系メモ
リへの通信（他のプロセツサ系メモリへの書込み
および他のプロセツサ系メモリから自系メモリへ
の読込み）を可能としたシステム構成図である。
図中、１ａ，１ｂはプロセツサ、２ａ，２ｂは
主メモリ、３ａ，３ｂはシステムコントローラ、
４ａ，４ｂはプロセツサ間通信装置（IBCH）、
５ａ，５ｂはフアイルメモリであり、各回路間は
図示の如くバス接続により二重化してある。同回
路におけるプロセツサ運用モードは、システムコ
ントローラ３ａ，３ｂ内に持つ状態であり、それ
にはINS（交換サービス実行状態）、RDY（ホツト
予備状態）、OUS（アウトオブサービス状態）、
HLT（HALT状態）の４つの状態が定義され、
状態遷移はソフトウエアによるシステムコントロ
ーラへのプロセツサ運用モード変更命令と、ハー
ドウエアの異常検出時の状態遷移を持つ。また、
図示の如きプロセツサ運用モードは自系の状態だ
けでなく、他系プロセツサ運用モードも自系シス
テムコントローラ３ａ，３ｂに表示しそのシステ
ムコントローラ３ａ，３ｂの内容を読むことによ
り識別できる。システム再開状態は、アウトオブ
サービス状態（OUS）にあり再開処理（ハード
ウエアの初期設定およびフアイルメモリ５ａ，５
ｂから主メモリ２ａ，２ｂへのプログラムローデ
イングなど）終了後、ソフトウエアによるシステ
ムコントローラ３ａ，３ｂへの状態遷移命令によ
り交換サービス実行状態（INS）もしくはホツト
予備状態（RDY）に設定されるものである。
主メモリ、３ａ，３ｂはシステムコントローラ、
４ａ，４ｂはプロセツサ間通信装置（IBCH）、
５ａ，５ｂはフアイルメモリであり、各回路間は
図示の如くバス接続により二重化してある。同回
路におけるプロセツサ運用モードは、システムコ
ントローラ３ａ，３ｂ内に持つ状態であり、それ
にはINS（交換サービス実行状態）、RDY（ホツト
予備状態）、OUS（アウトオブサービス状態）、
HLT（HALT状態）の４つの状態が定義され、
状態遷移はソフトウエアによるシステムコントロ
ーラへのプロセツサ運用モード変更命令と、ハー
ドウエアの異常検出時の状態遷移を持つ。また、
図示の如きプロセツサ運用モードは自系の状態だ
けでなく、他系プロセツサ運用モードも自系シス
テムコントローラ３ａ，３ｂに表示しそのシステ
ムコントローラ３ａ，３ｂの内容を読むことによ
り識別できる。システム再開状態は、アウトオブ
サービス状態（OUS）にあり再開処理（ハード
ウエアの初期設定およびフアイルメモリ５ａ，５
ｂから主メモリ２ａ，２ｂへのプログラムローデ
イングなど）終了後、ソフトウエアによるシステ
ムコントローラ３ａ，３ｂへの状態遷移命令によ
り交換サービス実行状態（INS）もしくはホツト
予備状態（RDY）に設定されるものである。
二重化された本システムは、現用系、予備系と
して運転され、通常はIBCHを介して周期的に呼
情報の通信を行ない、また、システム内装置を現
用系から切離した場合など、システム内装置状態
を通信することにより、システム状態について予
備系で常に現用系の状態をおさえるホツト予備と
して運転される。
して運転され、通常はIBCHを介して周期的に呼
情報の通信を行ない、また、システム内装置を現
用系から切離した場合など、システム内装置状態
を通信することにより、システム状態について予
備系で常に現用系の状態をおさえるホツト予備と
して運転される。
次に、第２図によりプロセツサ運用モードと通
信機能の状態を説明する。プロセツサ運用モード
は、INS（交換サービス実行状態）、RDY（ホツト
予備状態）、OUS（アウトオブサービス状態）の
状態をハードウエアにより保持することができる
ことを第２図では示しており、プロセツサ運用モ
ードがINSもしくはRDY状態では他系メモリへ
の書き込みおよび他系メモリからの読込み可能な
状態であり、OUS状態では他系メモリからの読
み込みは可能であるが他系メモリへの書込みは不
可能な状態である。
信機能の状態を説明する。プロセツサ運用モード
は、INS（交換サービス実行状態）、RDY（ホツト
予備状態）、OUS（アウトオブサービス状態）の
状態をハードウエアにより保持することができる
ことを第２図では示しており、プロセツサ運用モ
ードがINSもしくはRDY状態では他系メモリへ
の書き込みおよび他系メモリからの読込み可能な
状態であり、OUS状態では他系メモリからの読
み込みは可能であるが他系メモリへの書込みは不
可能な状態である。
本実施例は、第２図に示すプロセツサ運用モー
ドによる通信機能の制限により、第１図の予備系
プロセツサ１ｂに異常が発生した場合や、IBCH
４ｂに障害が発生した場合など、そのIBCH４ｂ
を介して異常な予備系から現用系に悪影響を及ぼ
さない様したものである。
ドによる通信機能の制限により、第１図の予備系
プロセツサ１ｂに異常が発生した場合や、IBCH
４ｂに障害が発生した場合など、そのIBCH４ｂ
を介して異常な予備系から現用系に悪影響を及ぼ
さない様したものである。
予備プロセツサ系の再開処理は、第２図に示す
如くプロセツサ運用モードがOUSモードで実行
し、現用系から完全に独立して実行される。再開
処理最終部で、ホツト予備状態を確立する為、
IBCHを介し現用系メモリから呼情報およびシス
テム装置状態を予備系メモリに読み込み、ホツト
予備状態が確立できたことで、プロセツサ運用モ
ード変更命令によりRDYモードを設定する。以
後は、現用系、予備系プロセツサ間で呼情報およ
びシステム内装置状態の通信を行なうことでホツ
ト予備が保証される。本方式により、予備系再開
処理中のプログラム暴走やデータ破壊などにより
誤まつてIBCHSを介し現用系メモリに書き込み
を行なおうとした場合でも、現用系メモリを破壊
することなく、また、現用系メモリからの読みは
可能なことから再開処理終了時呼情報およびシス
テム内装置状態を読み込め、予備系のホツト予備
状態を保証することができる。
如くプロセツサ運用モードがOUSモードで実行
し、現用系から完全に独立して実行される。再開
処理最終部で、ホツト予備状態を確立する為、
IBCHを介し現用系メモリから呼情報およびシス
テム装置状態を予備系メモリに読み込み、ホツト
予備状態が確立できたことで、プロセツサ運用モ
ード変更命令によりRDYモードを設定する。以
後は、現用系、予備系プロセツサ間で呼情報およ
びシステム内装置状態の通信を行なうことでホツ
ト予備が保証される。本方式により、予備系再開
処理中のプログラム暴走やデータ破壊などにより
誤まつてIBCHSを介し現用系メモリに書き込み
を行なおうとした場合でも、現用系メモリを破壊
することなく、また、現用系メモリからの読みは
可能なことから再開処理終了時呼情報およびシス
テム内装置状態を読み込め、予備系のホツト予備
状態を保証することができる。
ホツト予備運転後も、ソフトウエアおよびハー
ドウエアによるプロセツサ系異常監視（ハードウ
エアではハード監視タイマによる無限ループ監
視）を行い、異常検出時にはプロセツサ運用モー
ドをOUSに変更することで、IBCHを介してその
現用プロセツサ系への悪影響を最小限にすること
が可能である。
ドウエアによるプロセツサ系異常監視（ハードウ
エアではハード監視タイマによる無限ループ監
視）を行い、異常検出時にはプロセツサ運用モー
ドをOUSに変更することで、IBCHを介してその
現用プロセツサ系への悪影響を最小限にすること
が可能である。
また、両プロセツサ間通信装置であるIBCH自
体の障害の場合には、予備プロセツサ系での異常
検出時には予備プロセツサ系で自プロセツサ運用
モードをOUSとすることで、また、現用系プロ
セツサでの異常検出時には現用系プロセツサから
予備系プロセツサ運用モード変更命令により予備
系プロセツサ運用モードをOUSとすることで、
IBCHを介しての予備プロセツサ系からの悪影響
を最少限にすることが可能である。
体の障害の場合には、予備プロセツサ系での異常
検出時には予備プロセツサ系で自プロセツサ運用
モードをOUSとすることで、また、現用系プロ
セツサでの異常検出時には現用系プロセツサから
予備系プロセツサ運用モード変更命令により予備
系プロセツサ運用モードをOUSとすることで、
IBCHを介しての予備プロセツサ系からの悪影響
を最少限にすることが可能である。
次に、第３図〜第１０図に従つてACT系の場
合、SBY系におけるINS、RDY設定や、通常の
運転状態について説明する。
合、SBY系におけるINS、RDY設定や、通常の
運転状態について説明する。
第３図はACT系の場合のプロセツサ運用モー
ドINS設定のフロチヤートであり、第４図は
SBY系の場合のプロセツサ運用モードRDY設定
のフロチヤートであり、また第５図はそのときの
回路動作を示している。第５図において主メモリ
の斜線部は、呼情報およびシステム状態管理デー
タのエリアを示している。また矢印はメモリより
のデータ読出し系路を示している。
ドINS設定のフロチヤートであり、第４図は
SBY系の場合のプロセツサ運用モードRDY設定
のフロチヤートであり、また第５図はそのときの
回路動作を示している。第５図において主メモリ
の斜線部は、呼情報およびシステム状態管理デー
タのエリアを示している。また矢印はメモリより
のデータ読出し系路を示している。
第５図において、OUS状態とINSもしくは
RDYでない状態であり、システム再開中など、
いわゆるシステムとして不安定な状態といえる。
このような状態で他系メモリへの書込みを許す
と、他系メモリ内容破壊などを引起し、他系にま
で悪影響を与えることになる。しかし、SBY系
は呼情報およびシステム状態管理データについて
ホツト予備を保証する必要があり、再開処理時
（OUS状態）ACT系がINS状態であれば、呼情報
およびシステム状態管理データを第５図のACT
系の主メモリ２ａから読み出し、ホツト予備状態
を確立しなければならない。
RDYでない状態であり、システム再開中など、
いわゆるシステムとして不安定な状態といえる。
このような状態で他系メモリへの書込みを許す
と、他系メモリ内容破壊などを引起し、他系にま
で悪影響を与えることになる。しかし、SBY系
は呼情報およびシステム状態管理データについて
ホツト予備を保証する必要があり、再開処理時
（OUS状態）ACT系がINS状態であれば、呼情報
およびシステム状態管理データを第５図のACT
系の主メモリ２ａから読み出し、ホツト予備状態
を確立しなければならない。
このため、IBCHのマイクロプログラムにてシ
ステムコントローラ内、プロセツサ運転モードを
参照して、OUS系からのメモリ書込み要求を受
け付けない様に設計されている。本機能により、
不安定なOUS系でのプログラム暴走等により誤
つて他系メモリへの書込み要求を送出しても本要
求は許容されないため、他系の運転に悪影響を与
えることもない。
ステムコントローラ内、プロセツサ運転モードを
参照して、OUS系からのメモリ書込み要求を受
け付けない様に設計されている。本機能により、
不安定なOUS系でのプログラム暴走等により誤
つて他系メモリへの書込み要求を送出しても本要
求は許容されないため、他系の運転に悪影響を与
えることもない。
第６図はそのときの動作説明をする回路構成図
であり、矢印の如き読出し制御がなされる。そし
てIBCH４ａは第７図に示すフロチヤートの如き
の制御処理がなされる。
であり、矢印の如き読出し制御がなされる。そし
てIBCH４ａは第７図に示すフロチヤートの如き
の制御処理がなされる。
また、第８図は通常の運転状態について、その
制御処理順を示したものである。そして、第９図
のフローチヤートは、IBCHが障害の場合におけ
る制御の説明図である。さらにまた、第１０図
は、ソフトウエアおよびハードウエアによる異常
検出時の制御手順を説明する図である。
制御処理順を示したものである。そして、第９図
のフローチヤートは、IBCHが障害の場合におけ
る制御の説明図である。さらにまた、第１０図
は、ソフトウエアおよびハードウエアによる異常
検出時の制御手順を説明する図である。
第８図の矢印で示すように、通常は両方向の通
信が許容されており（INS、RDY）、SBY系では
周期的に呼情報をACT系の主メモリから読込み、
ホツト予備状態を保つ。しかし、IBCH障害およ
びプログラムエラーなどの場合には、その影響が
IBCHを介して他系に波及しないように処置する
必要がある。すなわち、第９図の如きフローチヤ
ートとなる。
信が許容されており（INS、RDY）、SBY系では
周期的に呼情報をACT系の主メモリから読込み、
ホツト予備状態を保つ。しかし、IBCH障害およ
びプログラムエラーなどの場合には、その影響が
IBCHを介して他系に波及しないように処置する
必要がある。すなわち、第９図の如きフローチヤ
ートとなる。
さらに、ソフトウエアおよびハードウエアによ
る異常検出時においては、第１０図の如きフロー
チヤートとなる。すなわち、ソフトウエア検出障
害で正常な処理続行が不可能な重要障害やハード
ウエア異常監視機構により検出された障害は、シ
ステムコントローラに対し緊急制御回路起動を要
求することにより、プロセツサ運用モードが
OUSに遷移され、IBCHを介して他系に悪影響を
及ぼさないように考慮されている。
る異常検出時においては、第１０図の如きフロー
チヤートとなる。すなわち、ソフトウエア検出障
害で正常な処理続行が不可能な重要障害やハード
ウエア異常監視機構により検出された障害は、シ
ステムコントローラに対し緊急制御回路起動を要
求することにより、プロセツサ運用モードが
OUSに遷移され、IBCHを介して他系に悪影響を
及ぼさないように考慮されている。
これら第１図〜第１０図での実施例の説明から
もわかるように、プロセツサ運用モードを親設す
ることにより、通信機能の制限が明確にできる。
即ち、予備系正常運転時（RDY）は現用系メモ
リへの書き込み、および現用系メモリからの読み
込みが可能であるが、OUS時は現用系メモリか
らの読み込みの可能であり、現用系メモリへの書
き込みは禁止であるという状態分離が容易にでき
る。
もわかるように、プロセツサ運用モードを親設す
ることにより、通信機能の制限が明確にできる。
即ち、予備系正常運転時（RDY）は現用系メモ
リへの書き込み、および現用系メモリからの読み
込みが可能であるが、OUS時は現用系メモリか
らの読み込みの可能であり、現用系メモリへの書
き込みは禁止であるという状態分離が容易にでき
る。
そして、プロセツサ運用モードの変更を、
OUSについては、ソフトウエア、ハードウエア
双方で実行できるようにしたことで、ソフトウエ
アによる異常検出ができない様な場合でもハード
ウエアによる異常検出でプロセツサ運用モードを
OUSに変更し通信機能を制限できる。
OUSについては、ソフトウエア、ハードウエア
双方で実行できるようにしたことで、ソフトウエ
アによる異常検出ができない様な場合でもハード
ウエアによる異常検出でプロセツサ運用モードを
OUSに変更し通信機能を制限できる。
さらに、現用プロセツサから、予備プロセツサ
運用モードを変更できるよう、予備プロセツサ運
用モード変更命令を設けたことで、通信装置の障
害の場合現用系から予備系プロセツサ運用モード
をOUSに変更し、積極的に予備プロセツサ系か
らの通信を制限することができる。
運用モードを変更できるよう、予備プロセツサ運
用モード変更命令を設けたことで、通信装置の障
害の場合現用系から予備系プロセツサ運用モード
をOUSに変更し、積極的に予備プロセツサ系か
らの通信を制限することができる。
〔発明の効果〕
上述の実施例からも明らかなように本発明によ
れば、現用系、予備系というプロセツサ動作モー
ドに加え、プロセツサ運用モードを設け、プロセ
ツサ運用モードによる通信機能の制限を図つたも
のであるから、プロセツサ間通信装置を介しての
予備系から現用系への悪影響を防げ障害要因の局
在化が図れると共に、予備系再開処理時の予備系
記憶装置のホツト予備状態を保証できるという利
点がある。
れば、現用系、予備系というプロセツサ動作モー
ドに加え、プロセツサ運用モードを設け、プロセ
ツサ運用モードによる通信機能の制限を図つたも
のであるから、プロセツサ間通信装置を介しての
予備系から現用系への悪影響を防げ障害要因の局
在化が図れると共に、予備系再開処理時の予備系
記憶装置のホツト予備状態を保証できるという利
点がある。
添付図は本発明を説明するための図であつて第
１図はその一実施例を示すプロセツサ、主記憶装
置を二重化した場合のプロセツサ系統図、第２図
は第１図におけるプロセツサ運用モードと通信状
態を説明するための図、第３図、第４図はプロセ
ツサ運用モード設定について説明するフローチヤ
ート、第５図、第６図はシステム動作を説明する
ためのプロセツサ系統図、第７図は第６図の
IBCHにおける処理動作を説明するためのフロー
チヤート、第８図は第１図の系統が通常の運転状
態をする場合のプロセツサ系統図、第９図は
IBCH障害の場合の処理動作を説明するためのフ
ローチヤート、第１０図はソフトウエア、ハード
ウエアによる異常検出時の処理動作を説明するた
めのフローチヤートである。 １ａ，１ｂ……マイクロプロセツサ、２ａ，２
ｂ……主メモリ、３ａ，３ｂ……システムコント
ローラ、４ａ，４ｂ……マイクロプロセツサ間通
信装置（IBCH）、５ａ，５ｂ……フアイルメモ
リ。
１図はその一実施例を示すプロセツサ、主記憶装
置を二重化した場合のプロセツサ系統図、第２図
は第１図におけるプロセツサ運用モードと通信状
態を説明するための図、第３図、第４図はプロセ
ツサ運用モード設定について説明するフローチヤ
ート、第５図、第６図はシステム動作を説明する
ためのプロセツサ系統図、第７図は第６図の
IBCHにおける処理動作を説明するためのフロー
チヤート、第８図は第１図の系統が通常の運転状
態をする場合のプロセツサ系統図、第９図は
IBCH障害の場合の処理動作を説明するためのフ
ローチヤート、第１０図はソフトウエア、ハード
ウエアによる異常検出時の処理動作を説明するた
めのフローチヤートである。 １ａ，１ｂ……マイクロプロセツサ、２ａ，２
ｂ……主メモリ、３ａ，３ｂ……システムコント
ローラ、４ａ，４ｂ……マイクロプロセツサ間通
信装置（IBCH）、５ａ，５ｂ……フアイルメモ
リ。
Claims (1)
- １ マイクロプロセツサ、主メモリ、フアイルメ
モリ、マイクロプロセツサ間通信装置、システム
コントローラをパス接続したマイクロプロセツサ
システムであつて、前記マイクロプロセツサシス
テムを現用系および予備系の複数個設置し、複数
個のマイクロプロセツサシステムの間を前記マイ
クロプロセツサ間通信装置および前記システムコ
ントローラにより接続する構成として、現用系マ
イクロプロセツサシステムと予備系マイクロプロ
セツサシステムの間で呼情報を周期的に送受信す
ることで、予備系マイクロプロセツサシステムを
ホツト状態として運転できるようにしたマイクロ
プロセツサ制御方式において、予備系マイクロプ
ロセツサシステムがホツト状態として運転中は、
現用系マイクロプロセツサシステム内の前記主メ
モリおよびフアイルメモリへの書込みと読出しを
予備系マイクロプロセツサシステムに許容する一
方で、予備系マイクロプロセツサシステムが異常
発生中および再開処理中は、現用系マイクロプロ
セツサシステム内の前記主メモリおよびフアイル
メモリへの書込みを規制して読出しのみを予備系
マイクロプロセツサシステムに許容することを示
すマイクロプロセツサ運用モード表示手段を前記
システムコントローラに設けて現用系および予備
系マイクロプロセツサシステムのマイクロプロセ
ツサ運用モードを表示し、前記マイクロプロセツ
サ間通信装置がこれらのマイクロプロセツサ運用
モードに従いマイクロプロセツサシステム間の通
信制御を行うことで、予備系マイクロプロセツサ
システムが再開処理時の際にも、現用系メモリか
ら呼情報およびマイクロプロセツサシステム内装
置状態を読み取り、予備系メモリの状態をホツト
予備状態とすることを特徴とするマイクロプロセ
ツサの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107682A JPS601995A (ja) | 1983-06-17 | 1983-06-17 | マイクロプロセツサの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107682A JPS601995A (ja) | 1983-06-17 | 1983-06-17 | マイクロプロセツサの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601995A JPS601995A (ja) | 1985-01-08 |
| JPH0534877B2 true JPH0534877B2 (ja) | 1993-05-25 |
Family
ID=14465294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107682A Granted JPS601995A (ja) | 1983-06-17 | 1983-06-17 | マイクロプロセツサの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601995A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831050B2 (ja) * | 1986-04-28 | 1996-03-27 | 株式会社日立製作所 | 系切替方式 |
| JPS62293442A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 計算機システムのバツクアツプシステム |
| JPH0199396A (ja) * | 1987-10-13 | 1989-04-18 | Toshiba Corp | 電子交換機システム |
| JPH0535515A (ja) * | 1991-07-26 | 1993-02-12 | Nec Corp | 装置間インタフエースフオールトトレラント方式 |
| JP3147801B2 (ja) | 1997-02-05 | 2001-03-19 | 日本電気株式会社 | 自動交換機システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555653A (en) * | 1978-10-20 | 1980-04-23 | Fujitsu Ltd | Running system of electronic exchange system |
| JPS5715298A (en) * | 1980-07-02 | 1982-01-26 | Panafacom Ltd | Storage protection system for common memory |
| JPS5725060A (en) * | 1980-07-23 | 1982-02-09 | Hitachi Ltd | Multicomputer system |
-
1983
- 1983-06-17 JP JP58107682A patent/JPS601995A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555653A (en) * | 1978-10-20 | 1980-04-23 | Fujitsu Ltd | Running system of electronic exchange system |
| JPS5715298A (en) * | 1980-07-02 | 1982-01-26 | Panafacom Ltd | Storage protection system for common memory |
| JPS5725060A (en) * | 1980-07-23 | 1982-02-09 | Hitachi Ltd | Multicomputer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS601995A (ja) | 1985-01-08 |
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