JPS63143617A

JPS63143617A - 制御装置

Info

Publication number: JPS63143617A
Application number: JP61290082A
Authority: JP
Inventors: Noritaka Egami; 江上　憲位
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-12-05
Filing date: 1986-12-05
Publication date: 1988-06-15
Also published as: JPH0511323B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は製造工程等の制御を行う制御装置に関するも
のである。

［従来の技術］第２図は従来の制御装置を示すブロック図である。図に
おいて、（１）は各部に５Ｖ電圧を供給する電源カード
、（２）は中央処理カード（以下、ＣＰＵカードという
Ｌ（３）はメモリカード、（４）はプロセス入出力カー
ド（以下、ＰＩＯカードという）である。また、（５）
〜（１１）はそれらの諸カードを接続しているバスであ
り、（５）は負論理のアドレスバス、（６）は負論理の
双方向のデータバス、（７）は負論理の読出し指令信号
バス、（８）は負論理の書込み指令信号バス、（９）は
負論理のリセット信号バス、（１０）は５Ｖ電源線、（
１１）はＯＶラインである。ここで、各カードのバスと
の接続部分は、多くの場合カード挿抜時に内部のＩＣ等
が破壊されるのを防止するため、第３図に示すように電
源ピン（２１）は他のピンより短く形成されていて、挿
入時には最後に接触し、抜去時には最初に接触が断たれ
るようになっている。

また、（３１）は電源カード（１）に内蔵された５Ｖの
電源であり、（３２）はＣＰＵカード（２）の中心とな
る中央演算処理部（以下、ＣＰＵ部という）である。さ
らに、（３３）は前記電源（３１）が作動した時に働く
リセット回路、（３４）はモーメンタリ動作を行う押ボ
タンスイッチよりなるリセットスイッチ、（３５）は前
記リセット回路（３３）あるいはリセットスイッチ（３
４）からのリセット信号を前記リセット信号バス（９）
及びＣＰＵ部（３２）に送出するＡＮＤゲートであり、
これらによってシステム全体を初期化するシステムリセ
ット手段が形成されている。また、（３６）はオルタネ
ート動作を行って前記ＣＰＵ部（３２）の動作・停止手
段として作用するトグルスイッチである。

次に動作について説明する。電源カード（１）に搭載さ
れた電源（３１）が作動するとリセット回路（３３）が
働いてリセット信号を発生させる。このリセット信号は
ＡＮＤケート（３５）を介して、リセット信号バス（９
）に送出されるとともに、ＣＰＵ部（３２）にも与えら
れる。これによってＰＩＯカード（４）はリセットされ
、ＣＰＵ部（３２）はイニシャル処理のプログラムの実
行を開始し、イニシャル処理のプログラムが終了すれば
メインプログラム実行する。また、作動中の制御装置を
初期状態に戻す場合には、リセットスイッチ（３４）を
操作すると、前述の場合と同様にしてＡＮＤゲー）（３
５）からのリセット信号によって、ＰＩＯカード（４）
はリセットされ、ＣＰＵ部（３２）はプログラムのイニ
シャル処理から実行を開始する。

ここで、制御装置が製造工程等の制御動作中にＣＰＵカ
ード（２）に障害が発生した場合には、電源（３１）を
一旦オフとしてＣＰＵカード（２）を新しいものと交換
した後、電源（３１）を、再度オンにする。その場合も
、この電源（３１）のオンによってリセット回路（３３
）が働いてリセット信号を発生させるため、前述の場合
と同様に、ＡＮＤゲー）（３５）からのリセット信号に
よってＰＩＯカード（４）はリセットされ、ＣＰＵ部（
３２）はプログラムのイニシャル処理から実行を開始す
る。

［発明が解決しようとする問題点］従来の制御装置は以上のように構成されているので、故
障を起こしたＣＰＵカード（２）を交換した場合には、
処理は前記障害発生時の状態から再開されず、イニシャ
ル処理からスタートするため、製造工程を制御している
制御装置のように、ＣＰＵカード（２）を交換した場合
にＣＰＵカード（２）が障害を起こした時点の製造工程
から処理を再開したいようなときに対応できないばかり
か、ＣＰＵカード（２）を抜去するとき、電源ビン（２
１）の接続が最初に断たれてしまうと、１Ｇの動作保証
電圧範囲外では書込み指令信号バス（８）が不用意にア
クティブになってメモリカード（３）のメモリの内容や
、ＰＩＯカード（４）からの出力の値等が書き換えられ
てしまう可能性があるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、電源をオンにしたまま障害となったＣＰＵカ
ードの交換を行い、ＣＰＵカードの障害発生時の状態か
ら処理が再開でき、ＣＰＵカード挿抜時に書込み指令信
号バス等が不用意にアクティブとなるようなことのない
制御装置を得ることを目的とする。

Ｕ問題点を解決するための手段］この発明に係る制御装置は、システム全体を初期化する
ためのシステムリセット手段をＣＰＵカードの外部にも
たせるとともに、ＣＰＵ部の動作・停止を指示するため
の動作・停止手段、ＣＰＵ部からの書込み指令信号等の
特定の信号をバス上に送出することを禁止する禁止手段
、ＣＰＵ部のみをリセットする中央処理演算部リセット
手段（以下、ＣＰＵリセット手段という）、及びＣＰＵ
部に対するリセットが前記システムリセット手段による
ものかＣＰＵリセット手段によるものかを判別する判別
手段を設けたものである。

［作用］この発明における制御装置は、ＣＰＵカードに障害が発
生すると、動作・停止手段によってＣＰＵ部を停止させ
るとともに、禁止手段によってＣＰＵ部からの書込み指
令信号等の特定の信号がバス上に送出されるのを禁止し
、ＣＰＵリセット手段のみを作動させた場合には判別手
段の作用により、ＣＰＵカードだけがリセットされてＰ
ＩＯカードはリセットされず、ＣＰＵカード交換後は障
害発生時点の状態から処理が再開される。

［実施例］以下、この発明の一実施例を図について説明する。第１
図において、（１）〜（１１）及び（３１）〜（３６）
は第２図で同一符号を付した従来のそれらと同一あるい
はそれに相当する部分であるため説明は省略する。ここ
で、リセット回路（３３）、　リセットスイッチ（３４
）、及びＡＮＤゲート（３５）で形成されるシステムリ
セット手段と、動作・停止手段として作用するトグルス
イッチ（３６）はＣＰＵカード（２）内ではなく電源カ
ード（１）内に配置されている。また、（３７）は書込
み指令信号バス（８）に接続され、禁止手段とし作用す
るＯＲゲート、（３８）は前記トグルスイッチ（３６）
とこのＯＲゲート（３７）の入力端子の一方との間に配
された遅延素子、（３９）はモーメンタリ動作をする押
しボタンスイッチで形成され、ＣＰＵ部（３２）のみを
リセットするためのＣＰＵリセット手段として作用する
ＣＰＵリセットスイッチ、（４０）。

（４１）はこのＣＰＵリセットスイッチ（３９）からの
信号でセットされ、リセット信号バス（９）を経由して
くるリセットスイッチ（３４）からの信号でリセットさ
れるＲ／Ｓフリップフロップを形成し、ＣＰＵ部（３２
）に対するリセットが前記システムリセット手段による
ものかＣＰＵリセット手段によるものかの判別を行う判
別手段として作用するＮＡＮＤゲートであり、（４２）
は前記リセットスイッチ（３４）からのリセット信号と
ＣＰＵリセットスイッチ（３９）からのリセット信号を
ＣＰＵ部（３２）に伝えるＡＮＤゲートである。

次に動作について説明する。制御装置が製造工程等の制
御動作中にＣＰＵカード（２）に障害が発生すると、ま
ず、トグルスイッチ（３６）をＯｖ側からオーブン側へ
切り換える。これによってＣＰＵ部（３２）は停止状態
となる。このトグルスイッチ（３６）からの信号は遅延
素子（３８）で所定時間の遅延が与えられてＯＲゲート
（３７）に入力される。これによって、書込み指令信号
バス（８）は以後アクティブになることはない。ここで
、この遅延素子（３８）はＣＰＵ部（３２）が確実に停
止状態になった後にはじめてゲートを閉じるために作用
している。障害を起こしたＣＰＵカード（２）はこの状
態において新しいものと交換される。このとき、書込み
指令信号バス（８）がアクティブになる可能性はあるが
、前述のようにＯＲゲート（３７）はトグルスイッチ（
３６）からの信号で閉じられているため、メモリカード
（３）内のメモリの内容や、ＩＰＯカード（４）からの
出力の値が書き換えられるようなことはない。

ここで、ＣＰＵリセットスイッチ（３９）を操作すると
、ＡＮＤゲート（４２）の出力はアクティブとなってＣ
ＰＵ部（３２）へ送られる。また、このＣＰＵリセット
スイッチ（３９）の操作によってＮＡＮＤゲート（４０
）、　（４１）で形成されるＲ／Ｓフリップフロップが
セットされ、ＮＡＮＤゲート（４１）の出力もＣＰＵ部
（３２）へ送られる。これらの信号によってＣＰＵ部（
３２）はリセットされ、イニシャル処理のプログラムは
実行せずにメインプログラムの先頭から処理を開始する
。ここで、ＣＰＵリセットスイッチ（３９）によるリセ
ット信号はリセット信号バス（９）には送出されること
がないため、ＰＩＯカード（４）にはリセットがかから
ず、ＣＰＵカードに障害が発生した時のデータが保存さ
れているため、その時点の状態から処理が再開される。

また、制御装置を初期状態に戻すには、従来の場合と同
様にしてリセットスイッチ（３４）を操作すると、ＡＮ
Ｄゲート（３５）よりリセット信号がリセット信号バス
（９）に送出される。このリセット信号によってＰＩＯ
カード（４）はリセットされる。また、ＣＰＵカード（
２）ではこのリセット信号がＡＮＤゲート（４２）を介
してＣＰＵ部（３２）に与えられてＣＰＵ部（３２）は
リセットされる。

このとき、ＮＡＮＤゲート（４０）、　（４１）で形成
されるＲ／Ｓフリップフロップも前記リセット信号によ
ってリセットされるため、ＮＡＮＤゲート（４１）より
の信号を得たＣＰＵ部（３２）はプログラムのイニシャ
ル処理から実行を開始し、制御装置は初期状態に戻る。

［発明の効果］以上のように、この発明によればＣＰＵカードに障害が
発生すると、まず、ＣＰＵ部の動作を春停止させ、ＣＰ
Ｕ部からの書込み指令信号等の特定の信号がバス上に送
出されないようにするとともに、ＣＰＵリセット手段の
操作によってＰＩＯカードのリセットは行わずにＣＰＵ
カードだけをリセットし、ＣＰＵカード交換後は判別手
段からの信号に基づいて処理を再開する構成としたので
、電源をオンにしたまま障害となったＣＰＵカードの交
換を行って、ＣＰＵカード交換後はその障害発生時の状
態から処理が再開できるとともに、ＣＰＵカード挿抜時
に書込み指令信号バス等が不用意にアクティブとなるよ
うなことのない制御装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による制御装置を示すブロ
ック図、第２図は従来の制御装置を示すブロック図、第
３図は各カードのバスとの接続部分を示す部分平面図で
ある。（１）は電源カード、（２）はＣＰＵカード、（３）は
メモリカード、（４）はｐｒｏカード、（５）はアドレ
スバス、（６）はデータバス、（７）は読出し指令信号
バス、（８）は書込み指令信号バス、（９）はリセット
信号バス、（１０）は５ｖ電源線、（１１）はＯＶ−フ
ィン、（３２）はＣＰＵ部、（３３）〜（３５）はシス
テムリセット手段（リセット回路、リセットスイッチ、
ＡＮＤゲート）、（３６）は動作・停止手段（トグルス
イッチＬ（３７）は禁止手段（ＯＲゲートＬ（３９）は
ＣＰＵリセット手段（ＣＰＵリセットスイッチ）　、（
４０）、　（４１）は判別手段（ＮＡＮＤゲート）。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

中央演算処理部を搭載した中央処理カード、メモリカー
ド、プロセス入出力カード、電源カード等をバスによっ
て接続した制御装置において、前記中央処理カードの外
部に配されてシステム全体を初期化するためのシステム
リセット手段と、前記中央演算処理部の動作・停止を指
示するための動作・停止手段と、前記中央演算処理部か
らの特定の信号を前記バス上に送出することを禁止する
禁止手段と、前記中央演算処理部のみをリセットする中
央演算処理部リセット手段と、前記中央処理カードの内
部に配されて前記中央演算処理部に対するリセットが前
記システムリセット手段によるものか前記中央演算処理
部リセット手段によるものかを判別する判別手段とを備
えたことを特徴とする制御装置。