JPS6235928A - リセツト方式 - Google Patents
リセツト方式Info
- Publication number
- JPS6235928A JPS6235928A JP60176413A JP17641385A JPS6235928A JP S6235928 A JPS6235928 A JP S6235928A JP 60176413 A JP60176413 A JP 60176413A JP 17641385 A JP17641385 A JP 17641385A JP S6235928 A JPS6235928 A JP S6235928A
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- JP
- Japan
- Prior art keywords
- reset
- register
- flag
- data
- command
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Accessory Devices And Overall Control Thereof (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はリセット種別を識別して特定データを格納した
メモリのリセット禁止制御を行うリセット方式であって
、 該メモリにデータを格納した時、識別情報をセットし、
リセット許可されたリセット指令によりその情報をリセ
ットするレジスタを設け、リセット指令のときそのレジ
スタを参照して識別情報がセントされている場合は該メ
モリのリセットを禁止するものである。
メモリのリセット禁止制御を行うリセット方式であって
、 該メモリにデータを格納した時、識別情報をセットし、
リセット許可されたリセット指令によりその情報をリセ
ットするレジスタを設け、リセット指令のときそのレジ
スタを参照して識別情報がセントされている場合は該メ
モリのリセットを禁止するものである。
（産業上の利用分野〕
本発明はリセット方式の改良に関する。
プリンタ、表示装置等の出力装置では、利用者の登録パ
ターンデータをホストコンピュータより一括受信して記
憶し、そのコードを受信して上記パターンを出力する場
合がある。
ターンデータをホストコンピュータより一括受信して記
憶し、そのコードを受信して上記パターンを出力する場
合がある。
記憶したその登録パターンデータがリセット指令等によ
って消滅すると、再びその登録パターンデータを受信し
なければならず処理時間が増大する。
って消滅すると、再びその登録パターンデータを受信し
なければならず処理時間が増大する。
上記装置のリセット指令には電源投入によるもの、ホス
トコンピュータの命令（コマンド）によるもの等複数種
類あり、装置を初期状態にするリセット動作が行われ為
が、通常電源投入時以外のリセット指令では上記登録パ
ターンデータのリセット（クリア）は必要ではない。
トコンピュータの命令（コマンド）によるもの等複数種
類あり、装置を初期状態にするリセット動作が行われ為
が、通常電源投入時以外のリセット指令では上記登録パ
ターンデータのリセット（クリア）は必要ではない。
そのためリセット種別を識別して上記メモリのリセット
禁止制御を行う簡易なリセット方式が求められている。
禁止制御を行う簡易なリセット方式が求められている。
従来例を第３図を参照しつつ説明する。
第３図（，１）は従来のリセット方式を説明するプリン
タのブロック図、第３図（ｂ）はソフトウェアリセット
動作フローチャート図である。
タのブロック図、第３図（ｂ）はソフトウェアリセット
動作フローチャート図である。
第３図［ａ）に示すプリンタはリセット指令として、■
電源投入時のリセット、 ■ リセット信号ＭＡ１０１による外部リセット、■
リセットコマンド受信によるりセット、の３種類を備え
、 リヤ５．ト動作としては ■ ハードウェアリセット、 ■ ソフトウェアリセット、 とを備えている。即ち、 電源４の投入で発生したリセット指令（信号”１”、“
０”で識別）と、リセット信号線１０１より受信したリ
セット指令（同上）とはオア回路３によりオアされて、
バッファ８．駆動制御部９゜印字制御部１０．その他の
機能各部に配置されているレジスタ、フリップフロップ
等をリセット（リセット制御線１０２．ハードウェアリ
セット）するとともに、マイクロプロセッサ（ＭＰＵ）
１のリセット端子５０に入力されてソフトウェアリセッ
トが行われ、データ線１００、インタフェース２で受信
したリセットコマンドではソフトウェアリセットが行わ
れる。
電源投入時のリセット、 ■ リセット信号ＭＡ１０１による外部リセット、■
リセットコマンド受信によるりセット、の３種類を備え
、 リヤ５．ト動作としては ■ ハードウェアリセット、 ■ ソフトウェアリセット、 とを備えている。即ち、 電源４の投入で発生したリセット指令（信号”１”、“
０”で識別）と、リセット信号線１０１より受信したリ
セット指令（同上）とはオア回路３によりオアされて、
バッファ８．駆動制御部９゜印字制御部１０．その他の
機能各部に配置されているレジスタ、フリップフロップ
等をリセット（リセット制御線１０２．ハードウェアリ
セット）するとともに、マイクロプロセッサ（ＭＰＵ）
１のリセット端子５０に入力されてソフトウェアリセッ
トが行われ、データ線１００、インタフェース２で受信
したリセットコマンドではソフトウェアリセットが行わ
れる。
上記ソフトウェアリセットは第３図（ｂ）に示すように
、ＲＯＭテスト、ＲＡＭクリア、ＲＡＭテスト、初期設
定等が行われ、同時に受信した登録パターンデータを格
納するメモリ （登録用ＣＧＲＡＭ）７のクリア動作が
行われる。
、ＲＯＭテスト、ＲＡＭクリア、ＲＡＭテスト、初期設
定等が行われ、同時に受信した登録パターンデータを格
納するメモリ （登録用ＣＧＲＡＭ）７のクリア動作が
行われる。
上記例のごとく受信データを格納したＲＡＭはすべての
リセット指令によりクリアされるため、一度リセット指
令を受けると再び登録データを受信しなければならない
という不都合があった。
リセット指令によりクリアされるため、一度リセット指
令を受けると再び登録データを受信しなければならない
という不都合があった。
そのため本発明はリセット種別を判別して上記リセット
禁止制御を行うリセット方式を提供することを目的とす
るものである。
禁止制御を行うリセット方式を提供することを目的とす
るものである。
上記目的のため、本発明のリセット方式は第１図に示す
ように、 メモリにリセット禁止制御するデータを格納するとき識
別情報がセットされ、上記データのリセットを許可され
たリセット指令でリセットされるレジスタ（１２）と、 リセット指令により上記レジスタを参照し、前記識別情
報を検出したとき該メモリのリセットを禁止する手段く
１３）と を備える。
ように、 メモリにリセット禁止制御するデータを格納するとき識
別情報がセットされ、上記データのリセットを許可され
たリセット指令でリセットされるレジスタ（１２）と、 リセット指令により上記レジスタを参照し、前記識別情
報を検出したとき該メモリのリセットを禁止する手段く
１３）と を備える。
即ち、ＲＡＭＩＩにリセット禁止制御を行う受信データ
等を格納したとき、レジスタ１２に識別情報を格納（所
定ビットを“１゛とする。以下フラグと称する）し、電
源投入リセットのごとくＲＡＭＩＩのクリアを許可され
たリセット信号によって上記識別情報をハードウェアリ
セットする。
等を格納したとき、レジスタ１２に識別情報を格納（所
定ビットを“１゛とする。以下フラグと称する）し、電
源投入リセットのごとくＲＡＭＩＩのクリアを許可され
たリセット信号によって上記識別情報をハードウェアリ
セットする。
上記レジスタ１２のリセットはソフトウェアリセットに
先行するため、上記フラグはソフトウェアリセットにお
けるリセット許可／不許可を判別する情報となり、リセ
ット指令を受は付けたとき、上記フラグを参照して該当
ＲＡＭのリセット禁止制御を行うことができる。
先行するため、上記フラグはソフトウェアリセットにお
けるリセット許可／不許可を判別する情報となり、リセ
ット指令を受は付けたとき、上記フラグを参照して該当
ＲＡＭのリセット禁止制御を行うことができる。
本発明の詳細を第２図に示す実施例に従って説明する。
第２図（ｂｌは本発明のリセット方式を施したプリンタ
のブロック図である。図中、 １２はマイクロプロセッサ（ＭＰＵ）１のバス線１０３
に接続されてアドレス可能なレジスタであって、電源投
入時のリセット指令によりハードウェアリセットされる
もの（レジスタリセット制御綿１０４）、 であり、その他第３図（ａｌと同一符号は同一対象物を
表している。
のブロック図である。図中、 １２はマイクロプロセッサ（ＭＰＵ）１のバス線１０３
に接続されてアドレス可能なレジスタであって、電源投
入時のリセット指令によりハードウェアリセットされる
もの（レジスタリセット制御綿１０４）、 であり、その他第３図（ａｌと同一符号は同一対象物を
表している。
第２図（８）の動作フローチャート図により動作を説明
する。
する。
（１） レジスタ書込み動作
ホストの書込み指令により登録パターンデータを受信し
、登録用ＣＧＲＡＭに格納したとき、レジスタ１２に゛
′１パを書込む（フラグオン）。
、登録用ＣＧＲＡＭに格納したとき、レジスタ１２に゛
′１パを書込む（フラグオン）。
（２） リセット市１月卸、
従来のソフトウェアリセット（第３図（ｂ））の登録用
ＣＧＲＡＭクリア動作の前段に、前記フラグを判別する
判別ルーチンを設け、レジスタ１２を読取り、上記フラ
グの有無を判別する。
ＣＧＲＡＭクリア動作の前段に、前記フラグを判別する
判別ルーチンを設け、レジスタ１２を読取り、上記フラ
グの有無を判別する。
フラグオンのときは、電源投入時以外のリセット指令と
判別して登録用ＣＧＲＡＭ７のクリアを禁止し、フラグ
オフ（電源投入リセット）のときはクリアする。
判別して登録用ＣＧＲＡＭ７のクリアを禁止し、フラグ
オフ（電源投入リセット）のときはクリアする。
以上のごとく、レジスタ１２のリセット動作はマイクロ
プロセッサ（ＭＰＵ）１のリセット動作より先行するた
め、レジスタ１２のフラグによりリセット種別を識別す
ることができる。
プロセッサ（ＭＰＵ）１のリセット動作より先行するた
め、レジスタ１２のフラグによりリセット種別を識別す
ることができる。
なおリセット指令をランチするレジスタを設けてリセッ
ト種別を判別すれば（コマンドはＭＰＵで判別できる）
常に登録用ＣＧＲＡＭ７のクリアを禁止できるが、本発
明の場合は禁止制御を行うデータをメモリに格納した状
態のときリセット種別を識別するもので、コマンドによ
りフラグオフとすることもでき、リセット制御機能が向
上する。
ト種別を判別すれば（コマンドはＭＰＵで判別できる）
常に登録用ＣＧＲＡＭ７のクリアを禁止できるが、本発
明の場合は禁止制御を行うデータをメモリに格納した状
態のときリセット種別を識別するもので、コマンドによ
りフラグオフとすることもでき、リセット制御機能が向
上する。
以上説明したように、本発明はリセット種別を判別し特
定データのリセット禁止制御を行うリセット方式を提供
するもので、従来のリセット方式に比較してリセット後
の処理の短縮が可能でその効果は大である。
定データのリセット禁止制御を行うリセット方式を提供
するもので、従来のリセット方式に比較してリセット後
の処理の短縮が可能でその効果は大である。
第１図は本発明の原理説明図、
第２図（ａｌは動作フローチャート図、第２図（ｂｌは
実施例のプリンタブロック図、第３図（ａｌは従来例を
示すプリンタブロック図、第３図（ｂ）はソフトウェア
リセット動作フローチャート図、 １はマイクロプロセッサ（ＭＰｔＪ）、２はインクフェ
ース、３はオア回路、 ４ば電源、 ５はメモリ、 ６はＣＧＲＯＭ、 ７は登録用ＣＧＲＡＭ。 ８はバッファ、 ９は駆動制御部、ｌＯは印字制
御部、 １１はＲＡＭ。 １２はレジスタ、 １３は識別部、５０はリセット
端子、１００はデータ線、１０１はリセット信号線、 １０２はリセット制御線、 年１０ （１２レジ′ス９害’Ｂ良中ブγ （２
〕 リめ、ｈｅｒと動イＹフローケヤート 牟 ２ 医ヨ （ｂ）
実施例のプリンタブロック図、第３図（ａｌは従来例を
示すプリンタブロック図、第３図（ｂ）はソフトウェア
リセット動作フローチャート図、 １はマイクロプロセッサ（ＭＰｔＪ）、２はインクフェ
ース、３はオア回路、 ４ば電源、 ５はメモリ、 ６はＣＧＲＯＭ、 ７は登録用ＣＧＲＡＭ。 ８はバッファ、 ９は駆動制御部、ｌＯは印字制
御部、 １１はＲＡＭ。 １２はレジスタ、 １３は識別部、５０はリセット
端子、１００はデータ線、１０１はリセット信号線、 １０２はリセット制御線、 年１０ （１２レジ′ス９害’Ｂ良中ブγ （２
〕 リめ、ｈｅｒと動イＹフローケヤート 牟 ２ 医ヨ （ｂ）
Claims (1)
- 【特許請求の範囲】 リセット種別によりメモリ（１１）のリセット禁止制御
を行うリセット方式であって、 上記メモリにリセット禁止制御するデータを格納すると
き識別情報がセットされ、上記データのリセットを許可
されたリセット指令でリセットされるレジスタ（１２）
と、 リセット指令により上記レジスタを参照し、前記識別情
報を検出したとき該メモリのリセットを禁止する手段（
１３）と を備えることを特徴とするリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176413A JPS6235928A (ja) | 1985-08-10 | 1985-08-10 | リセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176413A JPS6235928A (ja) | 1985-08-10 | 1985-08-10 | リセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235928A true JPS6235928A (ja) | 1987-02-16 |
Family
ID=16013248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176413A Pending JPS6235928A (ja) | 1985-08-10 | 1985-08-10 | リセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280818A (ja) * | 1988-05-06 | 1989-11-13 | Matsushita Electric Ind Co Ltd | 演算制御装置の初期化方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189423A (ja) * | 1983-04-13 | 1984-10-27 | Hitachi Ltd | マイクロコンピュータ |
-
1985
- 1985-08-10 JP JP60176413A patent/JPS6235928A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189423A (ja) * | 1983-04-13 | 1984-10-27 | Hitachi Ltd | マイクロコンピュータ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280818A (ja) * | 1988-05-06 | 1989-11-13 | Matsushita Electric Ind Co Ltd | 演算制御装置の初期化方法 |
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