JPH03176728A - メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリカードに関し、詳しくはカード本体にメ
モリとその外部インターフェース回路を内蔵した構成を
有し、ホスト機器に着脱可能に接続され、記憶媒体とし
て用いられるメモリカードに関するものである。

［従来の技術］ メモリカードの従来例を第４図及び第５図に示す、第４
図のメモリーカード２は、メモリ１０と、その外部イン
ターフェース回路を構成するバッファ８°と、アドレス
データによりメモリ１０の情報を読み書きする領域ない
しアドレスを指定するデコーダ９を内蔵し、ホスト機器
ｌに対してアドレスバス、データバス、コントロールバ
スからなるバスライン５により接続され、メモリ１０に
対してホスト機器ｌが直接的に情報の読み書きを行なえ
るように構成されたものである。

第５図のメモリカード２はいわゆる狭義の「ＩＣカード
」であり、メモリ１０とともに、このメモリｌＯを管理
するＣＰＵ３を内蔵し、データのシリアル伝送を行なう
信号線を含む所定本数の信号線Ｓ４（バスライン５より
大幅に信号線数が少ない）によりホスト機器ｌに接続さ
れる。そしてホスト機器１のメモリＩＯに対する情報の
読み書きはＣＰＵ３を介して間接的に行なわれ、ホスト
機器ｌがＣＰＵ３とシリアル伝送の通信を行なうことに
より実行される。

［発明が解決しようとする課題］ しかしながら第４図の従来例では、メモリカード２のユ
ーザーの金銭やプライベートに関するデータなど無条件
に読み書きを許可することが適切でないデータがメモリ
１０に格納されている場合であっても、それを不正に読
み書きすることを禁止するのが不可能であるという欠点
があった。

またこの種のメモリカードではホスト機器に接続されて
いない状態で静電気などの外部ノイズが接続端子から侵
入してメモリの記憶データが破壊される恐れがある。こ
れに対して従来ではメモリカードの接続端子をカバーす
る開閉可能なシャッターを設けるなどの対策が取られて
いるが万全ではない。

一方、第５図の従来例では、メモリ１０内のデータの読
み書きが全てＣＰＵ３により管理されるため、パスワー
ドの照合などを行なって、読み書きを所定条件により許
可または禁止することが可能である。しかしこの場合、
ホストｍ器１はＣＰＵ３との通信でデータのシリアル伝
送によって読み書きを行なうため、読み書きの速度が第
４図の従来例に比べて大幅に遅くなるという欠点があっ
た・ そこで本発明の課題は、パスワードの照合によるメモリ
に対する読み書きの許可／禁止、および外部ノイズに対
するメモリの記憶データの確実な保護を行なえ、しかも
メモリに対する読み書きを高速に行なえるメモリカード
を提供することにある。

［課題を解決するための手段］ 」二記の課題を解決するため本発明によれば、バスライ
ンによりホスト機器に接続され、内蔵したメモリに対し
てホスト機器が直接的に情報の読み書きを行なえるよう
に構成されたメモリカードにおいて、メモリカードがホ
スト機器に接続されているか否かを検出する検出手段と
、ホスト機器から入力された入力パスワードがメモリカ
ードに予め登録された登録パスワードに一致するか否か
を判別する判別手段と、前記検出手段の検出結果と前記
ｔ１１１手段の判別結果により前記メモリの少なくとも
一部の記憶領域に対する読み書きを許可または禁止する
制御手段を有し、該制御手段は、メモリカードがホスト
機器に接続されており且つ前記入力パスワードが前記登
録パスワードに一致する場合にのみ前記読み書きを許可
し、それ以外の場合は読み書きを禁止する構成を採用し
た。

［作　用Ｊ このような構成によれば、メモリカードがホスト機器に
接続されでおり且つホスト機器から入力されたパスワー
ドが登録パスワードに一致した場合にのみメモリに対す
る読み書きが許可され、それ以外の場合は読み書きが禁
止される。

［実施例］ 以下、図を参照して本発明の実施例の詳細を説明する。

第１実施例 第１図は本発明の第１実施例によるメモリカードの構成
を示している。

第１図に示すように本実施例のメモリカード２は、メモ
リＩＯと、このメモリ１０の外部インターフェース回路
を構成するスリーステートバッファ８と、入力されるア
ドレスデータによりメモリＩＯのデータを読み書きする
領域ないしアドレスを指定するデコーダ９を内蔵してお
り、不図示のコネクタを介してバスライン５及び信号線
Ｓｔ〜Ｓ３によりホスト機器ｌに接続される。ホスト機
器ｌの不図示のホストＣＰＵはメモリｌＯに対してバス
ライン５によるアクセスで直接的にデータの読み書きを
行なえるようになっている。

本実施例のメモリカード２の従来と異なる点として、第
４図の従来例のように単にデータの双方向の入出力の仲
立ちを行なうバッファ８′の代りにスリーステートバッ
ファ８を用いており、このスリーステートバッファ８は
その制御入力端子に接続された信号＃！Ｓ５の入力信号
がローレベルになるとハイインピーダンス状態となり、
バスライン５とメモリ１０間が遮断され、メモリ１ｏに
対するデータの読み書きが禁止されるようになっている
。

又本実施例のメモリカード２では予めパスワードが登録
され、ホスト機器１がメモリ１０にアクセスを行なう前
にキーボードの操作等によりパスワードを入力させるも
のとし、入力されたパスワードが登録されたパスワード
と一致するか否かの照合を行なうものとするにのために
パスワード一致判別回路６が設けられている。この判別
回路６はレジスタ６１，６４、排他的オアゲート６２、
オアゲート６３、及びシフトレジスタリセット回路６５
から構成されている。

レジスタ６４はメモリカード２にあらかじめ登録される
所定ビット数のパスワードのデータを記憶するパスワー
ド登録レジスタである。

又レジスタ６１はレジスタ６４に対応したビット数のシ
フトレジスタであり、ホスト機器１から入力されるパス
ワードのデータを保持する。ホスト機器ｌから入力され
るパスワードのデータは、ホスト機器ｌの不図示のホス
トＣＰＵからバスライン５′を介してホスト機器ｌに設
けられたシリアル通信インターフェース回路１２に入力
され、同回路Ｉ２から信号＃！Ｓ２を介してレジスタ６
１に入力される。この場合に、ホスト機器ｌに設けられ
たクロック供給臼ｍｌｌから出力されるクロック信号に
同期してインターフェース回路１２からパスワードのデ
ータがシリアルに１ビツトづつシフトレジスタ６１に入
力され、シフトレジスタ６Ｉにおいてクロック供給回路
１１から信号線Ｓｌを介して入力されるクロック信号に
同期して前記の入力データがシフトされ、保持される。

又、排他的オアゲート６２は２入力のものでレジスタ６
１．６４のビット数に対応した数だけ設けられており、
レジスタ６１．６４のそれぞれの対応する１ビツトのデ
ータが１つの排他的オアゲート６２に入力される。そし
て全ての排他的オアゲート６２の出力がオアゲート６３
に入力されるようになっている。

このような構成でレジスタ６４に記憶された登録パスワ
ードのデータとレジスタ６１に入力されたパスワードの
データが一致する場合には全ての排他的オアゲート６２
の出力がローレベルとなり、オアゲート６３の出力がロ
ーレベルとなる。

また登録パスワードと入力パスワードのデータが一致し
ない場合は、少なくとも一つの排他的オアゲート６２の
出力がハイレベルとなり、オアゲート６３の出力がハイ
レベルとなる。

そしてオアゲート６３の出力がパスワード一致判別回路
６の出力としてアンドゲート４に入力される。アンドゲ
ート４は２入力のアンドゲートで、ローレベルの入力が
能動とする。

また本実施例のメモリカード２には、メモリカード２が
ホスト機器ｌに接続されているか否かを検出するための
接続検出回路７が設けられている。接続検出回路７はプ
ルアップ用の抵抗７１とシュミットトリガ回路７２から
構成されており、メモリカード２がホスト機器ｌに接続
されていない場合には同回路７の出力はハイレベルとな
る。

またメモリカード２がホスト機器Ｉに接続された場合は
、接続検出回路７の入力の信号！５！Ｓ３が接地され、
同回路７はローレベルの信号を出力する様になっている
。接続検出回路７の出力はアンドゲート４に入力される
とともにレジスタリセット回路６５にも入力され、この
リセット回路６５は接続検出回路７からハイレベルの信
号を入力するとシフトレジスタ６１をリセットするよう
になっている。

以上のような構成により本実施例のメモリカード２では
、ホスト機器ｉに接続されているか否か、及びホスト機
器ｌから入力されたパスワードがあらかじめ登録された
パスワードに一致するか否かによりメモリＩＯに対する
データの読み書きが許可または禁止されるようになって
いる６以下にその動作を第２図のタイミングチャート図
を許可して説明する。尚ここでは、レジスタ６１゜６４
は５ビツトで、登録されたパスワードのデータは一例と
してｒｌｌｏｌｏＪとする。

メモリカード２がホスト機器ｌに接続されていない状態
では、第２図の３段目の左端に示すように接続検出回路
７の出力はハイレベルとなる。またこの出力によりリセ
ット回路６５がレジスタ６１をリセットするので、レジ
スタ６１．６４のデータは一致せず、第２図の４段目左
端に示すようにパスワード一致判別回路６の出力もハイ
レベルとなる。従ってアンドゲート４の出力はローレベ
ルでスリーステートバッファ８はハイインピーダンス状
態（インアクティブ状態）となり、メモリＩＯに対する
読み書きは禁止される。

この状態から第２図の時点ＴＩでメモリカード２がホス
ト機器ｌのカード装着部に挿入され接続されると、接続
検出回路７の出力はローレベルとなる。そしてその出力
によりリセット回路６５はレジスタ６１のリセットを解
除するが、まだレジスタ６１．６４のデータは一致しな
いので、パスワード一致判別回路６の出力はハイレベル
を維持し、このためスリーステートバッファ８はハイイ
ンピーダンス状態を維持し、読み書き禁止状態が維持さ
れる。

次に、この状態から第２図の１段目と２段目に示すよう
にクロック供給回路Ｉｔの出力するクロック信号に同期
してホストｉ器ｌのシリアル通信インターフェース回路
１２から登録パスワードデータと一致するパスワードデ
ータｒｌ１０１０Ｊが１ビツトづつ順次入力されたもの
とすると、上記データの全ビットの入力が完了した時点
Ｔ２でレジスタ６１．６４の全ビットのデータが一致し
、パスワード一致判別回路６の出力がローレベルとなり
、アンドゲート４の出力がハイレベルとなって、スリー
ステートバッファ８のハイインピーダンス状態が解除さ
れアクティブ状態となり、メモリ１０に対する読み書き
が許可される。

この状態でホスト機器ｌはバスライン５を介してメモリ
１０に対して直接的にデータの読み書きを行なうことが
できる。

更にこの状態から第２図の時点Ｔ３でメモリカード２が
ホスト機器１から抜出され、接続が外されると、接続検
出回路７の出力がハイレベルとなる。これにより、リセ
ット回路６５はレジスタ６１をリセットし、パスワード
一致判別回路６の出力もハイレベルとなる。従ってアン
ドゲート４の出力はローレベルとなり、スリーステート
バッファ８は再びハイインピーダンス状態となり、メモ
リｌＯに対する読み書きが禁止される。

尚、第２図の時点Ｔｌ〜Ｔ２の間にホスト機器Ｉから登
録パスワードと一致しないパスワードのデータが入力さ
れた場合には、時点Ｔ２以後ちパスワード判別回路６の
出力がハイレベルを維持し、読み書き禁止状態が維持さ
れることは勿論である。

以上のようにして本実施例のメモリカード２では、ホス
ト機器ｌに接続されており且つホスト機器１から入力さ
れたパスワードが登録パスワードに一致した場合にのみ
メモリ１０に対する読み書きが許可され、それ以外の場
合すなわちメモリカード２がホスト機器ｌに接続されて
いない場合、または接続されていてもホスト機器ｌから
入力されたパスワードが登録パスワードに一致しない場
合には、読み書きが禁止される。

即ち本実施例のメモリカード２によればメモリＩＯの不
正な読み書きを禁止できる。またメモリカード２がホス
ト機器ｌに接続されていない状態でスリーステートバッ
ファ８がハイインピーダンス状態となり、メモリ１０が
外部から遮断されるので、外部ノイズによるメモリ１０
の記憶データの破壊防止をより万全に行なえる。そして
本実施例のメモリカード２ではホスト機器ｌに接続され
ている状態で読み書きが許可されている状態ではホスト
機器ｌはバスライン５を介して直接的にメモリ１０に対
して読み書きを行なえるので、第５図の従来例の場合よ
り大幅に高速にデータの読み書きを行なうことができる
。

第２実施例 次に第３図は本発明の第２実施例によるメモリカードの
構成を示している。本実旅例のメモリカードの構成は先
述した第１実施例の構成の一部を変更したもので、第３
図において第１実施例の第１図中と共通もしくは相当す
る部分には共通の符号が付してあり、共通部分の説明は
省略する。

第３図のメモリカード２の構成で第１実施例と異なる点
としては、まずパスワード一致判別回路６の出力がアン
ドゲート４に入力されると共に、信号線Ｓ６を介してホ
スト機器１の不図示のホストＣＰ　Ｕに入力されるよう
になっている。またメモリ１０の外部インターフェース
としてスリーステートバッファの代りに単にデータの双
方向の中継を行なう通常のバッファ８′が用いられてい
る。そして信号線Ｓ５はデコーダ９に接続され、アンド
ゲート４の出力によりデコーダ９が制御されるようにな
っている。

このような構成によれば、メモリカード２がホスト機器
ｌに接続され、ホスト機器１からメモリカード２の登録
パスワードと一致しないパスワードが入力された場合に
、パスワードが一致せず読み書きが禁止されることを示
すパスワード一致判別回路６の出力がホスト機器１のホ
ストＣＰＵへ入力されるので、ホスト機器ｌ側でメモリ
カード２の読み書き禁止状態を認識できる。従って読み
古き禁止状態であるにもかかわらずホスト機器１がバス
ライン５をアクセスしてデータを誤読するというような
動作を防止できる。

またアンドゲート４の出力によってデコーダ９を制御す
ることにより、デコーダ９がメモリＩＯのデータを読み
書きする領域を指定するものとして、メモリｌＯの読み
書きを禁止する場合に、メモリＩＯの全記憶領域ではな
く、一部の記憶領域のみ読み書きの禁止を行なうことも
できる。

［発明の効果） 以上の説明から明らかなように本発明によれば、バスラ
インによりホスト機器に接続され、内蔵したメモリに対
してホスト機器が直接的に情報の読み書きを行なえるよ
うに構成されたメモリカードにおいて、メモリカードが
ホスト機器に接続されているか否かを検出する検出手段
と、ホスト機器から入力された入力パスワードがメモリ
カードに予め登録された登録パスワードに一致するか否
かを判別する判別手段と、前記検出手段の検出結果と前
記ｔす別手段の判別結果により前記メモリの少なくとも
一部の記憶領域に対する読み書きを許可または禁止する
制御手段を有し、該制御手段は、メモリカードがホスト
機器に接続されており且つ前記入力パスワードが前記登
録パスワードに一致する場合にのみ前記読み書きを許可
し、それ以外の場合は読み書きを禁止する構成を探用し
たので、メモリに対する不正な読み書きを禁止できると
ともに、外部ノイズによるメモリの記憶データの破壊を
防止でき、しかもホスト機器がメモリに対する読み書き
を高速に行なえるという優れた効果が（１られる。

【図面の簡単な説明】

第１図は本発明の第１実施例によるメモリカドの構成を
示すブロック図、第２図は同カードの読み書きの許可、
禁止に関わる動作を示すタイミングチャート図、第３図
は第２実施例によるメモリカードの構成を示すブロック
図、第４図及び第５図はそれぞれ異なる従来のメモリカ
ードの構成を概略的に示すブロック図である。 １−・・ホスト機器　　　２・−メモリカード４・・・
アンドゲート　　５−・−バスライン６・・・パスワー
ド一致ｔ１１別回路 ７・・・接続検出回路 ８・・・スリーステートバッファ

Claims (1)

1. 【特許請求の範囲】 １）バスラインによりホスト機器に接続され、内蔵した
   メモリに対してホスト機器が直接的に情報の読み書きを
   行なえるように構成されたメモリカードにおいて、 メモリカードがホスト機器に接続されているか否かを検
   出する検出手段と、 ホスト機器から入力された入力パスワードがメモリカー
   ドに予め登録された登録パスワードに一致するか否かを
   判別する判別手段と、 前記検出手段の検出結果と前記判別手段の判別結果によ
   り前記メモリの少なくとも一部の記憶領域に対する読み
   書きを許可または禁止する制御手段を有し、 該制御手段は、メモリカードがホスト機器に接続されて
   おり且つ前記入力パスワードが前記登録パスワードに一
   致する場合にのみ前記読み書きを許可し、それ以外の場
   合は読み書きを禁止することを特徴とするメモリカード
   。