JP3335771B2 - アドレスデコード回路 - Google Patents
アドレスデコード回路Info
- Publication number
- JP3335771B2 JP3335771B2 JP16325594A JP16325594A JP3335771B2 JP 3335771 B2 JP3335771 B2 JP 3335771B2 JP 16325594 A JP16325594 A JP 16325594A JP 16325594 A JP16325594 A JP 16325594A JP 3335771 B2 JP3335771 B2 JP 3335771B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- transistor
- address
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
に関し、特に、半導体メモリのアドレスデコードを行う
アドレスデコード回路に関する。
地に対応するメモリマット内のコアセルに０または１の
情報を読み書きするものである。このとき、アドレス選
択方法は、通常の場合、ローデコーダという上位アドレ
スに対応する回路と、カラムデコーダという下位アドレ
スに対応する回路とで行われる。すなわち、最初にワー
ド線に接続する全てのデバイスが選択され、次にその中
から１本のカラム線を選択することになる。
コーダは選択されたワード線だけを異なる電圧レベルと
して、メモリセルへの（からの）データ書き込み（読み
出し）を可能にする回路である。ここで、ワード線の電
圧レベルを決定するために、選択メモリマットの選択さ
れたワード線だけを有効にするスタティックな回路構成
をダイナミックに行う回路で、メモリマットが複数存在
する場合には、それぞれのメモリマットにダイナミック
動作を制御する回路をもたせるのが普通である。
複雑化によるシステムの大規模化に伴って、部品である
半導体集積回路も高速化が進んでいる。特に、システム
内のスピードを律しているのは不揮発メモリやＭＡＳＫ
・ＲＯＭを含む記憶素子であり、演算処理などを行う阻
止が高速化されてもデータの記憶や読み出しができない
ために、システムの動作速度を落とさざるを得ない場合
も出ている。また半導体集積回路の内部にメモリが存在
する場合においても、これがチップ全体のスピードを決
定する場合が少なくない。
き込み時と読み出し時とを比較すると読み出し時の方が
厳しいのが普通である。このとき、読み出しのスピード
とは、アドレスを入力してから出力データが確定するま
での時間を指すため、従来のようにスタティックな回路
構成でワード線の選択を行うとすると、アドレスをデコ
ードする時間が同じでも選択信号の立ち上がりで遅れを
生じることになる。またワード線の選択をダイナミック
に行う場合に、その制御回路を各メモリマットにもたせ
るとすると、回路規模が大きくなるためチップ面積を抑
えることができないという問題がある。
明の主な目的は、動作を高速化し得るアドレスデコード
回路を提供することにある。
明によれば、少なくとも１ビットの上位アドレスを共通
にする第１及び第２のメモリマットを備えたメモリ装置
において、前記第１及び第２のメモリマットが、それぞ
れワード線に接続され、かつ前記ワード線をプリチャー
ジ状態にするためのプリチャージ用トランジスタ回路
と、前記ワード線をディスチャージ状態にするためのデ
ィスチャージ用トランジスタ回路と、前記ディスチャー
ジ用トランジスタ回路を制御する制御用トランジスタ回
路とをそれぞれ有し、前記上位アドレスに応じて、前記
第１及び第２のメモリマットの一方を選択しかつ他方の
メモリマットを非選択状態にするための第１の選択手段
と、前記第１及び第２のメモリマット間に設けられかつ
予め定められたアドレスを有する第２の選択手段とを有
し、前記第１の選択手段により選択された側のメモリマ
ットでは、前記ワード線がプリチャージされかつ前記デ
ィスチャージ用トランジスタ回路が前記制御用トランジ
スタ回路によりプリチャージ信号の終了時に前記ワード
線をディスチャージするためのオン状態にされ、非選択
側のメモリマットでは、前記ワード線がプリチャージさ
れないようにされかつ前記ディスチャージ用トランジス
タ回路が前記制御用トランジスタ回路によりオフ状態に
され、前記第２の選択手段が、下位アドレスが前記予め
定められたアドレスと一致する時に、前記第１及び前記
第２のメモリマットの前記ディスチャージ用トランジス
タ回路および前記制御用トランジスタ回路の各ノード間
を短絡して、前記選択された側の前記ディスチャージ用
トランジスタ回路を前記非選択側のメモリマットの前記
制御用トランジスタ回路によりオフ状態にすることによ
り、前記選択された側の前記メモリマットの前記ワード
線のレベルが保持されることを特徴とするアドレスデコ
ード回路を提供することにより達成される。
ドレスを選択する第２の選択手段としてのデコーダを分
割したメモリマット間に共有させる。ここでメモリに入
力される少なくとも１ビットの上位アドレス信号によ
り、これらの分割されたメモリマットの内の一方のワー
ド線が第１の選択手段により選択されることになるが、
デコーダは選択側のマットと非選択マットとの間の電気
的スイッチとして働く。すなわち、アドレスによって選
択マットと非選択マットとを接続するかどうかを決定す
る。これにより、アドレス選択の際に選択されるマット
で有効になる信号を、非選択側の回路で制御することが
できる。アドレスデコード回路をこのような回路構成と
することで、ワード線の選択をダイナミックに行うこと
が可能であり、メモリの動作を高速化できる。また回路
規模を小さくすることになり、これを利用した半導体素
子のチップサイズを小型化できる。
いて詳しく説明する。
のアドレスデコード回路の一部分である。第１の選択手
段として互いに並列な２入力ＮＡＮＤ回路１・２が設け
られている。一方のＮＡＮＤ回路１には、プリチャージ
信号ＰＲＥと、少なくとも１ビットの上位アドレスとし
てのアドレス信号ＡＤ３とがそれぞれ入力し、他方のＮ
ＡＮＤ回路２には、上記プリチャージ信号ＰＲＥと上記
アドレス信号ＡＤ３の反転信号とがそれぞれ入力する。
一方のＮＡＮＤ回路１の出力は第１のメモリマット３に
入力し、他方のＮＡＮＤ回路２出力は第２のメモリマッ
ト４に入力する。
地との間で直列に接続されたプリチャージ用トランジス
タ回路としてのトランジスタＴｒ１・Ｔｒ２およびディ
スチャージ用トランジスタ回路としてのトランジスタＴ
ｒ３と、同様に電源ラインと接地との間で直列に接続さ
れた制御用トランジスタ回路としてのトランジスタＴｒ
４・Ｔｒ５とを有している。ＮＡＮＤ回路１の出力信号
によりトランジスタＴｒ１・Ｔｒ２・Ｔｒ４が制御さ
れ、アドレス信号ＡＤ３の反転入力信号によりトランジ
スタＴｒ５が制御され、２つのトランジスタＴｒ４・Ｔ
ｒ５の接続点の電位によりトランジスタＴｒ３が制御さ
れるようになっている。また、トランジスタＴｒ１・Ｔ
ｒ２間からワード線ＷＯＲＤ１が取出されている。
トランジスタ回路としてのトランジスタＴｒ６・Ｔｒ７
およびディスチャージ用トランジスタ回路としてのトラ
ンジスタＴｒ８と、制御用トランジスタ回路としてのト
ランジスタＴｒ９・Ｔｒ１０とを有し、第１のメモリマ
ット３と同様に構成されている。また、ＮＡＮＤ回路２
の出力信号によりトランジスタＴｒ６・Ｔｒ７・Ｔｒ９
が制御され、アドレス信号ＡＤ３の入力信号によりトラ
ンジスタＴｒ１０が制御され、２つのトランジスタＴｒ
９・Ｔｒ１０の接続点の電位によりトランジスタＴｒ８
が制御されるようになっている。また、トランジスタＴ
ｒ６・Ｔｒ７間からワード線ＷＯＲＤ２が取出されてい
る。
ンジスタＴｒ４・Ｔｒ５の接続点とトランジスタＴｒ３
とのノードＡと、第２のメモリマット４の２つのトラン
ジスタＴｒ９・Ｔｒ１０の接続点とトランジスタＴｒ８
とのノードＢとが、アドレスデコーダ５の互いに直列に
接続された３つのトランジスタＴｒ１１・Ｔｒ１２・Ｔ
ｒ１３を介して互いに接続されている。トランジスタＴ
ｒ１１にはアドレス信号ＡＤ０が入力し、トランジスタ
Ｔｒ１２にはアドレス信号ＡＤ１が入力し、トランジス
タＴｒ１３にはアドレス信号ＡＤ２が入力している。
る。先ずプリチャージ信号ＰＲＥとアドレス信号ＡＤ３
とによって、選択されるメモリマットが決定される。プ
リチャージ信号ＰＲＥとアドレス入力信号ＡＤ３との共
に論理Ｈの信号がＮＡＮＤ回路１に入力されると、その
出力によりトランジスタＴｒ１・Ｔｒ４が共にオンし
て、ノードＡとワード線ＷＯＲＤ１とにそれぞれ電圧が
印加され、プリチャージ状態になる。このとき、ＮＡＮ
Ｄ回路２の反転出力により、メモリマット４側は非選択
になる。
スタＴｒ６・Ｔｒ９がオフになり、トランジスタＴｒ７
・Ｔｒ１０がオンし、トランジスタＴｒ８がオフである
ことから、ノードＢの電位は論理Ｌの状態である。この
間に、アドレスデコーダ５によってアドレスＡＤ０〜Ａ
Ｄ２のデコードが行われ、デコーダ内のトランスファー
ＭＯＳトランジスタによって、両ノードＡ・Ｂ間を短絡
させるか否かが決定される。
Ｓトランジスタは、アドレスＡＤ０〜ＡＤ２が予め定め
られたアドレスに一致する時だけ全てのトランジスタが
オンするように設計されているので、アドレスＡＤ０〜
ＡＤ２が予め定められたアドレスに一致する時だけ両ノ
ードＡ・Ｂは短絡される。
アドレスに一致しない場合には、両ノードＡ・Ｂは短絡
されないので、ノードＡの電位は、２つのトランジスタ
Ｔｒ４・Ｔｒ５の接続点の電位に依存する。プリチャー
ジ信号ＰＲＥが論理Ｈの間、すなわちプリチャージが行
われている間は、上記したようにトランジスタＴｒ１・
Ｔｒ４が共にオンし、ノードＡの電位は、論理Ｈの状態
にあり、トランジスタＴｒ３がオンしている。プリチャ
ージ信号ＰＲＥが論理Ｌに変わると、トランジスタＴｒ
１・Ｔｒ４が共にオフし、トランジスタＴｒ２がオンす
ることから、ワード線ＷＯＲＤ１にプリチャージされた
電荷は、トランジスタＴｒ２・Ｔｒ３を介してディスチ
ャージされる。すなわち、ワード線ＷＯＲＤ１は、プリ
チャージ終了と同時にディスチャージされる。
られたアドレスに一致する場合には、両ノードＡ・Ｂは
短絡されるので、ノードＡはアドレスデコーダ５のトラ
ンジスタＴｒ１１・Ｔｒ１２・Ｔｒ１３を介してノード
Ｂに接続されるので、ノードＡは論理Ｌになり、トラン
ジスタＴｒ３がオフする。これにより、プリチャージ終
了後も、ワード線ＷＯＲＤ１のレベルが保持され、メモ
リセルにデータの読み書きを行うことができる。
リのアドレス選択時のワード線選択をダイナミックに行
えるため、動作を高速化することができる。またデコー
ド回路を小型化できるため、チップサイズを抑えること
が可能となる。
るためのアドレスデコード回路及びワード線選択回路示
す図。
Claims (1)
- 【請求項１】 少なくとも１ビットの上位アドレスを
共通にする第１及び第２のメモリマットを備えたメモリ
装置において、前記第１及び第２のメモリマットが、そ
れぞれワード線に接続され、かつ前記ワード線をプリチ
ャージ状態にするためのプリチャージ用トランジスタ回
路と、前記ワード線をディスチャージ状態にするための
ディスチャージ用トランジスタ回路と、前記ディスチャ
ージ用トランジスタ回路を制御する制御用トランジスタ
回路とをそれぞれ有し、 前記上位アドレスに応じて、前記第１及び第２のメモリ
マットの一方を選択しかつ他方のメモリマットを非選択
状態にするための第１の選択手段と、 前記第１及び第２のメモリマット間に設けられかつ予め
定められたアドレスを有する第２の選択手段とを有し、前記第１の選択手段により選択された側のメモリマット
では、前記ワード線がプリチャージされかつ前記ディス
チャージ用トランジスタ回路が前記制御用トランジスタ
回路によりプリチャージ信号の終了時に前記ワード線を
ディスチャージするためのオン状態にされ、非選択側の
メモリマットでは、前記ワード線がプリチャージされな
いようにされかつ前記ディスチャージ用トランジスタ回
路が前記制御用トランジスタ回路によりオフ状態にさ
れ、 前記第２の選択手段が、下位アドレスが前記予め定めら
れたアドレスと一致する時に、前記第１及び前記第２の
メモリマットの前記ディスチャージ用トランジスタ回路
および前記制御用トランジスタ回路の各ノード間を短絡
して、前記選択された側の前記ディスチャージ用トラン
ジスタ回路を前記非選択側のメモリマットの前記制御用
トランジスタ回路によりオフ状態にすることにより、前
記選択された側の前記メモリマットの前記ワード線のレ
ベルが保持されることを特徴とするアドレスデコード回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325594A JP3335771B2 (ja) | 1994-06-22 | 1994-06-22 | アドレスデコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325594A JP3335771B2 (ja) | 1994-06-22 | 1994-06-22 | アドレスデコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH087572A JPH087572A (ja) | 1996-01-12 |
| JP3335771B2 true JP3335771B2 (ja) | 2002-10-21 |
Family
ID=15770325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16325594A Expired - Fee Related JP3335771B2 (ja) | 1994-06-22 | 1994-06-22 | アドレスデコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335771B2 (ja) |
-
1994
- 1994-06-22 JP JP16325594A patent/JP3335771B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH087572A (ja) | 1996-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4344156A (en) | High speed data transfer for a semiconductor memory | |
| EP0443775A2 (en) | Signature circuit for non-volatile memory device | |
| JP2689768B2 (ja) | 半導体集積回路装置 | |
| US5761700A (en) | ROM mapping and inversion apparatus and method | |
| EP0172112B1 (en) | Semiconductor memory device | |
| JP2004509426A (ja) | ブロック・レベルの書き込み時読み取り方法および方法 | |
| JPH0636556A (ja) | ダイナミックｒａｍ | |
| US5511031A (en) | Semiconductor memory system having sense amplifier being activated late during clock cycle | |
| JP2007220218A (ja) | 半導体記憶装置およびその制御方法 | |
| JP3335771B2 (ja) | アドレスデコード回路 | |
| US5317536A (en) | Dual-port type semiconductor integrated memory circuit | |
| KR100482998B1 (ko) | 불휘발성 강유전체 메모리 제어 장치 | |
| JPH09245493A (ja) | 不揮発性半導体記憶装置 | |
| JPH06215590A (ja) | フラッシュ消去型不揮発性メモリ | |
| JPH087574A (ja) | 低消費電力型スタティックｒａｍ | |
| KR100250754B1 (ko) | 플래쉬 메모리에서의 디코더 회로 | |
| JPH10199279A (ja) | フラッシュメモリ用デコーダ回路 | |
| KR100528453B1 (ko) | 반도체 메모리 장치의 비트 라인 디스챠지 회로 | |
| KR100546136B1 (ko) | 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치 | |
| KR100587874B1 (ko) | 반도체 기억 장치 | |
| JPS59225615A (ja) | ゲ−トアレイ内のｒａｍ構成方法 | |
| JP2000268563A (ja) | 半導体記憶装置 | |
| JP3248566B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP3273360B2 (ja) | Ｄｒａｍのデータアクセス装置 | |
| JP3094916B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020305 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020723 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070802 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090802 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100802 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110802 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110802 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120802 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120802 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130802 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |