JPH05342024A

JPH05342024A - 情報処理方法および装置

Info

Publication number: JPH05342024A
Application number: JP17174692A
Authority: JP
Inventors: Kazunori Hayashi; 和慶林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-06-05
Filing date: 1992-06-05
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】リセット後に実行するプログラムの変更を容
易にする。【構成】リセット時、リセット信号が遅延回路２４，
２５、ナンド回路２６、ノア回路２０を介してプログラ
ムメモリ４に供給され、そこに記憶されているフラグＦ
₁，Ｆ₂が読み出される。このフラグＦ₁，Ｆ₂に対応し
て、Ｄ型フリップフロップ２２がセットされ、そのセッ
ト状態に対応して、切換回路１８，１９が制御される。
切換回路１８と１９は、デゴーダ１６または１７の出力
をプログラムメモリ４または５に供給する。リセット
時、ＣＰＵ１はデコーダ１６を読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばコンピュータに
おいてＲＯＭ化したプログラムをテストするような場合
に用いて好適な情報処理方法および装置に関する。

【０００２】

【従来の技術】図１０は、従来のＭＳ−ＤＯＳを用いた
コンピュータ装置の一例の構成を示している。ＣＰＵ４
１は、バスを介してＲＯＭ４３、ＲＡＭ４４と接続さ
れ、ＲＯＭ４３に記憶されているプログラムに従って各
部を制御するとともに、ＲＡＭ４４に実行するプログラ
ムや、必要に応じてデータを記憶させるようになされて
いる。リセット回路４２は、リセット動作時、ＣＰＵ４
１をリセットするようになされている。また、バスに
は、インターフェース４５乃至４８を介してフロッピィ
ディスク装置４９、ハードディスク装置５０、ディスプ
レイ５１、キーボード５２がそれぞれ接続されている。

【０００３】次に、図１１のフローチャートを参照し
て、そのリセット時の動作について説明する。リセット
回路４２よりリセットの指令が入力されると、ＣＰＵ４
１はＲＯＭ４３に記憶されているブートストラップロー
ダを読み出し、これを実行する（ステップＳ１）。この
ブートストラップローダには、ＲＡＭ４４にロードすべ
きプログラム（ＯＳ）が記述されている。そこで、ＣＰ
Ｕ４１は、インターフェース４５または４６を介してフ
ロッピィディスク装置４９またはハードディスク５０に
アクセスし、そこに記録されているＯＳを読み出し、Ｒ
ＡＭ４４にロードする（ステップＳ２）。そして、ロー
ドしたＯＳに従って各種の処理を実行する（ステップＳ
３）。通常は、このＯＳに従って、実行されるべきアプ
リケーションプログラムがフロッピィディスク装置４９
またはハードディスク装置５０から読み出され、ＲＡＭ
４４にロードされる。

【０００４】

【発明が解決しようとする課題】従来の装置は、このよ
うにＲＯＭ４３に記憶されているブートストラップロー
ダ、モニタプログラムなど、不変のプログラムをまず起
動し、それらのプログラムに従って目的とするプログラ
ムをロードし、実行するようにしていた。その結果、リ
セット後に実行するプログラムを変更するには、ＲＯＭ
４３を交換しなければならなかった。従って、例えばＦ
Ａ設備のソフト開発時において、ＲＯＭ化したソフトを
テスト的に実行するような場合、プログラムの交換が面
倒であった。

【０００５】本発明はこのような状況に鑑みてなされた
ものであり、簡単に、リセット後、起動するプログラム
を変更することができるようにするものである。

【０００６】

【課題を解決するための手段】本発明の情報処理方法
は、複数のプログラムメモリ４，５に異なるプログラム
と、そのいずれを実行するかを表わすフラグを記憶して
おくとともに、リセット動作時、フラグを読み取り、フ
ラグに対応して、実行するプログラムを決定することを
特徴とする。

【０００７】また、本発明の情報処理装置は、第１のプ
ログラムを記憶する第１の記憶手段としてのプログラム
メモリ４と、第２のプログラムを記憶する第２の記憶手
段としてのプログラムメモリ５と、実行するプログラム
を示すフラグを記憶する第３の記憶手段としてのプログ
ラムメモリ４と、リセット動作時、プログラムメモリ４
に記憶されているフラグを読み取り、フラグに対応する
プログラムを実行する演算手段としてのＣＰＵ１とを備
えることを特徴とする。

【０００８】プログラムメモリ４と５は、書換え可能な
ＲＯＭや磁気記録媒体により構成することができる。

【０００９】

【作用】上記構成の情報処理方法および装置において
は、リセット動作時、フラグが読み取られ、このフラグ
に対応して、実行するプログラムが決定される。従っ
て、このフラグを書換えることにより、リセット後に実
行するプログラムを容易に変更することが可能となる。

【００１０】

【実施例】図１は、本発明の情報処理装置の一実施例の
構成を示すブロック図である。ＣＰＵ１は、バスを介し
てプログラムメモリ４，５、データメモリ６に接続され
ている。プログラムメモリ４，５は、例えばＥＥＰＲＯ
Ｍにより構成され、その記憶内容を随時更新することが
可能とされている。プログラムメモリ４と５には、それ
ぞれ異なる実行可能なプログラムが記憶されている。ま
た、プログラムメモリ４には、リセット後に実行すべき
プログラムを示すフラグも記憶されている。

【００１１】データメモリ６は、例えばＲＡＭにより構
成され、必要に応じてデータが記憶されるようになされ
ている。プログラム制御回路７は、バスを介してＣＰＵ
１に接続され、ＣＰＵ１の制御の下にプログラムメモリ
４，５を制御するようになされている。またインターフ
ェース８は、キーボード９およびディスプレイ１０に接
続され、これらをバスに接続している。アドレスデコー
ド回路３は、バスを介して入力されるアドレスをデコー
ドし、プログラムメモリ４，５、データメモリ６、プロ
グラム制御回路７またはインターフェース８に出力する
ようになされている。

【００１２】リセット回路２は、リセット動作時、ＣＰ
Ｕ１、アドレスデコード回路３、プログラム制御回路
７、インターフェース８、アドレス出力回路１１などを
リセットするようになされている。アドレス出力回路１
１は、リセット時、上記したフラグが記憶されているプ
ログラムメモリ４のアドレスを出力するようになされて
いる。

【００１３】図２は、プログラム制御回路７の構成例を
示している。アドレスデコード回路３を構成するデコー
ダ１６と１７は、ＣＰＵ１がプログラムメモリ４または
５を選択するとき指令する、アドレスバスを介して入力
されるアドレスをデコードするようになされている。デ
コーダ１６の出力は、切換回路１８と１９のＡ端子に供
給され、デコーダ１７の出力は、切換回路１８と１９の
Ｂ端子に供給されるようになされている。切換回路１８
の出力は、ノア回路２０の一方の入力に供給されてい
る。

【００１４】イクスクルーシブオア回路２１は、プログ
ラムメモリ４より読み出されたフラグＦ₁，Ｆ₂の排他的
論理和を演算し、Ｄ型フリップフロップ２２のＤ端子に
出力している。Ｄ型フリップフロップ２２の出力は、切
換回路１８のＳ端子に供給されるとともに、インバータ
２３を介して切換回路１９のＳ端子に供給される。ま
た、Ｄ型フリップフロップ２２のクロック端子ＣＫに
は、遅延回路２４，２５およびナンド回路２６により生
成したパルスが供給されている。また、このパルスは、
ノア回路２０の他方の入力にも供給されている。ノア回
路２０の出力がプログラムメモリ４に供給されており、
切換回路１９の出力がプログラムメモリ５に供給されて
いる。

【００１５】次に、その動作について説明する。電源立
ち上げ時、あるいはリセットボタンが押されるなどして
リセットが指令されると、リセット回路２は各部にリセ
ット信号を出力する。このとき、プログラム制御回路７
は図３のフローチャートに示すリセット処理を実行す
る。このリセット動作により、バスは未使用状態にな
り、アドレス出力回路１１は、フラグＦ₁，Ｆ₂を読み出
すアドレスを発生する準備を行う（ステップＳ１１）。
即ち、アドレス出力回路１１は、アドレスバスを抵抗を
介して所定の基準電源に接続し、論理１をセットする。
その後、アドレスが安定するまで、ステップＳ１２にお
いて、一定時間待機した後、ステップＳ１３に進み、プ
ログラムメモリ４の指定されたアドレスからフラグ
Ｆ₁，Ｆ₂が読み出される。

【００１６】次にステップＳ１４に進み、フラグＦ₁，
Ｆ₂の値が判定される。フラグＦ₁，Ｆ₂が両方とも０で
あるか、あるいは両方とも１であるとき、ステップＳ１
５に進み、Ｄ型フリップフロップ２２が０にセットされ
る。これに対して、フラグＦ₁，Ｆ₂が、その一方が１で
あり、他方が０である場合においては、ステップＳ１６
に進み、Ｄ型フリップフロップ２２が１にセットされ
る。

【００１７】フラグＦ₁，Ｆ₂の論理とＤ型フリップフロ
ップ２２のセット状態の関係は、図４にまとめて示して
ある。

【００１８】以上の動作を図２のブロック図と図５のタ
イミングチャートを参照してさらに説明すると、次のよ
うになる。リセット回路２がリセット信号（図５
（ａ））を発生すると、このリセット信号は遅延回路２
４により所定時間遅延された後（図５（ｂ））、遅延回
路２５によりさらに所定時間遅延される（図５
（ｃ））。遅延回路２４の出力と遅延回路２５の出力
が、ナンド回路２６に入力され、両入力の立下がりエッ
ジのタイミングに同期した論理０のパルスがナンド回路
２６より出力される（図５（ｄ））。このパルスがノア
回路２０を介して出力され（図５（ｅ））、プログラム
メモリ４に読出アドレスとして供給される。これによ
り、プログラムメモリ４よりフラグＦ₁，Ｆ₂が読み出さ
れることになる。即ち、以上の動作が、図３におけるス
テップＳ１１乃至Ｓ１３の処理に対応している。

【００１９】次に、プログラムメモリ４より読み出され
たフラグＦ₁，Ｆ₂がデータバスを介してイクスクルーシ
ブオア回路２１に供給される。この２つのフラグの排他
的論理和がこのイクスクルーシブオア回路２１により演
算され、その演算結果がＤ型フリップフロップ２２のＤ
端子に供給される。Ｄ型フリップフロップ２２は、イク
スクルーシブオア回路２１の出力をナンド回路２６の出
力の立上がりエッジに同期してラッチする。イクスクル
ーシブオア回路２１の出力は、フラグＦ₁，Ｆ₂が両方と
も１または０のとき、０となり、一方が１、他方が０で
あるとき、論理１となる。この演算結果がそのままＤ型
フリップフロップ２２にセットされる。従って、以上の
動作により、図３のステップＳ１４乃至Ｓ１６に示すＤ
型フリップフロップ２２の設定処理が実行されたことに
なる。

【００２０】Ｄ型フリップフロップ２２の出力が論理１
であるとき、切換回路１８のＳ端子は論理１となり、切
換回路１９のＳ端子は論理０となる。切換回路１８，１
９の出力Ｑ₁（Ｑ₂も同様）は、それぞれ次式により演算
される。Ｑ₁（Ｑ₂）＝（ＡａｎｄＳ）ｏｒ（Ｂａｎｄ
反転Ｓ）

【００２１】従って、このとき切換回路１８によりデコ
ーダ１７の出力が選択され、ナンド回路２０を介してプ
ログラムメモリ４に供給されるとともに、切換回路１９
によりデコーダ１６の出力が選択され、プログラムメモ
リ５に供給される。

【００２２】また、Ｄ型フリップフロップ２２の出力が
論理０である場合においては、切換回路１８はデコーダ
１６の出力を選択し、切換回路１９はデコーダ１７の出
力を選択する。その結果、プログラムメモリ４はデコー
ダ１６の出力信号で選択され、プログラムメモリ５はデ
コーダ１７の出力で選択される。

【００２３】リセット直後、ＣＰＵ１が最初にアクセス
するのはデコーダ１６（勿論、デコーダ１７でもよい
が）と予め設定されている。従って、フラグＦ₁，Ｆ₂が
両方とも１または０である場合（Ｄ型フリップフロップ
２２の出力が０である場合）、プログラムメモリ５に記
憶されているプログラムが実行され、フラグＦ₁，Ｆ₂の
一方が１、他方が０である場合（Ｄ型フリップフロップ
２２の出力が１である場合）、プログラムメモリ４に記
憶されているプログラムが実行される。

【００２４】以上のようにして、プログラムメモリ４に
記憶されているフラグＦ₁，Ｆ₂に対応して、プログラム
メモリ４に記憶されているプログラムまたはプログラム
メモリ５に記憶されているプログラムのいずれかが選択
され、実行されることになる。

【００２５】リセット後、実行されるプログラムを変更
するには、プログラムメモリ４または５に記憶されてい
るプログラムを実行中において、キーボード９を操作
し、インターフェース８を介して、ＣＰＵ１に対して起
動プログラムの変更を指令する。このとき、ＣＰＵ１は
図６のフローチャートに示す処理を開始する。

【００２６】最初にステップＳ２１において、プログラ
ムメモリ４に記憶されているフラグＦ₁，Ｆ₂が判定され
る。このフラグが両方とも０または１である場合におい
ては、図４を参照して上述したように、現在プログラム
メモリ５に記憶されているプログラムが実行されている
ため、ステップＳ２２に進み、プログラムメモリ４への
書き込みを実行する。また、フラグＦ₁，Ｆ₂の一方が１
であり、他方が０である場合においては、図４に示すよ
うに、現在プログラムメモリ４に記憶されているプログ
ラムが実行中であるため、ステップＳ２３に進み、プロ
グラムメモリ５への書き込みが実行される。

【００２７】このように、プログラムメモリ４と５のう
ち、一方のプログラムを実行中に、他方のプログラムメ
モリにアクセスできるように、図２の実施例においては
アドレスデコード回路３として、デコーダ１６と１７が
別個に設けられている。ＣＰＵ１は、ステップＳ２２と
Ｓ２３において、デコーダ１６と１７のうち、リセット
直後に読み出した方と異なるデコーダを読み出すことに
なる。

【００２８】図６のステップＳ２２におけるプログラム
メモリ４への書き込み処理の詳細は、図７のフローチャ
ートに示されている。同図に示すように、最初にステッ
プＳ３１において、プログラムメモリ４に対してプログ
ラムの書き込みが実行される。次にステップＳ３２に進
み、フラグＦ₁，Ｆ₂が、その一方が０、他方が１にセッ
トされる。

【００２９】同様にして、ステップＳ２３におけるプロ
グラムメモリ５への書き込み処理の詳細が、図８のフロ
ーチャートに示されている。最初にステップＳ４１にお
いて、プログラムメモリ５へのプログラムの書き込みが
行われ、次にステップＳ４２において、フラグＦ₁，Ｆ₂
が両方とも０（または１）に設定される。

【００３０】図７のステップＳ３１および図８のステッ
プＳ４１の詳細な処理は、図９のフローチャートに示さ
れている。最初にステップＳ５１において、プログラム
メモリ４または５は、ＥＥＰＲＯＭにより構成されてい
るため、そのプログラムを記憶する領域に、すべて０が
書き込まれる。次にステップＳ５２において、この０が
消去される。即ち、すべてのデータが１に変更される。
このようにして確実にすべてのデータを消去した後、ス
テップＳ５３に進み、実際にプログラムの書き込み（書
き替え）が実行される。

【００３１】このプログラム書き替え途中において、な
んらかの理由により、その処理が中断された場合、デー
タがすべて０か、すべて１になっている可能性が高くな
る。しかしながら本実施例においては、図７および図８
に示すように、プログラムメモリ４，５の書き替え完了
後にフラグを書き替えるようにしている。従って、プロ
グラムの書き替え途中で書き替え処理が中断されてしま
ったような場合、フラグが書き替えられていないことに
なる。従って、リセット後、元のプログラムが正しく起
動され、起動すべきプログラムが存在しなくなるような
ことが防止される。

【００３２】以上の実施例においては、アドレス出力回
路１１としてアドレスバスを抵抗を介して基準電位に接
続するようにしたが、特別の回路で構成し、アドレスを
発生させるようにすることもできる。また、プログラム
を記憶する媒体を書換え可能な固体メモリとしてＥＥＰ
ＲＯＭを用いるようにしたが、この他、フロッピィディ
スク、ハードディスクなどの磁気記録媒体を用いること
も可能である。

【００３３】

【発明の効果】以上の如く本発明の情報処理方法によれ
ば、リセット動作時、フラグを読み取り、このフラグに
対応して、実行するプログラムを決定するようにしたの
で、リセット後に実行するプログラムを情報処理装置を
運用しながら変更することが可能になる。従って、実行
するプログラムを変更する操作が容易となる。

【００３４】また、本発明の情報処理装置によれば、少
なくとも２つのプログラムをそれぞれ異なる記憶手段に
記憶させ、リセット動作時、フラグに対応して、いずれ
か一方のプログラムを実行するようにしたので、プログ
ラム変更途中において、トラブルが発生したような場合
においても、リセット後に実行するプログラムが存在し
なくなるようなことが防止され、所謂、フェイルセーフ
機能を実現することができる。

【図面の簡単な説明】

【図１】本発明の情報処理装置の一実施例の構成を示す
ブロック図である。

【図２】図１のプログラム制御回路７の一部の構成を示
すブロック図である。

【図３】図２の実施例のリセット時における動作を説明
するフローチャートである。

【図４】図２のＤ型フリップフロップ２２のセット状態
を説明する図である。

【図５】図２の実施例の動作を説明するタイミングチャ
ートである。

【図６】図１の実施例における起動プログラム変更の処
理を説明するフローチャートである。

【図７】図６のステップＳ２２のより詳細な処理を説明
するフローチャートである。

【図８】図６のステップＳ２３のより詳細な処理を説明
するフローチャートである。

【図９】図７のステップＳ３１および図８のステップＳ
４１のより詳細な処理を説明するフローチャートであ
る。

【図１０】従来の情報処理装置の一例の構成を示すブロ
ック図である。

【図１１】図１０の例のリセット時における動作を説明
するフローチャートである。

【符号の説明】

１ＣＰＵ２リセット回路３アドレスデコード回路４，５プログラムメモリ６データメモリ７プログラム制御回路９キーボード１１アドレス出力回路１６，１７デコーダ１８，１９切換回路

Claims

【特許請求の範囲】

【請求項１】複数の記憶手段に異なるプログラムと、
そのいずれを実行するかを表わすフラグを記憶しておく
とともに、リセット動作時、前記フラグを読み取り、前記フラグに
対応して、実行するプログラムを決定することを特徴と
する情報処理方法。
【請求項２】第１のプログラムを記憶する第１の記憶
手段と、第２のプログラムを記憶する第２の記憶手段と、実行するプログラムを示すフラグを記憶する第３の記憶
手段と、リセット動作時、前記第３の記憶手段に記憶されている
前記フラグを読み取り、前記フラグに対応する前記プロ
グラムを実行する演算手段とを備えることを特徴とする
情報処理装置。
【請求項３】前記第１および第２の記憶手段は、書換
え可能なＲＯＭであることを特徴とする請求項２に記載
の情報処理装置。
【請求項４】前記第１および第２の記憶手段は、磁気
記録媒体であることを特徴とする請求項２に記載の情報
処理装置。