JPH06208460A - マイクロプログラムメモリ制御方式 - Google Patents
マイクロプログラムメモリ制御方式Info
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- JPH06208460A JPH06208460A JP5002622A JP262293A JPH06208460A JP H06208460 A JPH06208460 A JP H06208460A JP 5002622 A JP5002622 A JP 5002622A JP 262293 A JP262293 A JP 262293A JP H06208460 A JPH06208460 A JP H06208460A
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- data
- memory
- rewriting
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
Abstract
(57)【要約】
【目的】 ２台のマイクロプロセツサＭＰ１とＭＰ２に
それぞれ外付けされるマイクロプログラムメモリ３ａと
３ｂの内容を簡単且つ迅速に書き換える。 【構成】 通常のＭＰ１（ＭＰ２）の動作は、アドレス
バス１０５（１１１）、データバス１０６（１１２）、
アドレス制御線１０７（１１３）を介しメモリ３ａ（３
ｂ）の内容をフエツチして行なわれる。メモリ３ａ（３
ｂ）の書き換え時、相手側のＭＰ２（ＭＰ１）の制御の
下に、バス１０５（１１１）、１０６（１１２）、線１
０７（１１３）が開放され、バツフア５の書き換え用デ
ータは、相手側ＭＰ２（ＭＰ１）制御で、ＤＡＴＡ Ｓ
ＥＬ２（１）、バス１１２（１０６）、ＲＯＭ１（２）
ＤＡＴＡを通つてメモリ３ａ（３ｂ）に格納される。メ
モリ３ａと３ｂは、高速のフラツシユ・ＥＥＰＲＯＭで
構成される。
それぞれ外付けされるマイクロプログラムメモリ３ａと
３ｂの内容を簡単且つ迅速に書き換える。 【構成】 通常のＭＰ１（ＭＰ２）の動作は、アドレス
バス１０５（１１１）、データバス１０６（１１２）、
アドレス制御線１０７（１１３）を介しメモリ３ａ（３
ｂ）の内容をフエツチして行なわれる。メモリ３ａ（３
ｂ）の書き換え時、相手側のＭＰ２（ＭＰ１）の制御の
下に、バス１０５（１１１）、１０６（１１２）、線１
０７（１１３）が開放され、バツフア５の書き換え用デ
ータは、相手側ＭＰ２（ＭＰ１）制御で、ＤＡＴＡ Ｓ
ＥＬ２（１）、バス１１２（１０６）、ＲＯＭ１（２）
ＤＡＴＡを通つてメモリ３ａ（３ｂ）に格納される。メ
モリ３ａと３ｂは、高速のフラツシユ・ＥＥＰＲＯＭで
構成される。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセツサの
マイクロプログラム・メモリ制御方式に係り、特に、マ
イクロプロセツサに外付けしたメモリのマイクロプログ
ラムで動作するマイクロプログラム・メモリ制御方式に
関する。
マイクロプログラム・メモリ制御方式に係り、特に、マ
イクロプロセツサに外付けしたメモリのマイクロプログ
ラムで動作するマイクロプログラム・メモリ制御方式に
関する。
【０００２】
【従来の技術】従来のマイクロプロセツサでは、マイク
ロ・プログラム格納メモリ素子をマイクロプロセツサ内
蔵のＲＡＭで構成し、ＦＤＤ（フロツピーデイスク駆動
装置）等の記録媒体からマイクロ・プログラムをこのＲ
ＡＭに読み込み、このプログラム内容を変更する場合に
は、ＦＤＤを入れ換える方式や、マイクロ・プログラム
格納メモリ素子をマイクロプロセツサ内蔵のＲＯＭで構
成し、このプログラム内容を変更する場合には、このＲ
ＯＭを交換する方式、または、例えば特開昭６３−２３
９６９７号公報に記載されているように、マイクロ・プ
ログラム格納メモリ素子をマイクロプロセツサ内蔵のＥ
ＰＲＯＭ（紫外線消去ＲＯＭ）にし、このプログラム内
容を変更する場合には、専用装置で書き換えを行なう方
式などが知られている。
ロ・プログラム格納メモリ素子をマイクロプロセツサ内
蔵のＲＡＭで構成し、ＦＤＤ（フロツピーデイスク駆動
装置）等の記録媒体からマイクロ・プログラムをこのＲ
ＡＭに読み込み、このプログラム内容を変更する場合に
は、ＦＤＤを入れ換える方式や、マイクロ・プログラム
格納メモリ素子をマイクロプロセツサ内蔵のＲＯＭで構
成し、このプログラム内容を変更する場合には、このＲ
ＯＭを交換する方式、または、例えば特開昭６３−２３
９６９７号公報に記載されているように、マイクロ・プ
ログラム格納メモリ素子をマイクロプロセツサ内蔵のＥ
ＰＲＯＭ（紫外線消去ＲＯＭ）にし、このプログラム内
容を変更する場合には、専用装置で書き換えを行なう方
式などが知られている。
【０００３】
【発明が解決しようとする課題】上記従来技術は、いず
れもマイクロプロセツサが当該マイクロプロセツサ内蔵
の書き換えマイクロプログラムで動作するようになつて
おり、マイクロ・プログラム内容を変更する場合には、
ＦＤＤ等の交換媒体や、ＲＯＭ等の交換素子、あるいは
内蔵メモリを書き換える専用装置等が必要である。ま
た、交換媒体の場合は、交換媒体を制御する回路が必要
であり、また、内蔵の交換素子の場合は、例えばはんだ
付けをやり直して取り換えるなど交換作業に長時間かか
り、更に、装置の信頼性確保のため交換回数が１〜２回
と制限を受けると言う問題がある。
れもマイクロプロセツサが当該マイクロプロセツサ内蔵
の書き換えマイクロプログラムで動作するようになつて
おり、マイクロ・プログラム内容を変更する場合には、
ＦＤＤ等の交換媒体や、ＲＯＭ等の交換素子、あるいは
内蔵メモリを書き換える専用装置等が必要である。ま
た、交換媒体の場合は、交換媒体を制御する回路が必要
であり、また、内蔵の交換素子の場合は、例えばはんだ
付けをやり直して取り換えるなど交換作業に長時間かか
り、更に、装置の信頼性確保のため交換回数が１〜２回
と制限を受けると言う問題がある。
【０００４】そこで、本発明者等は、マイクロプログラ
ムを格納するメモリ素子を、マイクロプロセツサに対し
て外付け構成とし、このメモリ素子を書き換え可能なＲ
ＯＭで構成することを考えた。この場合、１台のマイク
ロプロセツサが、これに付属するメモリのプログラムを
読み出しかつ書き換えることは困難である。
ムを格納するメモリ素子を、マイクロプロセツサに対し
て外付け構成とし、このメモリ素子を書き換え可能なＲ
ＯＭで構成することを考えた。この場合、１台のマイク
ロプロセツサが、これに付属するメモリのプログラムを
読み出しかつ書き換えることは困難である。
【０００５】従つて、本発明の目的は、上記従来技術の
問題点を解決し、マイクロプロセツサを動作するための
マイクロプログラムを格納するメモリの内容を簡単にか
つ迅速に書き換えることができるマイクロプログラム・
メモリ制御方式を提供することにある。
問題点を解決し、マイクロプロセツサを動作するための
マイクロプログラムを格納するメモリの内容を簡単にか
つ迅速に書き換えることができるマイクロプログラム・
メモリ制御方式を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のマイクロプログラム制御方式は、複数のマ
イクロプロセツサと、各マイクロプロセツサにそれぞれ
付属していてそのプロセツサを動作するマイクロプログ
ラムを格納する書き換え可能なメモリと、あるマイクロ
プロセツサに付属するメモリの内容を他のマイクロプロ
セツサの制御により書き換える書き換え手段とを備えた
ことを特徴とする。
め、本発明のマイクロプログラム制御方式は、複数のマ
イクロプロセツサと、各マイクロプロセツサにそれぞれ
付属していてそのプロセツサを動作するマイクロプログ
ラムを格納する書き換え可能なメモリと、あるマイクロ
プロセツサに付属するメモリの内容を他のマイクロプロ
セツサの制御により書き換える書き換え手段とを備えた
ことを特徴とする。
【０００７】また、前記書き換え可能なメモリとしてＥ
ＥＰＲＯＭ等の電気的に書き換え可能なメモリ素子を用
いたことを特徴とする。
ＥＰＲＯＭ等の電気的に書き換え可能なメモリ素子を用
いたことを特徴とする。
【０００８】
【作用】上記構成に基づく作用を説明する。
【０００９】本発明によれば、複数のマイクロプロセツ
サ、例えば２つのマイクロプロセツサにそれぞれ付属し
ているマイクロプログラム格納メモリを書き換え可能メ
モリで構成し、ある（一方の）マイクロプロセツサに付
属するメモリの内容を他の（他方の）マイクロプロセツ
サの制御により書き換えるようにしたので、マイクロプ
ログラム書き換えのための別媒体（ＦＤＤ）や、別装置
（ＲＯＭ書き込み、消去装置等）が不要となり、各マイ
クロプロセツサに外付けされるマイクロプログラムメモ
リの内容を、当該マイクロプロセツサ以外のマイクロプ
ロセツサにより柔軟性と信頼性をもつて簡単に誤動作な
くかつ迅速に書き換えることができる。
サ、例えば２つのマイクロプロセツサにそれぞれ付属し
ているマイクロプログラム格納メモリを書き換え可能メ
モリで構成し、ある（一方の）マイクロプロセツサに付
属するメモリの内容を他の（他方の）マイクロプロセツ
サの制御により書き換えるようにしたので、マイクロプ
ログラム書き換えのための別媒体（ＦＤＤ）や、別装置
（ＲＯＭ書き込み、消去装置等）が不要となり、各マイ
クロプロセツサに外付けされるマイクロプログラムメモ
リの内容を、当該マイクロプロセツサ以外のマイクロプ
ロセツサにより柔軟性と信頼性をもつて簡単に誤動作な
くかつ迅速に書き換えることができる。
【００１０】また、このマイクロプログラムメモリとし
て、例えばフラツシユメモリのような電気的に書き換え
可能なメモリ（ＥＥＰＲＯＭ）を使用することにより、
マイクロプロセツサの性能を低下することなく、高速に
書き換えを行なうことができる。
て、例えばフラツシユメモリのような電気的に書き換え
可能なメモリ（ＥＥＰＲＯＭ）を使用することにより、
マイクロプロセツサの性能を低下することなく、高速に
書き換えを行なうことができる。
【００１１】
【実施例】以下に、本発明の実施例を図面により説明す
る。
る。
【００１２】図１は、本発明を適用した２プロセツサ方
式の一実施例の構成図である。
式の一実施例の構成図である。
【００１３】図１において、本方式は、マイクロプロセ
ツサ（ＭＰ１）２ａ、マイクロプロセツサ（ＭＰ２）２
ｂの２プロセツサ構成になつており、それぞれのマイク
ロプロセツサに、マイクロ・プログラムメモリ（ＲＯＭ
１）３ａ、マイクロ・プログラムメモリ（ＲＯＭ２）３
ｂがＭＰ１バス１０１、ＭＰ２バス１０２を介して接続
されている。また、それぞれのバスは、ホスト１及び、
データバツフア（ＤＢＵＦ）５とのデータ転送を制御す
るホストコントローラの、データバツフアコントローラ
（ＨＯＳＴ−ＣＴＬ）４にも接続されている。
ツサ（ＭＰ１）２ａ、マイクロプロセツサ（ＭＰ２）２
ｂの２プロセツサ構成になつており、それぞれのマイク
ロプロセツサに、マイクロ・プログラムメモリ（ＲＯＭ
１）３ａ、マイクロ・プログラムメモリ（ＲＯＭ２）３
ｂがＭＰ１バス１０１、ＭＰ２バス１０２を介して接続
されている。また、それぞれのバスは、ホスト１及び、
データバツフア（ＤＢＵＦ）５とのデータ転送を制御す
るホストコントローラの、データバツフアコントローラ
（ＨＯＳＴ−ＣＴＬ）４にも接続されている。
【００１４】また、マイクロプロセツサ（ＭＰ１）２ａ
は、マイクロ・プログラムメモリ（ＲＯＭ１）３ａから
命令語をフエツチし命令実行を行なう。また、マイクロ
プロセツサ（ＭＰ２）２ｂは、マイクロ・プログラムメ
モリ（ＲＯＭ２）３ｂから命令語をフエツチし命令実行
を行なう。マイクロ・プログラムメモリ（ＲＯＭ１）３
ａ及び（ＲＯＭ２）３ｂは、電気的に書き換え可能であ
り、かつ高速アクセスの可能なフラツシユ・ＥＥＰＲＯ
Ｍで構成され、それによつて、マイクロプロセツサの性
能（命令実行時間等）を低下しないようにしている。
は、マイクロ・プログラムメモリ（ＲＯＭ１）３ａから
命令語をフエツチし命令実行を行なう。また、マイクロ
プロセツサ（ＭＰ２）２ｂは、マイクロ・プログラムメ
モリ（ＲＯＭ２）３ｂから命令語をフエツチし命令実行
を行なう。マイクロ・プログラムメモリ（ＲＯＭ１）３
ａ及び（ＲＯＭ２）３ｂは、電気的に書き換え可能であ
り、かつ高速アクセスの可能なフラツシユ・ＥＥＰＲＯ
Ｍで構成され、それによつて、マイクロプロセツサの性
能（命令実行時間等）を低下しないようにしている。
【００１５】以上の構成において、各マイクロ・プログ
ラムメモリの書き換え時の書き換えデータは、ホスト１
からデータバツフアコントローラ（ＨＯＳＴ−ＣＴＬ）
４を介し一旦データバツフア（ＤＢＵＦ）５に格納さ
れ、マイクロ・プログラムメモリ（ＲＯＭ１）３ａの書
き換え時には、マイクロプロセツサ（ＭＰ２）２ｂの制
御でＭＰ１バス１０１を介して、書き換えデータを転送
する。また、マイクロ・プログラムメモリ（ＲＯＭ２）
３ｂの書き換え時には、マイクロプロセツサ（ＭＰ１）
２ａの制御でＭＰ２バス１０２を介して、書き換えデー
タを転送する。
ラムメモリの書き換え時の書き換えデータは、ホスト１
からデータバツフアコントローラ（ＨＯＳＴ−ＣＴＬ）
４を介し一旦データバツフア（ＤＢＵＦ）５に格納さ
れ、マイクロ・プログラムメモリ（ＲＯＭ１）３ａの書
き換え時には、マイクロプロセツサ（ＭＰ２）２ｂの制
御でＭＰ１バス１０１を介して、書き換えデータを転送
する。また、マイクロ・プログラムメモリ（ＲＯＭ２）
３ｂの書き換え時には、マイクロプロセツサ（ＭＰ１）
２ａの制御でＭＰ２バス１０２を介して、書き換えデー
タを転送する。
【００１６】次に、各マイクロ・プログラムメモリ３
ａ，３ｂの書き換え動作の詳細回路構成を図２に示す。
なお、この構成を説明する上で、各書き換えデータは、
既にデータバツフア（ＤＢＵＦ）５に格納されているも
のとする。
ａ，３ｂの書き換え動作の詳細回路構成を図２に示す。
なお、この構成を説明する上で、各書き換えデータは、
既にデータバツフア（ＤＢＵＦ）５に格納されているも
のとする。
【００１７】まず、マイクロ・プログラムメモリ（ＲＯ
Ｍ１）３ａの書き換え時について説明する。書き換え動
作以外の場合、マイクロ・プログラムメモリ（ＲＯＭ
１）３ａのアドレス及び、データは、マイクロプロセツ
サ（ＭＰ１）２ａのＭＰ１ＡＤＲＳ（アドレス）バス１
０５及び、ＭＰ１ ＤＡＴＡバス１０６により指示され
ており、また、ＣＴＬ ＳＥＬ１（コントロールセレク
タ１）ブロツクは、ＭＰ１ ＡＤＲＳバス１０５をＡＤ
ＲＳ ＤＥＣ１（アドレスデコーダ１）ブロツクでデコ
ードした制御信号１０７を選択し、選択された信号を、
ＲＯＭ１制御信号１１０（チツプ・セレクト、オートイ
ネーブル信号等）として、出力している。これによりマ
イクロプロセツサ（ＭＰ１）２ａは、マイクロ・プログ
ラムメモリ（ＲＯＭ１）３ａの内容を取り込む。また、
マイクロ・プログラムメモリ（ＲＯＭ１）３ａの書き換
え動作の場合、マイクロプロセツサ（ＭＰ２）２ｂは、
マイクロプロセツサ（ＭＰ１）２ａに対し、ＭＰ１ Ａ
ＤＲＳバス１０５及び、ＤＡＴＡバス１０６の開放要求
を開放要求信号１１７で行なう。次に、ＣＴＬ ＳＥＬ
１ブロツクに対し、ＲＯＭ１制御信号１１０出力とし
て、マイクロプロセツサ（ＭＰ２）２ｂ制御のＲＯＭ１
ＣＴＬ（ＲＯＭ１コントロール）ブロツク出力の制御
信号１０８を選択するように指示し、これにより、ＲＯ
Ｍ１制御信号１１０をマイクロプロセツサ（ＭＰ２）２
ｂから制御する。また、マイクロ・プログラムメモリ
（ＲＯＭ１）３ａのアドレス及び、データは、マイクロ
プロセツサ（ＭＰ２）２ｂ制御のＲＯＭ１ ＡＤＲＳブ
ロツク、ＲＯＭ１ ＤＡＴＡブロツク及び、ＤＡＴＡ
ＳＥＬ１ブロツクを介して、マイクロ・プログラムメモ
リ（ＲＯＭ１）３ａに出力される。
Ｍ１）３ａの書き換え時について説明する。書き換え動
作以外の場合、マイクロ・プログラムメモリ（ＲＯＭ
１）３ａのアドレス及び、データは、マイクロプロセツ
サ（ＭＰ１）２ａのＭＰ１ＡＤＲＳ（アドレス）バス１
０５及び、ＭＰ１ ＤＡＴＡバス１０６により指示され
ており、また、ＣＴＬ ＳＥＬ１（コントロールセレク
タ１）ブロツクは、ＭＰ１ ＡＤＲＳバス１０５をＡＤ
ＲＳ ＤＥＣ１（アドレスデコーダ１）ブロツクでデコ
ードした制御信号１０７を選択し、選択された信号を、
ＲＯＭ１制御信号１１０（チツプ・セレクト、オートイ
ネーブル信号等）として、出力している。これによりマ
イクロプロセツサ（ＭＰ１）２ａは、マイクロ・プログ
ラムメモリ（ＲＯＭ１）３ａの内容を取り込む。また、
マイクロ・プログラムメモリ（ＲＯＭ１）３ａの書き換
え動作の場合、マイクロプロセツサ（ＭＰ２）２ｂは、
マイクロプロセツサ（ＭＰ１）２ａに対し、ＭＰ１ Ａ
ＤＲＳバス１０５及び、ＤＡＴＡバス１０６の開放要求
を開放要求信号１１７で行なう。次に、ＣＴＬ ＳＥＬ
１ブロツクに対し、ＲＯＭ１制御信号１１０出力とし
て、マイクロプロセツサ（ＭＰ２）２ｂ制御のＲＯＭ１
ＣＴＬ（ＲＯＭ１コントロール）ブロツク出力の制御
信号１０８を選択するように指示し、これにより、ＲＯ
Ｍ１制御信号１１０をマイクロプロセツサ（ＭＰ２）２
ｂから制御する。また、マイクロ・プログラムメモリ
（ＲＯＭ１）３ａのアドレス及び、データは、マイクロ
プロセツサ（ＭＰ２）２ｂ制御のＲＯＭ１ ＡＤＲＳブ
ロツク、ＲＯＭ１ ＤＡＴＡブロツク及び、ＤＡＴＡ
ＳＥＬ１ブロツクを介して、マイクロ・プログラムメモ
リ（ＲＯＭ１）３ａに出力される。
【００１８】以上の構成において、マイクロプロセツサ
（ＭＰ２）２ｂは、マイクロ・プログラムメモリ（ＲＯ
Ｍ１）３ａのアドレスの設定をＲＯＭ１ ＡＤＲＳブロ
ツクを介して行ない、マイクロ・プログラムメモリ（Ｒ
ＯＭ１）３ａへの書き込みデータを、データバツフア
（ＤＢＵＦ）５、ＤＡＴＡ ＳＥＬ２ブロツク、及びＭ
Ｐ２ ＤＡＴＡバス１１２を介して取り込んだ後、ＲＯ
Ｍ１ ＤＡＴＡブロツクに設定し、更に、ＲＯＭ１ Ｃ
ＴＬブロツクの設定でマイクロ・プログラムメモリ（Ｒ
ＯＭ１）３ａへの書き換え動作を実施する。また、書き
換え後のデータチエツクの際には、ＲＯＭ１ ＣＴＬブ
ロツクの設定により、マイクロ・プログラムメモリ（Ｒ
ＯＭ１）３ａをリード状態にし、リードデータを、バス
１１８及びＤＡＴＡ ＳＥＬ２ブロツクを介して、マイ
クロプロセツサ（ＭＰ２）２ｂが参照し、書き込みデー
タが正しいかどうかチエツクする。
（ＭＰ２）２ｂは、マイクロ・プログラムメモリ（ＲＯ
Ｍ１）３ａのアドレスの設定をＲＯＭ１ ＡＤＲＳブロ
ツクを介して行ない、マイクロ・プログラムメモリ（Ｒ
ＯＭ１）３ａへの書き込みデータを、データバツフア
（ＤＢＵＦ）５、ＤＡＴＡ ＳＥＬ２ブロツク、及びＭ
Ｐ２ ＤＡＴＡバス１１２を介して取り込んだ後、ＲＯ
Ｍ１ ＤＡＴＡブロツクに設定し、更に、ＲＯＭ１ Ｃ
ＴＬブロツクの設定でマイクロ・プログラムメモリ（Ｒ
ＯＭ１）３ａへの書き換え動作を実施する。また、書き
換え後のデータチエツクの際には、ＲＯＭ１ ＣＴＬブ
ロツクの設定により、マイクロ・プログラムメモリ（Ｒ
ＯＭ１）３ａをリード状態にし、リードデータを、バス
１１８及びＤＡＴＡ ＳＥＬ２ブロツクを介して、マイ
クロプロセツサ（ＭＰ２）２ｂが参照し、書き込みデー
タが正しいかどうかチエツクする。
【００１９】次に、マイクロ・プログラムメモリ（ＲＯ
Ｍ２）３ｂの書き換え時について説明する。書き換え動
作以外の場合、マイクロ・プログラムメモリ（ＲＯＭ
２）３ｂのアドレス及び、データは、マイクロプロセツ
サ（ＭＰ２）２ｂのＭＰ２ ＡＤＲＳバス１１１及び、
ＭＰ２ ＤＡＴＡバス１１２により指示されており、ま
た、ＣＴＬ ＳＥＬ２ブロツクは、ＭＰ２ ＡＤＲＳバ
ス１１１をＡＤＲＳ ＤＥＣ２ブロツクでデコードした
制御信号１１３を選択し、選択された制御信号を、ＲＯ
Ｍ２制御信号１１６（チツプ・セレクト、オートイネー
ブル信号等）として、出力している。これによりマイク
ロプロセツサ（ＭＰ２）２ｂは、マイクロ・プログラム
メモリ（ＲＯＭ２）の内容を取り込む。マイクロ・プロ
グラムメモリ（ＲＯＭ２）３ｂの書き換え動作の場合、
マイクロプロセツサ（ＭＰ１）２ａは、マイクロプロセ
ツサ（ＭＰ２）２ｂに対し、ＭＰ２ ＡＤＲＳバス１１
１及び、ＤＡＴＡバス１１２の開放要求を開放要求信号
１１７で行なう。次に、ＣＴＬ ＳＥＬ２ブロツクに対
し、ＲＯＭ２制御信号１１６出力としてマイクロプロセ
ツサ（ＭＰ１）２ａ制御のＲＯＭ２ ＣＴＬブロツク出
力の制御信号１１４を選択するように指示し、これによ
り、ＲＯＭ２制御信号１１６をマイクロプロセツサ（Ｍ
Ｐ１）２ａから制御する。また、マイクロ・プログラム
メモリ（ＲＯＭ２）３ｂのアドレス及び、データは、マ
イクロプロセツサ（ＭＰ１）２ａ制御のＲＯＭ２ ＡＤ
ＲＳブロツク、ＲＯＭ２ ＤＡＴＡブロツク及び、ＤＡ
ＴＡ ＳＥＬ２ブロツクを介して、マイクロ・プログラ
ムメモリ（ＲＯＭ２）３ｂに出力される。
Ｍ２）３ｂの書き換え時について説明する。書き換え動
作以外の場合、マイクロ・プログラムメモリ（ＲＯＭ
２）３ｂのアドレス及び、データは、マイクロプロセツ
サ（ＭＰ２）２ｂのＭＰ２ ＡＤＲＳバス１１１及び、
ＭＰ２ ＤＡＴＡバス１１２により指示されており、ま
た、ＣＴＬ ＳＥＬ２ブロツクは、ＭＰ２ ＡＤＲＳバ
ス１１１をＡＤＲＳ ＤＥＣ２ブロツクでデコードした
制御信号１１３を選択し、選択された制御信号を、ＲＯ
Ｍ２制御信号１１６（チツプ・セレクト、オートイネー
ブル信号等）として、出力している。これによりマイク
ロプロセツサ（ＭＰ２）２ｂは、マイクロ・プログラム
メモリ（ＲＯＭ２）の内容を取り込む。マイクロ・プロ
グラムメモリ（ＲＯＭ２）３ｂの書き換え動作の場合、
マイクロプロセツサ（ＭＰ１）２ａは、マイクロプロセ
ツサ（ＭＰ２）２ｂに対し、ＭＰ２ ＡＤＲＳバス１１
１及び、ＤＡＴＡバス１１２の開放要求を開放要求信号
１１７で行なう。次に、ＣＴＬ ＳＥＬ２ブロツクに対
し、ＲＯＭ２制御信号１１６出力としてマイクロプロセ
ツサ（ＭＰ１）２ａ制御のＲＯＭ２ ＣＴＬブロツク出
力の制御信号１１４を選択するように指示し、これによ
り、ＲＯＭ２制御信号１１６をマイクロプロセツサ（Ｍ
Ｐ１）２ａから制御する。また、マイクロ・プログラム
メモリ（ＲＯＭ２）３ｂのアドレス及び、データは、マ
イクロプロセツサ（ＭＰ１）２ａ制御のＲＯＭ２ ＡＤ
ＲＳブロツク、ＲＯＭ２ ＤＡＴＡブロツク及び、ＤＡ
ＴＡ ＳＥＬ２ブロツクを介して、マイクロ・プログラ
ムメモリ（ＲＯＭ２）３ｂに出力される。
【００２０】以上の構成において、マイクロプロセツサ
（ＭＰ１）２ａは、マイクロ・プログラムメモリ（ＲＯ
Ｍ２）３ｂのアドレスの設定をＲＯＭ２ ＡＤＲＳブロ
ツクを介して行ない、マイクロ・プログラムメモリ（Ｒ
ＯＭ２）３ｂへの書き込みデータを、データバツフア
（ＤＢＵＦ）５、ＤＡＴＡ ＳＥＬ１ブロツク及びＭＰ
１データバス１０６を介して取り込んだ後、ＲＯＭ２
ＤＡＴＡブロツクに設定し、更に、ＲＯＭ２ ＣＴＬブ
ロツクの設定でマイクロ・プログラムメモリ（ＲＯＭ
２）３ｂへの書き換え動作を実施する。また、書き換え
後のデータチエツクの際には、ＲＯＭ２ ＣＴＬブロツ
クの設定により、マイクロ・プログラムメモリ（ＲＯＭ
２）３ｂをリード状態にし、リードデータを、バス１１
９及びＤＡＴＡ ＳＥＬ１ブロツクを介して、マイクロ
プロセツサ（ＭＰ１）２ａが参照し、書き込みデータが
正しいかどうかチエツクする。
（ＭＰ１）２ａは、マイクロ・プログラムメモリ（ＲＯ
Ｍ２）３ｂのアドレスの設定をＲＯＭ２ ＡＤＲＳブロ
ツクを介して行ない、マイクロ・プログラムメモリ（Ｒ
ＯＭ２）３ｂへの書き込みデータを、データバツフア
（ＤＢＵＦ）５、ＤＡＴＡ ＳＥＬ１ブロツク及びＭＰ
１データバス１０６を介して取り込んだ後、ＲＯＭ２
ＤＡＴＡブロツクに設定し、更に、ＲＯＭ２ ＣＴＬブ
ロツクの設定でマイクロ・プログラムメモリ（ＲＯＭ
２）３ｂへの書き換え動作を実施する。また、書き換え
後のデータチエツクの際には、ＲＯＭ２ ＣＴＬブロツ
クの設定により、マイクロ・プログラムメモリ（ＲＯＭ
２）３ｂをリード状態にし、リードデータを、バス１１
９及びＤＡＴＡ ＳＥＬ１ブロツクを介して、マイクロ
プロセツサ（ＭＰ１）２ａが参照し、書き込みデータが
正しいかどうかチエツクする。
【００２１】上記実施例によれば、マイクロプログラム
内容の書き換え用の別媒体（ＦＤＤ等）、及び、別装置
（ＲＯＭ書き込み、消去用装置等）が不要になり、又、
プロセツサ制御で書き換え動作を行なうため、ある程度
のマイクロ・プログラムメモリ素子の汎用性が持て、ま
た、お互いのマイクロ・プログラムの書き換え時には、
当該のマイクロプロセツサバス開放を行なうため、当該
マイクロプロセツサは、誤動作することなく、且つ、書
き込み動作後のデータチエツクができるため、書き込み
データの信頼性向上が計れる。
内容の書き換え用の別媒体（ＦＤＤ等）、及び、別装置
（ＲＯＭ書き込み、消去用装置等）が不要になり、又、
プロセツサ制御で書き換え動作を行なうため、ある程度
のマイクロ・プログラムメモリ素子の汎用性が持て、ま
た、お互いのマイクロ・プログラムの書き換え時には、
当該のマイクロプロセツサバス開放を行なうため、当該
マイクロプロセツサは、誤動作することなく、且つ、書
き込み動作後のデータチエツクができるため、書き込み
データの信頼性向上が計れる。
【００２２】上記実施例では、２台のマイクロプロセツ
サを用いる場合について説明したが、一般にそれ以上の
複数台のマイクロプロセツサを用いた場合にも同様に適
用できる。
サを用いる場合について説明したが、一般にそれ以上の
複数台のマイクロプロセツサを用いた場合にも同様に適
用できる。
【００２３】また、１台のマイクロプロセツサと、これ
に付属しており、単独では書き換えのできないマイクロ
プログラム用ＲＯＭとしかない場合に、書き換え制御用
のプログラムを入れた別のＲＯＭを追加し、書き換えの
際には、この別のＲＯＭにより付属ＲＯＭに対する書き
換えを行なうようにすることができる。
に付属しており、単独では書き換えのできないマイクロ
プログラム用ＲＯＭとしかない場合に、書き換え制御用
のプログラムを入れた別のＲＯＭを追加し、書き換えの
際には、この別のＲＯＭにより付属ＲＯＭに対する書き
換えを行なうようにすることができる。
【００２４】また、上記図２の実施例において、マイク
ロプログラムメモリ３ａはそのままＲＯＭ１で構成する
が、マイクロプログラムメモリ３ｂはＲＡＭで構成し、
マイクロプログラムメモリ（ＲＯＭ）３ａにマイクロプ
ロセツサ（ＭＰ１）２ａ用及びマイクロプロセツサ（Ｍ
Ｐ２）２ｂ用の両マイクロプログラムを格納し、電源立
ち上げの都度、マイクロプロセツサ（ＭＰ１）が（ＲＯ
Ｍ）３ａの内容のうち、（ＭＰ２）２ｂ用のマイクロプ
ログラムを（ＲＡＭ）３ｂに移す（ロード）するように
構成することもできる。この構成によれば、立ち上げ後
の各々のマイクロプロセツサ２ａ及び３ａは、それぞれ
のメモリ（ＲＯＭ）３ａ及び（ＲＡＭ）３ｂの内容によ
り動作し、電源オフ時には（ＲＡＭ）３ｂの内容のみ消
えてしまうが支障はない。この場合も、（ＲＯＭ）３ａ
に対する（ＭＰ１）２ａ用及び（ＭＰ２）２ｂ用のマイ
クロプログラムの書き換えは、（ＭＰ２）２ｂの制御の
下に行なわれる。
ロプログラムメモリ３ａはそのままＲＯＭ１で構成する
が、マイクロプログラムメモリ３ｂはＲＡＭで構成し、
マイクロプログラムメモリ（ＲＯＭ）３ａにマイクロプ
ロセツサ（ＭＰ１）２ａ用及びマイクロプロセツサ（Ｍ
Ｐ２）２ｂ用の両マイクロプログラムを格納し、電源立
ち上げの都度、マイクロプロセツサ（ＭＰ１）が（ＲＯ
Ｍ）３ａの内容のうち、（ＭＰ２）２ｂ用のマイクロプ
ログラムを（ＲＡＭ）３ｂに移す（ロード）するように
構成することもできる。この構成によれば、立ち上げ後
の各々のマイクロプロセツサ２ａ及び３ａは、それぞれ
のメモリ（ＲＯＭ）３ａ及び（ＲＡＭ）３ｂの内容によ
り動作し、電源オフ時には（ＲＡＭ）３ｂの内容のみ消
えてしまうが支障はない。この場合も、（ＲＯＭ）３ａ
に対する（ＭＰ１）２ａ用及び（ＭＰ２）２ｂ用のマイ
クロプログラムの書き換えは、（ＭＰ２）２ｂの制御の
下に行なわれる。
【００２５】
【発明の効果】以上詳しく説明したように、本発明によ
れば、複数例えば２台のマイクロプロセツサにそれぞれ
付属しているマイクロプログラム格納メモリを書き換え
可能メモリで構成し、一方のマイクロプロセツサに付属
しているマイクロプログラムメモリの内容を他方のマイ
クロプロセツサの制御により書き換えるようにしたの
で、従来のマイクロプログラムメモリを内蔵する装置の
ように、プログラム書き換えのための別媒体や別装置を
必要とすることなく、互いに相手方のマイクロプロセツ
サに外付けされるマイクロプログラムメモリの内容を柔
軟に誤動作なくかつ迅速に書き換えることができるとい
う効果が得られる。
れば、複数例えば２台のマイクロプロセツサにそれぞれ
付属しているマイクロプログラム格納メモリを書き換え
可能メモリで構成し、一方のマイクロプロセツサに付属
しているマイクロプログラムメモリの内容を他方のマイ
クロプロセツサの制御により書き換えるようにしたの
で、従来のマイクロプログラムメモリを内蔵する装置の
ように、プログラム書き換えのための別媒体や別装置を
必要とすることなく、互いに相手方のマイクロプロセツ
サに外付けされるマイクロプログラムメモリの内容を柔
軟に誤動作なくかつ迅速に書き換えることができるとい
う効果が得られる。
【００２６】また、このマイクロプログラムメモリとし
て、例えばフラツシユメモリのような電気的に書き換え
可能なメモリ（ＥＥＰＲＯＭ）を使用することにより、
マイクロプログラムの性能を低下することなく、高速に
書き換えを行なうことができるという効果が得られる。
て、例えばフラツシユメモリのような電気的に書き換え
可能なメモリ（ＥＥＰＲＯＭ）を使用することにより、
マイクロプログラムの性能を低下することなく、高速に
書き換えを行なうことができるという効果が得られる。
【図１】本発明の一実施例の２プロセツサ方式の構成図
である。
である。
【図２】ホストコントローラ、データバツフア（ＨＯＳ
Ｔ−ＣＴＬ）内のマイクロ・プログラムメモリ書き換え
制御部の回路構成図である。
Ｔ−ＣＴＬ）内のマイクロ・プログラムメモリ書き換え
制御部の回路構成図である。
１ ホスト ２ａ マイクロプロセツサＭＰ１ ２ｂ マイクロプロセツサＭＰ２ ３ａ マイクロプログラム メモリＲＯＭ１ ３ｂ マイクロプログラム メモリＲＯＭ２ ４ ホストコントローラ・データバツフアコントローラ
（ＨＯＳＴ−ＣＴＬ） １０５ ＭＰ１ＡＤＲＳバス １０６ ＭＰ１ＤＡＴＡバス １１０ ＲＯＭ１制御信号 １１１ ＭＰ２ＡＤＲＳバス １１２ ＭＰ２ＤＡＴＡバス １１６ ＲＯＭ２制御信号
（ＨＯＳＴ−ＣＴＬ） １０５ ＭＰ１ＡＤＲＳバス １０６ ＭＰ１ＤＡＴＡバス １１０ ＲＯＭ１制御信号 １１１ ＭＰ２ＡＤＲＳバス １１２ ＭＰ２ＤＡＴＡバス １１６ ＲＯＭ２制御信号
Claims (2)
- 【請求項１】 複数のマイクロプロセツサと、各マイク
ロプロセツサにそれぞれ付属していてそのマイクロプロ
セツサを動作するマイクロプログラムを格納する書き換
え可能なメモリと、あるマイクロプロセツサに付属する
メモリの内容を他のマイクロプロセツサの制御により書
き換える書き換え手段とを備えたことを特徴とするマイ
クロプログラム制御方式。 - 【請求項２】 前記書き換え可能なメモリとしてＥＥＰ
ＲＯＭ等の電気的に書き換え可能なメモリ素子を用いた
ことを特徴とする請求項１記載のマイクロプログラム制
御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5002622A JPH06208460A (ja) | 1993-01-11 | 1993-01-11 | マイクロプログラムメモリ制御方式 |
| US08/179,200 US5748967A (en) | 1993-01-11 | 1994-01-10 | Program rewriting method and apparatus for multiprocessor system |
| US08/389,596 US5774742A (en) | 1993-01-11 | 1995-02-16 | Peripheral device using two microprocessors and two buses for automatically updating program after judging that update data is stored in a portable recording medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5002622A JPH06208460A (ja) | 1993-01-11 | 1993-01-11 | マイクロプログラムメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208460A true JPH06208460A (ja) | 1994-07-26 |
Family
ID=11534508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5002622A Pending JPH06208460A (ja) | 1993-01-11 | 1993-01-11 | マイクロプログラムメモリ制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5748967A (ja) |
| JP (1) | JPH06208460A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940623A (en) | 1997-08-01 | 1999-08-17 | Cummins-Allison Corp. | Software loading system for a coin wrapper |
| US6856966B1 (en) | 1997-08-08 | 2005-02-15 | Seta Corporation | Product delivery methods |
| JPH1153184A (ja) * | 1997-08-08 | 1999-02-26 | Seta:Kk | データ配信方法および装置 |
| US6311322B1 (en) * | 1998-03-09 | 2001-10-30 | Nikon Corporation | Program rewriting apparatus |
| FR2841013B1 (fr) * | 2002-06-12 | 2004-09-03 | Mbda France | Procede et systeme de gestion des evenements |
| JP2006079415A (ja) * | 2004-09-10 | 2006-03-23 | Konica Minolta Business Technologies Inc | プログラム更新システムおよびプログラム更新方法 |
| WO2007023497A1 (en) * | 2005-08-23 | 2007-03-01 | Red Bend Ltd. | Method and system for in-place updating content stored in a storage device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843540A (en) * | 1986-09-02 | 1989-06-27 | The Trustees Of Columbia University In The City Of New York | Parallel processing method |
| US4860201A (en) * | 1986-09-02 | 1989-08-22 | The Trustees Of Columbia University In The City Of New York | Binary tree parallel processor |
| JPS63239697A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路 |
| US5053990A (en) * | 1988-02-17 | 1991-10-01 | Intel Corporation | Program/erase selection for flash memory |
| JPH0219902A (ja) * | 1988-07-08 | 1990-01-23 | Fanuc Ltd | プログラマブルコントローラ |
| US5127089A (en) * | 1989-07-03 | 1992-06-30 | Motorola, Inc. | Synchronous bus lock mechanism permitting bus arbiter to change bus master during a plurality of successive locked operand transfer sequences after completion of current sequence |
| US5361363A (en) * | 1990-10-03 | 1994-11-01 | Thinking Machines Corporation | Input/output system for parallel computer for performing parallel file transfers between selected number of input/output devices and another selected number of processing nodes |
| JPH05233464A (ja) * | 1992-02-25 | 1993-09-10 | Fuji Photo Film Co Ltd | Ｅｅｐｒｏｍのデータ書換方法およびｅｅｐｒｏｍカード |
-
1993
- 1993-01-11 JP JP5002622A patent/JPH06208460A/ja active Pending
-
1994
- 1994-01-10 US US08/179,200 patent/US5748967A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5748967A (en) | 1998-05-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |