KR20150077755A - 리프레쉬 신호를 생성하는 적층 반도체 장치 - Google Patents
리프레쉬 신호를 생성하는 적층 반도체 장치 Download PDFInfo
- Publication number
- KR20150077755A KR20150077755A KR1020130166558A KR20130166558A KR20150077755A KR 20150077755 A KR20150077755 A KR 20150077755A KR 1020130166558 A KR1020130166558 A KR 1020130166558A KR 20130166558 A KR20130166558 A KR 20130166558A KR 20150077755 A KR20150077755 A KR 20150077755A
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- refresh
- signal
- signals
- response
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
Abstract
적층 반도체 장치는 구성하는 복수의 칩 중 하나의 칩에서 상기 복수의 칩의 리프레쉬 동작을 위한 복수의 리프레쉬 주기신호를 생성하여 상기 복수의 칩으로 전송하고, 상기 복수의 칩은 각각 칩 아이디 신호에 따라 할당된 리프레쉬 주기신호를 수신하여 리프레쉬 동작을 수행한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 복수의 칩이 적층되는 적층 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (three-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
상기 3D 반도체 장치를 구성하는 칩들은 물리적으로 동일한 공정 조건에서 제조될 수 없기 때문에, 동일한 웨이퍼 상에서 제조되었다고 하더라도 공정 스큐를 가질 수밖에 없다. 이러한 공정 스큐는 3D 반도체 장치의 동작 성능을 저해하는 요소가 된다. 특히, 적층된 칩들이 각각 정해진 시점에 순차적으로 동작해야 할 때, 상기 공정 스큐로 인해 각각의 칩의 동작이 중첩되어 반도체 장치의 전체 성능을 악화시키는 경우가 발생할 수도 있다.
본 발명의 실시예는 복수의 칩 중 하나가 리프레쉬 신호를 생성하고, 상기 하나의 칩에서 생성된 리프레쉬 신호를 나머지 칩들이 사용할 수 있는 적층 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 적층 반도체 장치는 서로 적층되는 복수의 칩을 포함하는 반도체 장치로서, 상기 복수의 칩 중 하나의 칩에서 상기 복수의 칩의 리프레쉬 동작을 위한 복수의 리프레쉬 주기신호를 생성하여 상기 복수의 칩으로 전송하고, 상기 복수의 칩은 각각 칩 아이디 신호에 따라 할당된 리프레쉬 주기신호를 수신하여 리프레쉬 동작을 수행한다.
본 발명의 일 실시예에 따른 적층 반도체 장치는 서로 적층되는 제 1 및 제 2 칩을 포함하고, 상기 제 1 칩은, 커맨드 신호, 칩 선택 신호 및 제 1 칩 아이디 신호에 응답하여 제 1 및 제 2 내부 리프레쉬 신호를 생성하는 제 1 칩 리프레쉬 커맨드 생성부; 상기 제 1 및 제 2 내부 리프레쉬 신호에 응답하여 제 1 및 제 2 리프레쉬 주기신호를 생성하는 제 1 칩 리프레쉬 주기 생성부; 및 제 1 칩 아이디 신호에 응답하여 상기 제 1 및 제 2 리프레쉬 주기신호 중 상기 제 1 리프레쉬 주기신호를 선택하여 출력하는 제 1 칩 리프레쉬 주기 선택부를 포함하고, 상기 제 2 칩은 제 2 칩 아이디 신호에 응답하여 상기 제 1 및 제 2 리프레쉬 주기 신호 중 상기 제 2 리프레쉬 신호를 선택하여 출력하는 제 2 칩 리프레쉬 주기 선택부를 포함한다.
본 발명의 실시예는 적층 반도체 장치를 구성하는 칩들의 스큐와 무관하게 모든 칩들이 서로 중첩되지 않고 리프레쉬 동작을 수행할 수 있도록 함으로써, 피크 전류 발생 및 전원 레벨 하강을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면,
도 3은 도 2의 제 1 칩 리프레쉬 커맨드 생성부의 실시예의 구성을 보여주는 도면,
도 4는 도 2의 제 1 칩 리프레쉬 주기 생성부의 실시예의 구성을 보여주는 도면,
도 5는 도 2의 제 1 칩 버퍼링부의 실시예의 구성을 보여주는 도면,
도 6은 도 2의 제 1 칩 리프레쉬 주기 선택부의 구성을 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 적층 반도체 장치의 동작을 보여주는 타이밍도이다.
도 2는 본 발명의 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면,
도 3은 도 2의 제 1 칩 리프레쉬 커맨드 생성부의 실시예의 구성을 보여주는 도면,
도 4는 도 2의 제 1 칩 리프레쉬 주기 생성부의 실시예의 구성을 보여주는 도면,
도 5는 도 2의 제 1 칩 버퍼링부의 실시예의 구성을 보여주는 도면,
도 6은 도 2의 제 1 칩 리프레쉬 주기 선택부의 구성을 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 적층 반도체 장치의 동작을 보여주는 타이밍도이다.
도 1에서, 적층 반도체 장치(1)는 제 1 내지 제 4 칩(110-140)을 포함할 수 있다. 상기 제 1 내지 제 4 칩(110-140)은 순차적으로 적층되고, 단일 패키지로 패키징되어 단일 반도체 장치를 구성할 수 있다. 상기 제 1 칩(110)은 로직 칩, 메모리 컨트롤러 또는 프로세서로 동작할 수 있고, 상기 제 2 내지 제 4 칩(120-140)은 코어 칩 또는 메모리 칩으로 동작할 수 있다. 또한, 일 실시예에서, 상기 제 1 칩(110)은 상기 제 2 내지 제 4 칩(120-140)과 동일한 코어 칩 또는 메모리 칩으로 동작할 수 있다. 상기 제 1 내지 제 4 칩(110-140)은 외부 호스트 장치(도시하지 않음)로부터 제어신호 및 데이터를 수신하여 상기 데이터를 저장하는 동작을 수행할 수 있고, 상기 외부 호스트 장치로부터 제어신호를 수신하여 저장된 데이터를 출력할 수 있다. 상기 제 1 내지 제 4 칩(110-140)은 상기 데이터를 저장하는 메모리 코어를 포함할 수 있다.
상기 제 1 내지 제 4 칩(110-140)은 복수의 관통 비아(151-155)를 통해 서로 전기적으로 연결될 수 있다. 상기 관통 비아(151-155)는 상기 제 1 내지 제 4 칩(110-140)을 관통하여 형성된 전극일 수 있고, 상기 제 1 내지 제 4 칩(110-140) 사이에서 신호를 전송하는 신호 경로를 형성할 수 있다. 상기 각각의 칩(110-140)에 형성된 관통 비아(151-155)는 상기 각각의 칩(110-140) 사이에 배치되는 범프(161)를 통해 서로 연결될 수 있다. 상기 관통 비아(151-155)는 상기 제 1 내지 제 4 칩(110-140)과 공통 연결되어 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK) 및 데이터(DQ1, DQ2)를 상기 제 1 내지 제 4 칩(110-140)으로 전송할 수 있다. 도시되지는 않았지만, 상기 반도체 장치(1)는 또 다른 제어신호 또는 더 많은 데이터를 전송하기 위해 더 많은 수의 관통 비아를 포함할 수 있다.
상기 적층 반도체 장치(1)는 인터페이스 칩(170)을 더 포함할 수 있다. 상기 인터페이스 칩(170)은 외부 호스트 장치로부터 신호를 수신하거나 외부 호스트 장치로 신호를 출력할 수 있다. 상기 인터페이스 칩(170)은 상기 제 1 내지 제 4 칩(110-140)과 상기 외부 호스트 장치 사이의 통신을 중계할 수 있다. 상기 인터페이스 칩(170)은 볼 어레이(181)를 통해 외부 호스트 장치로부터 신호를 수신하거나 상기 외부 호스트 장치로 신호를 출력할 수 있다.
상기 제 1 내지 제 4 칩(110-140)은 각각 메모리 코어에 저장된 데이터를 유지시키기 위해 리프레쉬 동작을 수행할 수 있다. 본 발명의 실시예에서, 상기 제 1 내지 제 4 칩(110-140) 중 하나의 칩은 상기 제 1 내지 제 4 칩(110-140) 각각에서 사용되기 위한 복수의 리프레쉬 주기신호를 생성하고, 생성된 복수의 리프레쉬 주기신호를 각각의 칩으로 전송할 수 있다. 예를 들어, 상기 제 1 칩(110)은 자신과 제 2 내지 제 4 칩(120-140)의 리프레쉬 동작을 위한 상기 제 1 내지 제 4 리프레쉬 주기신호를 생성하고, 상기 제 2 내지 제 4 칩(120-140)으로 상기 제 1 내지 제 4 리프레쉬 주기신호를 전송할 수 있다. 상기 제 1 내지 제 4 칩(110-140)은 상기 복수의 리프레쉬 주기신호 중 자신에게 할당된 리프레쉬 주기신호를 선택적으로 수신할 수 있다. 상기 제 1 내지 제 4 칩(110-140)은 각각 자신의 칩 아이디 신호에 기초하여 상기 복수의 리프레쉬 주기신호 중 하나를 선택적으로 수신할 수 있다. 상기 적층 반도체 장치(1)에서, 상기 제 1 내지 제 4 칩(110-140)의 리프레쉬 동작은 분리되어 수행되는 것이 바람직하다. 상기 제 1 내지 제 4 칩(110-140)의 리프레쉬 동작이 중첩되어 수행되는 경우 피크 전류 발생 및 전원 레벨 하강의 문제점을 발생할 수 있기 때문이다. 외부 호스트 장치가 각각의 칩의 리프레쉬 동작이 중첩되지 않도록 제어하더라도, 각각의 칩이 리프레쉬 동작을 위한 리프레쉬 주기신호를 개별적으로 생성하는 경우, 각각의 칩의 스큐로 인하여 원하지 않게 리프레쉬 동작이 중첩될 수 있다. 따라서, 본 발명의 실시예에서, 상기 제 1 칩(110)이 상기 적층 반도체 장치(1)를 구성하는 제 1 내지 제 4 칩(110-140)에서 사용되기 위한 리프레쉬 주기신호를 모두 생성하고 나머지 칩(120-140)으로 전송함으로써, 각각의 칩의 스큐의 무관하게 안정적인 리프레쉬 동작이 수행될 수 있도록 한다.
도 2는 본 발명의 실시예에 따른 적층 반도체 장치(2)의 실시예의 구성을 보여주는 도면이다. 도 2에서, 상기 적층 반도체 장치(2)는 제 1 및 제 2 칩(CHIP1, CHIP2)을 포함할 수 있다. 상기 제 1 칩(CHIP1)은 제 1 칩 리프레쉬 커맨드 생성부(211), 제 1 칩 리프레쉬 주기 생성부(212), 제 1 칩 리프레쉬 주기 선택부(213)를 포함할 수 있다. 상기 제 1 칩 리프레쉬 커맨드 생성부(211)는 커맨드 신호, 칩 선택 신호 및 칩 아이디 신호를 수신하여 내부 리프레쉬 신호를 생성할 수 있다. 상기 커맨드 신호는 외부 호스트 장치에서 상기 적층 반도체 장치(2)로 입력되는 복수의 커맨드를 포함할 수 있다. 한정하는 것은 아니지만, 예를 들어, 상기 복수의 커맨드는 클럭 인에이블 신호(CKE), 라이트 인에이블 신호(WEB), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB) 등을 포함할 수 있다. 상기 칩 선택 신호는 상기 적층 반도체 장치(2)를 구성하는 칩의 개수에 대응하는 개수를 가질 수 있다. 상기 칩 선택 신호는 입력되는 커맨드 신호가 어느 칩에 대한 동작을 지시하는지 결정하는 신호일 수 있다. 상기 적층 반도체 장치(2)는 제 1 내지 제 2 칩(CHIP1, CHIP2)을 포함하므로, 상기 칩 선택 신호는 제 1 및 제 2 칩 선택 신호(CS<0:1>)를 포함할 수 있다. 상기 제 1 칩 선택 신호(CS<0>)가 인에이블되면 상기 제 1 칩 선택 신호(CS<0>)와 함께 입력되는 커맨드 신호(CKE, WEB, RASB, CASB)에 따라 상기 제 1 칩(CHIP1)이 상기 커맨드 신호(CKE, WEB, RASB, CASB)에 대응하는 동작을 수행하고, 상기 제 2 칩 선택 신호(CS<1>)가 인에이블되면 상기 제 2 칩 선택 신호(CS<1>)와 함께 입력되는 커맨드 신호(CKE, WEB, RASB, CASB)에 따라 상기 제 2 칩(CHIP2)이 상기 커맨드 신호(CKE, WEB, RASB, CASB)에 대응하는 동작을 수행할 수 있다. 상기 칩 아이디 신호는 예를 들어, 상기 적층 반도체 장치(1)를 구성하는 칩들의 내부 회로를 인에이블시킬 수 있는 신호이다. 상기 적층 반도체 장치(1)를 구성하는 제 1 및 제 2 칩(CHIP1, CHIP2)은 각각 자신의 칩 아이디 신호(SID<0:1>)를 가질 수 있고, 외부 호스트 장치로부터 입력되는 칩 아이디 신호와 자신의 칩 아이디 신호(SID<0:1>)가 일치할 때 인에이블되어 동작할 수 있다. 본 발명의 실시예에서, 상기 제 1 칩(CHIP1)은 상기 제 1 및 제 2 칩(CHIP1, CHIP2)에서 사용되기 위한 리프레쉬 주기신호를 모두 생성할 수 있다. 따라서, 제 1 칩 상기 리프레쉬 커맨드 생성부(211)는 상기 커맨드 신호(CKE, WEB, RASB, CASB), 제 1 및 제 2 칩 선택 신호(CS<0:1>) 및 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 제 1 및 제 2 내부 리프레쉬 신호(REF<0:1>)를 생성할 수 있다. 상기 제 1 내부 리프레쉬 신호(REF<0>)는 상기 제 1 칩(CHIP1)의 리프레쉬 동작을 위한 신호로서 상기 제 1 칩(CHIP1)의 리프레쉬 동작이 수행되는 동안 계속해서 인에이블될 수 있는 신호이다. 상기 제 2 내부 리프레쉬 신호(REF<1>)는 상기 제 2 칩(CHIP2)의 리프레쉬 동작을 위한 신호로서, 상기 제 2 칩(CHIP2)의 리프레쉬 동작이 수행되는 동안 계속해서 인에이블될 수 있는 신호이다. 상기 제 1 칩 리프레쉬 커맨드 생성부(211)는 상기 제 1 칩 선택 신호(CS<0>)뿐만 아니라 상기 제 2 칩 선택 신호(CS<1>)까지 수신하여 상기 제 1 칩(CHIP1)을 위한 제 1 내부 리프레쉬 신호(REF<0>) 및 상기 제 2 칩(CHIP2)을 위한 제 2 내부 리프레쉬 신호(REF<1>)를 모두 생성할 수 있다. 일 실시예에서, 상기 제 1 칩 리프레쉬 커맨드 생성부(211)는 상기 커맨드 신호(CKE, WEB, RASB, CASB), 상기 제 1 및 제 2 칩 선택신호(CS<0:1>) 및 제 1 칩 아이디 신호(SID<0>)에 응답하여 제 1 및 제 2 리프레쉬 시작신호(AFACT<0:1>)를 더 생성할 수 있다. 상기 제 1 리프레쉬 시작신호(AFACT<0>)는 상기 제 1 칩(CHIP1)의 리프레쉬 동작이 시작되는 것을 알리는 신호로 사용될 수 있고, 상기 제 2 리프레쉬 시작신호(AFACT<1>)는 상기 제 2 칩(CHIP2)의 리프레쉬 동작이 시작되는 것을 알리는 신호로 사용될 수 있다.
상기 제 1 칩 리프레쉬 주기 생성부(212)는 상기 제 1 및 제 2 내부 리프레쉬 신호(REF<0:1>)에 응답하여 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)를 생성할 수 있다. 상기 제 1 칩 리프레쉬 주기 생성부(212)는 상기 제 1 내부 리프레쉬 신호(REF<0>)에 응답하여 상기 제 1 리프레쉬 주기신호(PRF<0>)를 생성할 수 있고, 상기 제 2 내부 리프레쉬 신호(REF<1>)에 응답하여 상기 제 2 리프레쉬 주기신호(PRF<1>)를 생성할 수 있다. 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)는 상기 제 1 및 제 2 칩(CHIP1, CHIP2)이 소정 주기로 리프레쉬 동작을 수행할 수 있도록 소정 시간 간격마다 인에이블되는 복수의 펄스를 포함할 수 있다.
상기 제 1 칩 리프레쉬 주기 선택부(213)는 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)를 수신할 수 있다. 상기 제 1 칩 리프레쉬 주기 선택부(213)는 상기 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>) 중 하나를 출력할 수 있다. 상기 제 1 칩 리프레쉬 주기 선택부(213)는 상기 제 1 칩(CHIP1)의 리프레쉬 동작을 위한 리프레쉬 주기신호를 선택하는 것이 바람직하므로, 상기 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>) 중 상기 제 1 리프레쉬 주기신호(PRF<0>)를 선택할 수 있다.
상기 제 2 칩(CHIP2)은 제 2 칩 리프레쉬 주기 선택부(223)를 포함할 수 있다. 상기 제 2 칩 리프레쉬 주기 선택부(223)는 상기 제 1 칩 리프레쉬 주기 생성부(213)로부터 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)를 수신할 수 있다. 상기 제 2 칩 리프레쉬 주기 선택부(223)는 적층 반도체 장치(1)의 전기적 연결 수단(231, 232)을 통해 상기 제 1 칩(CHIP1)으로부터 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)를 수신할 수 있다. 한정하는 것은 아니지만, 상기 적층 반도체 장치(2)의 전기적 연결 수단(231)은 예를 들어, 관통 전극 및 와이어 등을 포함할 수 있고, 바람직하게는 관통 실리콘 비아일 수 있다. 상기 제 2 칩 리프레쉬 주기 선택부(223)는 제 1 및 제 2 칩 아이디 신호(SID<0:1>)를 수신하고, 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>) 중 하나를 출력할 수 있다. 상기 제 2 칩 리프레쉬 주기 선택부(223)는 상기 제 2 칩(CHIP2)의 리프레쉬 동작을 위한 리프레쉬 주기신호를 선택하는 것이 바람직하므로, 상기 제 2 칩 아이디 신호(SID<1>)에 응답하여 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>) 중 상기 제 2 리프레쉬 주기신호(PRF<1>)를 선택할 수 있다.
도 2에서, 상기 제 1 칩(CHIP)은 제 1 칩 버퍼링부(214) 및 제 1 칩 리프레쉬 신호 생성부(215)를 더 포함할 수 있다. 상기 제 1 칩 버퍼링부(214)는 상기 제 1 칩 리프레쉬 주기 생성부(212)에서 생성된 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)를 버퍼링하여 출력할 수 있다. 상기 제 1 칩 버퍼링부(214)는 상기 적층 반도체 장치(2)의 전기적 연결 수단(231)과 연결되고, 상기 전기적 연결 수단(231)으로 버퍼링된 제 1 및 제 2 리프레쉬 주기신호(BPRF<0:1>)를 출력할 수 있다. 상기 제 1 칩 버퍼링부(214)는 상기 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)를 버퍼링할 수 있다. 또한, 상기 제 1 칩 버퍼링부(214)는 상기 제 1 칩 리프레쉬 커맨드 생성부(211)에서 생성된 상기 제 1 및 제 2 리프레쉬 시작신호(AFACT<0:1>)를 버퍼링하여 출력할 수 있다. 상기 제 1 칩 버퍼링부(214)는 상기 적층 반도체 장치(2)의 또 다른 전기적 연결 수단(232)과 연결되고, 상기 전기적 연결 수단(232)으로 버퍼링된 제 1 및 제 2 리프레쉬 시작신호(BAFACT<0:1>)를 출력할 수 있다. 상기 버퍼링된 제 1 및 제 2 리프레쉬 주기신호(BPRF<0:1>)는 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)와 실질적으로 동일한 신호이고, 본 명세서에서 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)와 상기 버퍼링된 리프레쉬 주기신호(BPRF<0:1>)는 동일한 의미 및 구성요소로 언급될 수 있다. 또한, 상기 버퍼링된 리프레쉬 시작신호(BAFACT<0:1>)는 상기 제 1 및 제 2 리프레쉬 시작신호(AFACT<0:1>)와 실질적으로 동일한 신호이고, 본 명세서에서 상기 제 1 및 제 2 리프레쉬 시작신호(AFACT<0:1>)와 상기 버퍼링된 리프레쉬 시작신호(BAFACT<0:1>)는 동일한 의미 및 구성요소로 언급될 수 있다.
상기 제 1 칩 리프레쉬 주기 선택부(213)는 상기 전기적 연결 수단(232)을 통해 상기 제 1 및 제 2 리프레쉬 시작신호(AFACT<0:1>)를 수신할 수 있고, 상기 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 제 1 리프레쉬 시작신호(AFACT<0>)를 선택하여 출력할 수 있다. 또한, 상기 제 2 칩 리프레쉬 주기 선택부(223)는 상기 전기적 연결 수단(232)을 통해 상기 제 1 및 제 2 리프레쉬 시작신호(AFACT<0:1>)를 수신할 수 있고, 상기 제 2 칩 아이디 신호(SID<1>)에 응답하여 상기 제 2 리프레쉬 시작신호(AFACT<1>)를 선택하여 출력할 수 있다.
상기 제 1 칩 리프레쉬 신호 생성부(215)는 상기 제 1 칩 리프레쉬 주기 선택부(213)에 의해 선택된 제 1 리프레쉬 주기신호(SPRF<0>) 및 제 1 리프레쉬 시작신호(SAFACT<0>)에 응답하여 제 1 리프레쉬 펄스 신호(REFP<0>)를 생성할 수 있다. 상기 제 1 리프레쉬 펄스 신호(REFP<0>)는 상기 제 1 칩(CHIP1)의 리프레쉬 동작을 수행하는 회로로 입력될 수 있고, 상기 회로들은 상기 제 1 칩(CHIP1)의 메모리 코어에 저장된 데이터를 유지시키기 위한 동작을 수행할 수 있다. 앞에서 언급되었거나 후술될, 선택된 리프레쉬 주기신호(SPRF<0:1>) 및 선택된 리프레쉬 시작신호(SAFACT<0:1>)는 각각 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<1:2>)와 상기 버퍼링된 리프레쉬 주기신호(BPRF<0:1>), 상기 제 1 및 제 2 리프레쉬 시작신호(AFACT<0:1>)와 버퍼링된 리프레쉬 시작신호(BAFACT<0:1>)와 실질적으로 동일한 신호이고, 동일한 의미 및 구성요소로 언급될 수 있다.
도 2에서, 상기 제 2 칩(CHIP2)은 제 2 칩 리프레쉬 커맨드 생성부(221), 제 2 칩 리프레쉬 주기 생성부(222), 제 2 칩 버퍼링부(224) 및 제 2 칩 리프레쉬 신호 생성부(225) 중 하나 이상을 더 포함할 수 있다. 상기 제 2 칩 리프레쉬 커맨드 생성부(221)는 상기 커맨드 신호(CKE, WEB, RASB, CASB), 상기 제 1 및 제 2 칩 선택신호(CS<0:1>) 및 상기 제 1 칩 아이디 신호(SID<0>)를 수신할 수 있다. 상기 제 2 칩 리프레쉬 커맨드 생성부(221)는 상기 제 1 칩 아이디 신호(SID<0>)를 수신하기 때문에, 상기 커맨드 신호(CKE, WEB, RASB, CASB), 상기 제 1 및 제 2 칩 선택신호(CS<0:1>)가 입력되더라도 내부 리프레쉬 신호(REF<0:1>) 및 리프레쉬 시작신호(AFACT<0:1>)를 생성하지 않을 수 있다.
상기 제 2 칩 리프레쉬 주기 생성부(222)는 상기 제 2 칩 리프레쉬 커맨드 생성부(221)와 연결되어 리프레쉬 주기신호(PRF<0:1>)를 생성할 수 있다. 상기 제 2 칩 리프레쉬 커맨드 생성부(221)는 상기 제 1 칩 아이디 신호(SID<0>)를 수신하여 상기 내부 리프레쉬 신호(REF<0:1>)를 생성하지 않기 때문에, 상기 제 2 칩 리프레쉬 주기 생성부(222) 또한 리프레쉬 주기신호(PRF<0:1>)를 생성하지 않는다. 상기 제 2 칩 버퍼링부(224)는 상기 제 2 칩 리프레쉬 주기 생성부(222)와 연결되고 상기 제 1 칩 아이디 신호(SID<0>)를 수신할 수 있다. 또한, 상기 제 2 칩 버퍼링부(224)는 상기 전기적 연결 수단(231,232)과 연결될 수 있다. 상기 제 2 칩 버퍼링부(224)는 상기 제 1 칩 아이디 신호(SID<0>)를 수신하기 때문에 항상 디스에이블될 수 있다. 본 발명의 실시예에서, 상기 제 2 칩 리프레쉬 커맨드 생성부(221), 상기 제 2 칩 리프레쉬 주기 생성부(222) 및 상기 제 2 칩 버퍼링부(224)는 동작하지 않도록 구성된다. 상기 제 2 칩 리프레쉬 커맨드 생성부(221), 상기 제 2 칩 리프레쉬 주기 생성부(222) 및 상기 제 2 칩 버퍼링부(224)는 상기 제 1 칩 리프레쉬 커맨드 생성부(211), 상기 제 1 칩 리프레쉬 주기 생성부(212) 및 상기 제 1 칩 버퍼링부(214)와 동일한 구조를 갖고 서로 간에 동일한 전기적 연결관계를 갖고 있다. 적층 반도체 장치를 구성하는 칩들은 제조비용 절감을 위해 동일한 구조로 제조되는 것이 바람직하므로, 본 발명의 실시예에 따른 제 1 및 제 2 칩(CHIP1, CHIP2)은 동일한 구조를 가질 수 있다. 다만, 상기 제 2 칩(CHIP2)에 배치되는 복수의 구성요소들은 제 1 칩 아이디 신호(SID<0>)를 수신함으로써 동작되지 않을 수 있다.
상기 제 2 칩 리프레쉬 신호 생성부(215)는 상기 제 2 칩 리프레쉬 주기 선택부(223)에서 선택된 상기 제 2 리프레쉬 주기신호(PRF<1>) 및 제 2 리프레쉬 시작신호(AFACT<1>)를 수신하여 상기 제 2 칩 리프레쉬 펄스 신호(REFP<1>)를 생성할 수 있다. 상기 제 2 리프레쉬 펄스 신호(REFP<1>)는 상기 제 2 칩(CHIP2)의 리프레쉬 동작을 수행하는 회로로 입력될 수 있고, 상기 회로들은 상기 제 2 칩(CHIP2)의 메모리 코어에 저장된 데이터를 유지시키기 위한 동작을 수행할 수 있다.
도 3은 도 2에 도시된 제 1 칩 리프레쉬 커맨드 생성부(211)의 실시예의 구성을 보여주는 블록도이다. 상기 제 1 칩 리프레쉬 커맨드 생성부(211)는 제 1 커맨드 생성부(310) 및 제 2 커맨드 생성부(320)를 포함할 수 있다. 상기 제 1 커맨드 생성부(310)는 상기 커맨드 신호(CKE, WEB, RASB, CASB), 상기 제 1 칩 선택신호(CS<0>) 및 상기 제 1 칩 아이디 신호(SID<0>)를 수신하여 상기 제 1 칩(CHIP1)의 리프레쉬 동작과 관련된 상기 제 1 내부 리프레쉬 신호(REF<0>) 및 상기 제 1 리프레쉬 시작신호(AFACT<0>)를 생성할 수 있다. 상기 제 2 커맨드 생성부(320)는 상기 커맨드 신호(CKE, WEB, RASB, CASB), 상기 제 2 칩 선택신호(CS<1>) 및 상기 제 1 칩 아이디 신호(SID<0>)를 수신하여 상기 제 2 칩(CHIP2)의 리프레쉬 동작과 관련된 상기 제 2 내부 리프레쉬 신호(REF<1>) 및 상기 제 2 리프레쉬 시작신호(AFACT<1>)를 생성할 수 있다.
도 4는 도 2에 도시된 제 1 칩 리프레쉬 주기 생성부(212)의 실시예의 구성을 보여주는 블록도이다. 상기 제 1 칩 리프레쉬 주기 생성부(212)는 제 1 주기 생성부(410) 및 제 2 주기 생성부(420)를 포함할 수 있다. 상기 제 1 주기 생성부(410)는 상기 제 1 내부 리프레쉬 신호(REF<0>)에 응답하여 상기 제 1 칩(CHIP1)의 리프레쉬 동작에 관련된 정보에 기초하여 상기 제 1 리프레쉬 주기신호(PRF<0>)를 생성할 수 있다. 상기 제 2 주기 생성부(420)는 상기 제 2 내부 리프레쉬 신호(REF<1>)에 응답하여 상기 제 2 칩(CHIP2)의 리프레쉬 동작에 관련된 정보에 기초하여 상기 제 2 리프레쉬 주기신호(PRF<1>)를 생성할 수 있다. 앞서 설명한 바와 같이, 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)는 복수의 펄스를 갖는다. 상기 제 1 및 제 2 주기 생성부(410, 420)는 각각 상기 제 1 및 제 2 칩(CHIP1, CHIP2)의 리프레쉬 동작에 관련된 정보에 기초하여 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)의 펄스가 서로 중첩되지 않도록 한다.
도 5는 도 2에 도시된 제 1 칩 버퍼링부(214)의 실시예의 구성을 보여주는 도면이다. 상기 제 1 칩 버퍼링부(214)는 제 1 및 제 2 버퍼(510, 520)를 포함할 수 있다. 상기 제 1 버퍼(510)는 상기 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 제 1 리프레쉬 주기신호(PRF<0>) 및 상기 제 1 리프레쉬 시작신호(AFACT<0>)를 버퍼링하여 버퍼링된 제 1 리프레쉬 주기신호(BPRF<0>) 및 버퍼링된 제 1 리프레쉬 시작신호(BAFACT<0>)를 출력할 수 있다. 상기 버퍼링된 제 1 리프레쉬 주기신호(BPRF<0>) 및 상기 버퍼링된 제 1 리프레쉬 시작신호(BAFACT<0>)는 상기 제 1 칩 리프레쉬 주기 선택부(213)로 입력될 수 있다. 또한, 상기 버퍼링된 제 1 리프레쉬 주기신호(BPRF<1>) 및 상기 버퍼링된 제 2 리프레쉬 시작신호(BAFACT<1>)는 각각 상기 전기적 연결 수단(231, 232)을 통해 상기 제 2 칩 리프레쉬 주기 선택부(223)로 입력될 수 있다. 상기 제 2 버퍼(520)는 상기 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 제 2 리프레쉬 주기신호(PRF<1>) 및 제 2 칩 리프레쉬 시작신호(AFACT<1>)를 버퍼링하여 버퍼링된 제 2 리프레쉬 주기신호(BPRF<1>) 및 버퍼링된 제 2 리프레쉬 시작신호(BAFACT<1>)를 출력할 수 있다. 상기 버퍼링된 제 2 리프레쉬 주기신호(BPRF<1>) 및 상기 버퍼링된 제 2 리프레쉬 시작신호(BAFACT<1>)는 상기 제 1 칩 리프레쉬 주기 선택부(213)로 입력될 수 있다. 또한, 상기 버퍼링된 제 1 리프레쉬 주기신호(BPRF<2>) 및 상기 버퍼링된 제 2 리프레쉬 시작신호(BAFACT<2>)는 각각 상기 전기적 연결 수단(231, 232)을 통해 상기 제 2 칩 리프레쉬 주기 선택부(223)로 입력될 수 있다. 도 2 및 도 5에서, 상기 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>)는 하나의 전기적 연결 수단(231)을 통해 전송되는 것을 도시하였으나, 복수의 전기적 연결 수단을 통해 개별적으로 전송될 수 있다. 마찬가지로, 상기 제 1 및 제 2 리프레쉬 시작신호(AFAC<0:1>)는 복수의 전기적 연결 수단을 통해 개별적으로 전송될 수 있다. 일 실시예에서, 상기 제 1 및 제 2 버퍼(510, 520)는 각각 상기 제 1 칩 아이디 신호(SID<0>)에 의해 제어되어 동작하는 복수의 삼상태 인버터를 포함할 수 있다. 앞서 설명한 바와 같이, 상기 제 2 칩 버퍼링부(224) 또한 상기 제 1 칩 버퍼링부(214)와 동일한 구성을 가질 수 있다. 그러나, 상기 제 2 칩 버퍼링부(224)는 상기 제 1 칩 아이디 신호(SID<0>)를 수신하기 때문에 동작하지 않을 수 있다.
도 6은 도 2에 도시된 제 1 칩 리프레쉬 주기 선택부(213)의 실시예의 구성을 보여주는 블록도이다. 상기 제 1 칩 리프레쉬 주기 선택부(213)는 제 1 및 제 2 선택부(610, 620)를 포함할 수 있다. 상기 제 1 선택부(510)는 상기 제 1 버퍼(510)에 의해 버퍼링된 제 1 리프레쉬 주기신호(BPRF<0>) 및 제 1 리프레쉬 시작신호(BAFACT<0>)를 수신하고, 상기 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 버퍼링된 제 1 리프레쉬 주기신호(BPRF<0>) 및 제 1 리프레쉬 시작신호(BAFACT<0>)를 선택된 제 1 리프레쉬 주기신호(SPRF<0>) 및 제 1 리프레쉬 시작신호(SAFACT<1>)로서 출력할 수 있다. 상기 제 2 선택부(520)는 상기 제 2 버퍼(520)에 의해 버퍼링된 제 2 리프레쉬 주기신호(BPRF<1>) 및 제 2 리프레쉬 선택신호(BAFACT<1>)를 수신하고, 상기 제 2 칩 아이디 신호(SID<1>)에 응답하여 상기 버퍼링된 제 1 리프레쉬 주기신호(BPRF<1>) 및 제 1 리프레쉬 시작신호(BAFACT<1>)를 선택된 제 1 리프레쉬 주기신호(SPRF<1>) 및 제 1 리프레쉬 시작신호(SAFACT<1>)로서 출력할 수 있다. 상기 제 2 칩 리프레쉬 주기 선택부(223)는 상기 제 1 칩 리프레쉬 주기 선택부(213)와 동일한 구성을 가질 수 있다. 상기 제 1 칩 리프레쉬 주기 선택부(213)는 상기 제 1 칩 아이디 신호(SID<0>)에 응답하여 상기 제 1 리프레쉬 주기신호(PRF<0>) 및 제 1 리프레쉬 시작신호(AFACT<0>)출력할 수 있고, 상기 제 2 리프레쉬 주기 선택부(223)는 제 2 칩 아이디 신호(SID<1>)에 응답하여 상기 제 2 리프레쉬 주기신호(PRF<1>) 및 제 2 리프레쉬 시작신호(AFACT<1>)를 출력할 수 있다. 일 실시예에서, 상기 제 1 및 제 2 선택부(610, 620)는 각각 상기 제 1 및 제 2 칩 아이디 신호(SID<0:1>)에 의해 제어되어 동작하는 복수의 삼상태 인버터를 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 적층 반도체 장치(2)의 동작을 보여주는 도면이다. 도 2 내지 도 7을 참조하여 본 발명의 실시예에 따른 적층 반도체 장치(2)의 동작을 설명하면 다음과 같다. 먼저, 제 1 칩 선택신호(CS<0>)가 인에이블되고 리프레쉬 동작을 위한 커맨드 신호(CKE, WEB, RASB, CASB)가 입력되면, 상기 제 1 칩 리프레쉬 커맨드 생성부(211)의 제 1 커맨드 생성부(310)는 제 1 내부 리프레쉬 신호(REF<0>) 및 제 1 리프레쉬 시작신호(AFACT<0>)를 생성할 수 있다. 이 때, 상기 제 2 칩 리프레쉬 커맨드 생성부(221)는 상기 제 1 칩 아이디 신호(SID<0>)를 수신하기 때문에, 상기 제 1 내부 리프레쉬 신호(REF<0>) 및 제 1 리프레쉬 시작신호(AFACT<0>)를 생성하지 않는다. 상기 제 1 칩 리프레쉬 주기 생성부(212)의 제 1 주기 생성부(410)는 상기 제 1 내부 리프레쉬 신호(REF<0>)로부터 제 1 리프레쉬 주기신호(PRF<0>)를 생성하고, 상기 제 1 리프레쉬 주기신호(PRF<0>) 및 상기 제 1 리프레쉬 시작신호(AFACT<0>)는 상기 제 1 칩 리프레쉬 주기 선택부(213)의 제 1 선택부(610)에 의해 선택되어 상기 제 1 칩 리프레쉬 신호 생성부(215)로 입력될 수 있다. 따라서, 소정 시간 주기로 생성되는 복수의 펄스를 갖는 상기 제 1 리프레쉬 펄스(REFP<0>)가 생성될 수 있고, 상기 제 1 칩(CHIP1)은 상기 제 1 리프레쉬 펄스(REFP<0>)에 따라 리프레쉬 동작을 수행할 수 있다.
상기 제 2 칩 선택신호(CS<1>)가 인에이블되고 리프레쉬 동작을 위한 커맨드 신호(CKE, WEB, RASB, CASB)가 입력되면, 상기 제 1 칩 리프레쉬 커맨드 생성부(211)의 제 2 커맨드 생성부(320)는 제 2 내부 리프레쉬 신호(REF<1>) 및 제 2 리프레쉬 시작신호(AFACT<1>)를 생성할 수 있다. 이 때, 상기 제 2 칩 리프레쉬 커맨드 생성부(221)는 상기 제 1 칩 아이디 신호(SID<0>)를 수신하기 때문에, 상기 제 2 내부 리프레쉬 신호(REF<1>) 및 제 2 리프레쉬 시작신호(AFACT<1>)를 생성하지 않는다. 상기 제 1 칩 리프레쉬 주기 생성부(212)의 제 1 주기 생성부(420)는 상기 제 2 내부 리프레쉬 신호(REF<1>)로부터 제 2 리프레쉬 주기신호(PRF<1>)를 생성하고, 상기 제 2 리프레쉬 주기신호(PRF<1>) 및 상기 제 2 리프레쉬 시작신호(AFACT<1>)는 상기 전기적 연결 수단(231, 232)을 통해 상기 제 2 칩 리프레쉬 주기 선택부(223)로 전송되고, 상기 제 2 칩 리프레쉬 주기 선택부(223)에 의해 선택되어 상기 제 2 칩 리프레쉬 신호 생성부(225)로 입력될 수 있다. 따라서, 소정 시간 주기로 생성되는 복수의 펄스를 갖는 상기 제 2 리프레쉬 펄스(REFP<1>)가 생성될 수 있고, 상기 제 2 칩(CHIP2)은 상기 제 2 리프레쉬 펄스(REFP<1>)에 따라 리프레쉬 동작을 수행할 수 있다. 이 후, 상기 리프레쉬 동작을 종료시키기 위해 커맨드 신호(CKE)가 입력되면 상기 제 1 및 제 2 내부 리프레쉬 신호(REF<0:1>)는 디스에이블되고, 상기 제 1 및 제 2 칩(CHIP1, CHIP2)의 리프레쉬 동작을 종료될 수 있다. 위와 같이, 상기 제 1 칩 리프레쉬 커맨드 생성부(211) 및 제 1 칩 리프레쉬 주기 생성부(212)는 상기 제 1 및 제 2 칩(CHIP1, CHIP2)의 리프레쉬 동작을 위한 제 1 및 제 2 리프레쉬 주기신호(PRF<0:1>), 제 1 및 제 2 리프레쉬 시작신호(AFACT<0:1>)를 모두 생성한다. 따라서, 상기 제 1 및 제 2 리프레쉬 신호 생성부(215, 225)에서 생성되는 상기 제 1 및 제 2 리프레쉬 펄스(REFP<0:1>)가 갖는 복수의 펄스들이 서로 중첩되지 않도록 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (14)
- 서로 적층되는 복수의 칩을 포함하는 반도체 장치로서,
상기 복수의 칩 중 하나의 칩에서 상기 복수의 칩의 리프레쉬 동작을 위한 복수의 리프레쉬 주기신호를 생성하여 상기 복수의 칩으로 전송하고,
상기 복수의 칩은 각각 칩 아이디 신호에 따라 할당된 리프레쉬 주기신호를 수신하여 리프레쉬 동작을 수행하는 적층 반도체 장치. - 제 1 항에 있어서,
상기 복수의 칩 각각은 메모리 칩이고, 데이터를 저장하기 위한 메모리 코어를 포함하는 적층 반도체 장치. - 제 1 항에 있어서,
상기 하나의 칩은 커맨드 신호, 복수의 칩 선택신호 및 상기 하나의 칩과 관련된 칩 아이디 신호에 응답하여 상기 복수의 리프레쉬 주기신호를 생성하는 적층 반도체 장치. - 제 1 항에 있어서,
상기 복수의 리프레쉬 주기신호의 펄스는 서로 중첩되지 않는 적층 반도체 장치. - 제 1 항에 있어서,
상기 복수의 칩은 각각 자신과 관련된 칩 아이디 신호에 응답하여 상기 복수의 리프레쉬 주기신호 중 상기 할당된 리프레쉬 주기신호를 선택하여 수신하는 리프레쉬 선택부를 포함하는 적층 반도체 장치. - 서로 적층되는 제 1 및 제 2 칩을 포함하고,
상기 제 1 칩은, 커맨드 신호, 칩 선택 신호 및 제 1 칩 아이디 신호에 응답하여 제 1 및 제 2 내부 리프레쉬 신호를 생성하는 제 1 칩 리프레쉬 커맨드 생성부;
상기 제 1 및 제 2 내부 리프레쉬 신호에 응답하여 제 1 및 제 2 리프레쉬 주기신호를 생성하는 제 1 칩 리프레쉬 주기 생성부; 및
제 1 슬라이스 신호에 응답하여 상기 제 1 및 제 2 리프레쉬 주기신호 중 상기 제 1 리프레쉬 주기신호를 선택하여 출력하는 제 1 칩 리프레쉬 주기 선택부를 포함하고,
상기 제 2 칩은 제 2 칩 아이디 신호에 응답하여 상기 제 1 및 제 2 리프레쉬 주기 신호 중 상기 제 2 리프레쉬 신호를 선택하여 출력하는 제 2 칩 리프레쉬 주기 선택부를 포함하는 적층 반도체 장치. - 제 6 항에 있어서,
상기 칩 선택 신호는 제 1 칩 선택 신호 및 제 2 칩 선택신호를 포함하고,
상기 제 1 칩 리프레쉬 커맨드 생성부는 상기 제 1 칩 선택신호에 응답하여 상기 제 1 칩의 리프레쉬 동작을 위한 상기 제 1 내부 리프레쉬 신호를 생성하고, 상기 제 2 칩 선택신호에 응답하여 상기 제 2 칩의 리프레쉬 동작을 위한 상기 제 2 내부 리프레쉬 신호를 생성하는 적층 반도체 장치. - 제 6 항에 있어서,
상기 제 1 칩 리프레쉬 주기 생성부는 상기 제 1 및 제 2 내부 리프레쉬 신호에 각각 응답하여 소정 시간 간격으로 인에이블되는 복수의 펄스를 갖는 상기 제 1 및 2 리프레쉬 주기신호를 생성하는 적층 반도체 장치. - 제 8 항에 있어서,
상기 제 1 및 제 2 리프레쉬 주기신호의 펄스는 서로 중첩되지 않는 적층 반도체 장치. - 제 6 항에 있어서,
상기 제 1 칩은 상기 제 1 칩 아이디 신호에 응답하여 상기 제 1 및 제 2 리프레쉬 주기신호를 버퍼링하여 상기 제 2 칩으로 전송하는 제 1 칩 버퍼링부를 더 포함하는 적층 반도체 장치. - 제 10 항에 있어서,
상기 제 1 칩 리프레쉬 커맨드 생성부는 상기 커맨드 신호, 상기 칩 선택 신호 및 상기 제 1 칩 아이디 신호에 응답하여 제 1 및 제 2 리프레쉬 시작 신호를 더 생성하고,
상기 제 1 칩 버퍼링부는 상기 제 1 칩 아이디 신호에 응답하여 상기 제 1 및 제 2 리프레쉬 시작 신호를 버퍼링하여 상기 제 2 칩으로 전송하는 적층 반도체 장치. - 제 11 항에 있어서,
상기 제 1 칩 리프레쉬 주기 선택부는 상기 제 1 칩 아이디 신호에 응답하여 상기 제 1 및 제 2 리프레쉬 시작 신호 중 상기 제 1 리프레쉬 시작 신호를 선택하여 출력하고,
상기 제 2 칩 리프레쉬 주기 선택부는 상기 제 2 칩 아이디 신호에 응답하여 상기 제 1 및 제 2 리프레쉬 시작 신호 중 상기 제 2 리프레쉬 시작 신호를 선택하여 출력하는 적층 반도체 장치. - 제 12 항에 있어서,
상기 제 1 칩은 상기 제 1 리프레쉬 시작 신호 및 상기 제 1 리프레쉬 주기신호에 응답하여 제 1 리프레쉬 펄스 신호를 생성하는 제 1 칩 리프레쉬 신호 생성부를 더 포함하고,
상기 제 2 칩은 상기 제 2 리프레쉬 시작 신호 및 상기 제 2 리프레쉬 주기신호에 응답하여 제 2 리프레쉬 펄스 신호를 생성하는 제 2 칩 리프레쉬 주기 생성부를 더 포함하는 적층 반도체 장치. - 제 6 항에 있어서,
상기 제 2 칩은, 상기 커맨드 신호, 상기 칩 선택 신호 및 상기 제 1 칩 아이디 신호에 응답하여 상기 제 1 및 제 2 내부 리프레쉬 신호를 생성하는 제 2 칩 리프레쉬 커맨드 생성부를 더 포함하고,
상기 제 2 칩 리프레쉬 커맨드 생성부는 상기 제 1 칩 아이디 신호에 따라 동작하지 않는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130166558A KR102094309B1 (ko) | 2013-12-30 | 2013-12-30 | 리프레쉬 신호를 생성하는 적층 반도체 장치 |
| US14/258,190 US9183918B2 (en) | 2013-12-30 | 2014-04-22 | Stacked semiconductor apparatus for generating refresh signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130166558A KR102094309B1 (ko) | 2013-12-30 | 2013-12-30 | 리프레쉬 신호를 생성하는 적층 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150077755A true KR20150077755A (ko) | 2015-07-08 |
| KR102094309B1 KR102094309B1 (ko) | 2020-03-27 |
Family
ID=53482543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130166558A KR102094309B1 (ko) | 2013-12-30 | 2013-12-30 | 리프레쉬 신호를 생성하는 적층 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9183918B2 (ko) |
| KR (1) | KR102094309B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
| KR20120005233A (ko) * | 2010-07-08 | 2012-01-16 | 주식회사 하이닉스반도체 | 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US7724589B2 (en) * | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| US8547767B2 (en) * | 2008-04-23 | 2013-10-01 | Qimonda Ag | Chip, multi-chip system in a method for performing a refresh of a memory array |
| US7929368B2 (en) | 2008-12-30 | 2011-04-19 | Micron Technology, Inc. | Variable memory refresh devices and methods |
| US8437163B2 (en) * | 2010-02-11 | 2013-05-07 | Micron Technology, Inc. | Memory dies, stacked memories, memory devices and methods |
| KR101728067B1 (ko) * | 2010-09-03 | 2017-04-18 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| KR101969751B1 (ko) * | 2012-06-28 | 2019-04-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20140089982A (ko) * | 2013-01-08 | 2014-07-16 | 삼성전자주식회사 | 적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 |
| KR102097027B1 (ko) * | 2013-05-28 | 2020-05-27 | 에스케이하이닉스 주식회사 | 반도체 시스템 |
-
2013
- 2013-12-30 KR KR1020130166558A patent/KR102094309B1/ko active IP Right Grant
-
2014
- 2014-04-22 US US14/258,190 patent/US9183918B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
| KR20120005233A (ko) * | 2010-07-08 | 2012-01-16 | 주식회사 하이닉스반도체 | 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102094309B1 (ko) | 2020-03-27 |
| US20150187405A1 (en) | 2015-07-02 |
| US9183918B2 (en) | 2015-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9851401B2 (en) | Stacked memory device and semiconductor memory system including the same | |
| CN111739875B (zh) | 叠层半导体器件及其测试方法 | |
| KR102449022B1 (ko) | 적층형 반도체 메모리 및 이를 포함하는 반도체 시스템 | |
| KR102207562B1 (ko) | 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템 | |
| US9368167B2 (en) | Semiconductor apparatus and testing method thereof | |
| JP2015141725A (ja) | 半導体装置及びこれを備える情報処理システム | |
| KR20170064707A (ko) | 적층형 반도체 장치 | |
| US9058854B2 (en) | Semiconductor memory apparatus | |
| US8699280B2 (en) | Semiconductor apparatus and data transmission method thereof | |
| US9293225B2 (en) | Semiconductor devices and semiconductor systems including the same | |
| US9569389B2 (en) | Semiconductor system for tuning skew of semiconductor chip | |
| US9356000B2 (en) | Semiconductor integrated circuit and semiconductor system with the same | |
| KR20160006542A (ko) | 적층 반도체 장치 | |
| US9559677B2 (en) | Stacked semiconductor apparatus being electrically connected through through-via and monitoring method | |
| CN109785873B (zh) | 层叠式半导体装置和半导体系统 | |
| JP2014186598A (ja) | 半導体装置 | |
| KR20130002672A (ko) | 반도체 장치 | |
| KR20160012551A (ko) | 복수 채널을 구비하는 반도체 장치 및 시스템 | |
| KR102094309B1 (ko) | 리프레쉬 신호를 생성하는 적층 반도체 장치 | |
| US11398290B2 (en) | Stacked memory device and memory system including the same | |
| KR102088453B1 (ko) | 반도체 장치 | |
| KR102165233B1 (ko) | 복수 채널을 구비하는 반도체 장치 및 시스템 | |
| KR20120053602A (ko) | 반도체 메모리 장치 및 그의 동작 방법 | |
| US9773568B2 (en) | Semiconductor devices and semiconductor systems including the same | |
| JP6214520B2 (ja) | 半導体回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |