KR20120005818A

KR20120005818A - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR20120005818A
Application number: KR1020100066491A
Authority: KR
Inventors: 유병성; 박진수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2012-01-17
Also published as: CN102314925B; US8503246B2; KR101139133B1; CN102314925A; US20120008385A1

Abstract

본 발명은 다수의 메모리 셀들이 포함된 셀 스트링들로 이루어진 메모리 셀 어레이; 상기 셀 스트링들과 각각 접속된 비트라인들; 및 센싱동작 시 상기 비트라인들을 프리차지한 후, 선택된 메모리 셀들의 문턱전압 레벨에 따라 변동된 상기 비트라인들의 전류와 설정된 기준전류를 비교하여 센싱 데이터를 출력하는 페이지 버퍼들을 포함하는 반도체 메모리 장치 및 이의 동작 방법으로 이루어진다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 다이나믹 래치를 구비한 페이지 버퍼 및 이를 이용한 센싱동작에 관한 것이다.

반도체 메모리 장치는, 프로그램 동작시 외부로부터 입력된 프로그램 데이터를 각각 저장하는 페이지 버퍼와 페이지 버퍼에 저장된 프로그램 데이터에 따라 데이터가 저장되는 메모리 셀 어레이를 포함한다.

또한, 페이지 버퍼는 프로그램 동작 시, 프로그램 검증동작을 위한 센싱동작을 수행하며, 리드 동작시에는 선택된 메모리 셀의 프로그램 여부에 따라 변동되는 비트라인의 전위를 센싱하고 이를 데이터화하여 저장하는 동작을 수행한다.

통상적으로, 페이지 버퍼는 NMOS 트랜지스터나 PMOS 트랜지스터의 게이트에 인가되는 전압 레벨을 조절하여 센싱동작을 수행하였다. 하지만, 트랜지스터의 게이트에 인가되는 전압레벨을 조절하는 방식은 미세한 전류 변화를 센싱하기에는 한계가 있다.

스태틱 래치(static latch)만을 사용하는 페이지 버퍼의 센싱동작을 예를 들면 다음과 같다. 선택된 메모리 셀에 연결된 워드라인에 리드 전압을 인가하면, 선택된 메모리 셀의 문턱전압 레벨에 따라 프리차지된 비트라인의 전위가 변동되거나 유지된다. 이처럼, 비트라인의 전위가 결정되면 페이지 버퍼는 비트라인의 전위를 센싱하고, 센싱된 전위에 따라 변동되거나 유지되는 래치의 데이터를 출력한다. 이어서, 제어 회로는 페이지 버퍼로부터 출력된 데이터가 '1' 또는 '0'인지를 판단한다.

다이나믹 래치(dynamic latch)를 사용하는 페이지 버퍼의 센싱동작을 예를 들면 다음과 같다. 다이나믹 래치를 사용하는 페이지 버퍼에서도 선택된 메모리 셀에 따라 비트라인의 전위를 결정한다. 결정된 비트라인의 전위를 센싱래치에 저장하고, 센싱래치에 저장된 데이터와 다이나믹 래치에 저장된 데이터를 비교한 후, 이에 해당되는 데이터를 출력한다. 이어서, 제어 회로는 페이지 버퍼로부터 출력된 데이터가 '1' 또는 '0'인지를 판단한다.

상술한 바와 같이, 종래의 페이지 버퍼는 모두 트랜지스터의 게이트 전압에 따라 흐르는 전류의 량을 센싱하는 방식으로 센싱동작을 수행하였다. 하지만, 이러한 센싱방식은 나노 암페어(nano ampere; nA) 단위의 미세한 전류 변화를 측정하기에 한계가 있다.

본 발명이 해결하려는 과제는, 선택된 메모리 셀의 문턱전압 레벨에 따라 변동되는 아날로그 신호와 설절된 기준전류를 비교하여 디지털 신호인 센싱 데이터를 발생함으로써 선택된 메모리 셀을 미세한 단위로 센싱(sensing)하고자 한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는, 다수의 메모리 셀들이 포함된 셀 스트링들로 이루어진 메모리 셀 어레이; 상기 셀 스트링들과 각각 접속된 비트라인들; 및 센싱동작 시 상기 비트라인들을 프리차지한 후, 선택된 메모리 셀들의 문턱전압 레벨에 따라 변동된 상기 비트라인들의 전류와 설정된 기준전류를 비교하여 센싱 데이터를 출력하는 페이지 버퍼들을 포함하는 반도체 메모리 장치를 포함한다.

상기 페이지 버퍼는, 상기 센싱노드를 프리차지하기 위한 프리차지 회로;

프리차지된 상기 센싱노드와 상기 비트라인들을 연결하여 상기 비트라인들을 프리차지하기 위한 제1 센싱전압 전달회로; 상기 센싱동작 시, 상기 비트라인들의 전류와 상기 기준전류를 비교하여 센싱 데이터를 출력하는 센싱회로; 상기 센싱 데이터를 저장하고, 저장된 상기 센싱 데이터를 상기 센싱노드로 전달하는 센싱데이터 래치회로; 프로그램 동작 시 입출력 노드를 통해 전달받은 프로그램 데이터를 상기 센싱노드로 전달하는 캐쉬데이터 래치회로; 상기 센싱노드에 전달되는 데이터를 공통노드로 전달하는 전달회로; 및 상기 공통노드에 전달된 데이터를 저장하고, 저장된 데이터를 상기 센싱노드로 전달하기 위한 다이나믹 래치를 포함한다.

상기 센싱동작 시 상기 센싱노드의 전류에 따라 상기 센싱회로의 입력단의 전류를 변동시키기 위한 제2 센싱전압 전달회로를 더 포함한다.

상기 제1 센싱전압 전달회로는, 상기 프로그램 동작 또는 상기 센싱동작 시, 제1 센싱전압 전달신호에 응답하여 상기 비트라인과 상기 센싱노드를 연결하는 NMOS 트랜지스터로 구현된다.

기 프리차지 회로는, 프리차지 신호에 응답하여 전원전압 단자와 상기 센싱노드를 연결하는 PMOS 트랜지스터로 구현된다.

상기 센싱회로는, 입력단과 출력단의 전류가 서로 동일한 커런트 미러회로; 및 상기 기준전류와 상기 입력단의 전류를 비교하여 상기 출력단의 전압을 조절하는 커런트 싱크회로를 포함한다.

상기 커런트 미러회로는 제1 내지 제4 스위치들을 포함하며, 상기 제1 스위치는 드레인(drain) 및 게이트에 상기 입력단이 연결되는 PMOS 트랜지스터로 구현되고, 상기 제2 스위치는 게이트에 상기 입력단이 연결되고, 소오스(source)에 상기 출력단이 연결되는 PMOS 트랜지스터로 구현되고, 상기 제3 스위치는 드레인 및 게이트에 상기 제1 스위치의 소오스가 연결되며, 소오스에 전원전압 단자가 접속되는 PMOS 트랜지스터로 구현되고, 상기 제4 스위치는 드레인에 전원전압 단자가 접속되며, 게이트에 상기 제 스위치의 게이트가 연결되며, 소오스에 상기 제2 스위치의 드레인이 연결되는 PMOS 트랜지스터로 구현된다.

상기 커런트 싱크회로는 상기 커런트 미러회로의 상기 출력단과 접지단자 사이에서 서로 병렬로 연결된 다수의 선택 디스차지 회로들을 포함한다.

상기 선택 디스차지 회로들은, 인에이블 신호에 응답하여 동작하며, 서로 다른 전류값을 갖는다.

상기 선택 디스차지 회로들 각각은, 상기 출력단과 접지단자 사이에 연결되고, 서로 다른 개수의 직렬로 연결된 NMOS 트랜지스터들을 포함한다.

상기 선택 디스차지 회로들 중 활성화된 회로들의 개수에 따라 상기 기준전류의 레벨을 설정한다.

상기 입력단의 전류량이 상기 기준레벨보다 낮으면 상기 출력단을 통해 로우레벨의 상기 센싱 데이터가 출력되고, 상기 입력단의 전류량이 상기 기준레벨보다 높으면 상기 출력단을 통해 하이레벨의 상기 센싱 데이터가 출력된다.

상기 센싱데이터 래치회로는, 상기 센싱 데이터를 반전시켜 제1 노드로 출력하는 제1 센싱 인버터; 상기 제1 노드에 하이레벨의 전압을 인가하여 상기 센싱데이터 래치회로를 초기화하는 센싱 초기화 회로; 상기 제1 노드에 인가된 전압을 반전시켜 제1 입력노드로 출력하는 제2 센싱 인버터; 및 상기 제1 입력노드에 인가된 전압을 반전시켜 상기 제1 노드로 전달하는 제3 센싱 인버터를 포함한다.

상기 제1 센싱 인버터는 전원전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치를 포함하며, 상기 제1 스위치는 상기 센싱 데이터에 응답하여 전원전압 단자와 상기 제2 스위치를 연결하는 PMOS 트랜지스터로 구현되며, 상기 제2 스위치는 반전된 센싱 셋신호에 응답하여 상기 제1 스위치와 상기 제1 노드를 연결하는 PMOS 트랜지스터로 구현되며, 상기 제3 스위치는 상기 센싱 셋신호에 응답하여 상기 제1 노드와 상기 제4 스위치를 연결하는 NMOS 트랜지스터로 구현되며, 상기 제4 스위치는 상기 센싱 데이터에 응답하여 상기 제3 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현된다.

상기 센싱 초기화 회로는, 센싱 리셋신호에 응답하여 전원전압 단자와 상기 제1 노드를 연결하는 NMOS 트랜지스터로 구현된다.

상기 제3 센싱 인버터는 전원전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치를 포함하며, 상기 제1 스위치는 상기 입력노드에 인가된 전압에 응답하여 전원전압 단자와 상기 제2 스위치를 연결하는 PMOS 트랜지스터로 구현되며, 상기 제2 스위치는 반전된 센싱 셋신호에 응답하여 상기 제1 스위치와 상기 제1 노드를 연결하는 PMOS 트랜지스터로 구현되며, 상기 제3 스위치는 상기 센싱 셋신호에 응답하여 상기 제1 노드와 상기 제4 스위치를 연결하는 NMOS 트랜지스터로 구현되며, 상기 제4 스위치는 상기 센싱 데이터에 응답하여 상기 제3 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현된다.

상기 캐쉬데이터 래치회로는 상기 입출력 노드에 입력된 상기 프로그램 데이터를 반전시켜 제2 노드로 출력하는 제1 캐쉬 인버터; 상기 제2 노드에 하이레벨의 전압을 인가하여 상기 캐쉬데이터 래치회로를 초기화하는 캐쉬 초기화 회로; 상기 제2 노드에 인가된 전압을 반전시켜 제2 입력노드로 출력하는 제2 캐쉬 인버터; 및 상기 제2 입력노드에 인가된 전압을 반전시켜 상기 제2 노드로 전달하는 제3 캐쉬 인버터를 포함한다.

상기 제1 캐쉬 인버터는 전원전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치를 포함하며, 상기 제1 스위치는 상기 프로그램 데이터에 응답하여 전원전압 단자와 상기 제2 스위치를 연결하는 PMOS 트랜지스터로 구현되며, 상기 제2 스위치는 반전된 캐쉬 셋신호에 응답하여 상기 제2 스위치와 상기 제2 노드를 연결하는 PMOS 트랜지스터로 구현되며, 상기 제3 스위치는 상기 캐쉬 셋신호에 응답하여 상기 제2 노드와 상기 제4 스위치를 연결하는 NMOS 트랜지스터로 구현되며, 상기 제4 스위치는 상기 캐쉬 데이터에 응답하여 상기 제3 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현된다.

상기 캐쉬 초기화 회로는, 캐쉬 리셋신호에 응답하여 전원전압 단자와 상기 제2 노드를 연결하는 NMOS 트랜지스터로 구현된다.

상기 제3 캐쉬 인버터는 전원전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치를 포함하며, 상기 제1 스위치는 상기 제2 입력노드에 인가된 전압에 응답하여 전원전압 단자와 상기 제2 스위치를 연결하는 PMOS 트랜지스터로 구현되며, 상기 제2 스위치는 반전된 캐쉬 셋신호에 응답하여 상기 제1 스위치와 상기 제1 노드를 연결하는 PMOS 트랜지스터로 구현되며, 상기 제3 스위치는 상기 캐쉬 셋신호에 응답하여 상기 제1 노드와 상기 제4 스위치를 연결하는 NMOS 트랜지스터로 구현되며, 상기 제4 스위치는 상기 캐쉬 데이터에 응답하여 상기 제3 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현된다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 센싱동작을 위한 기준전류를 설정하는 단계; 센싱(sensing)할 메모리 셀에 대응되는 비트라인을 프리차지하는 단계; 상기 메모리 셀과 연결된 워드라인에 센싱전압을 인가하는 단계; 및 상기 워드라인에 센싱전압을 인가한 후에, 상기 비트라인의 전류와 상기 설정된 기준전류를 비교하여 상기 메모리 셀에 대한 센싱 데이터를 출력하는 단계를 포함한다.

상기 기준전류는 다양한 레벨로 설정하며, 상기 비트라인에 흐르는 전류가 상기 기준전류보다 낮으면 상기 센싱 데이터는 하이레벨로 출력되고, 상기 비트라인에 흐르는 전류가 상기 기준전류보다 높으면 상기 센싱 데이터는 로우레벨로 출력된다.

상기 센싱 데이터를 출력한 후, 상기 센싱 데이터와 페이지 버퍼에 저장된 데이터를 비교하여 상기 메모리 셀의 프로그램 여부를 판단하는 단계를 더 포함한다.

상기 메모리 셀의 프로그램 여부를 판단하는 단계는, 상기 센싱 데이터를 센싱래치로 전달하는 단계; 상기 센싱래치에 전달된 데이터를 센싱노드로 전달하는 단계; 상기 센싱노드에 전달된 데이터를 공통노드로 전달하는 단계; 및 상기 공통노드에 전달된 데이터를 다이나믹 래치로 전달하는 단계를 포함한다.

본 발명에 따라, 선택된 메모리 셀의 문턱전압을 미세한 나노 암페어(nano ampere) 단위로 센싱함에 따라 리드(read) 동작 및 각종 검증(verify) 동작시 수행되는 센싱동작의 신뢰도를 향상시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 반도체 메모리 장치의 블럭도이다.
도 2는 도 1의 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.
도 3은 도 2의 센싱회로를 구체적으로 설명하기 위한 회로도이다.
도 4는 도 2의 센싱데이터 래치회로를 구체적으로 설명하기 위한 회로도이다.
도 5는 도 2의 캐쉬 데이터 래치회로를 구체적으로 설명하기 위한 회로도이다.
도 6은 본 발명에 따른 반도체 메모리 장치를 이용한 센싱동작을 설명하기 위한 타이밍도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 반도체 메모리 장치의 블럭도이다.

반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180) 및 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어 회로(120)를 포함한다.

NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170), 그리고 패스/페일 판단회로(180)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST0)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.

제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PB SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(120)는 프로그램 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(PS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.

전압 공급 회로(130 및 140)는 제어 회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(예, Vpgm, Vpass, Vreas)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 셀 스트링들(ST0 내지 STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.

페이지 버퍼 그룹(150)은 비트라인들(BL0 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL0 내지 BLk)을 프리차지 하거나, 비트라인들(BL0 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.

컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택하고, 선택된 페이지 버퍼에 컬럼 데이터 라인(CDL)을 통해 입출력 회로(170)로부터 전달받은 데이터를 전달한다.

입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

패스/페일 판단회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(PS)로 출력하는 기능도 수행한다.

제어 회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 발생 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(PS)에 따라 제어 회로(120)가 전압 발생 회로(130)를 제어할 수도 있다.

도 2는 도 1의 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.

도 2를 참조하면, 페이지 버퍼(PB0)는 셀 스트링(STO)과 연결되는데, 하나의 셀 스트링과 연결될 수도 있고, 두 개의 셀 스트링과 연결되어 이 중 선택된 셀 스트링과 데이터를 전송하거나 받을 수 있다. 본 실시 예에서는 하나의 셀 스트링(ST0)과 하나의 페이지 버퍼(PB0)가 연결된 경우를 예를 들어 설명하도록 한다.

페이지 버퍼(PB0)는 센싱회로(210), 제2 센싱전압 전달회로(600), 제1 센싱전압 전달회로(220), 프리차지 회로(230), 제1 전송회로(240), 제2 전송회로(250), 제3 전송회로(260), 제4 전송회로(270), 제4 전송회로(280), 데이터 인에이블 회로(290), 센싱데이터 래치회로(300), 캐쉬데이터 래치회로(400), 입출력 데이터 전달회로(500) 및 다이나믹 래치(DNL)를 포함한다.

센싱회로(210)는 설정된 기준전류 값과 선택된 메모리 셀의 문턱전압에 따라 변경된 센싱노드(SO)의 전류를 비교하여, '1' 또는 '0'의 센싱 데이터를 출력한다. 센싱회로(210)의 구체적인 회로 및 동작에 대해서는 후술하도록 한다.

제2 센싱전압 전달회로(600)는 센싱 시작신호(SENFOR)에 응답하여 센싱노드(SO)에 인가된 전압을 센싱회로(210)로 전달하기 위한 스위치(601)로 이루어진다. 이를 위하여, 스위치(600)는 센싱 시작신호(SENFOR)에 응답하여 동작하는 NMOS 트랜지스터로 구현된다.

제1 센싱전압 전달회로(220)는 제1 센싱전압 전달신호(SENEN)에 응답하여 센싱노드(SO)와 비트라인(BL0)을 연결하는 스위치(221)로 이루어진다. 스위치(221)는 비트라인(BL0)을 프리차지하거나, 변동된 비트라인(BL0)의 전압을 센싱노드(SO)로 전달할 때 활성화되는 PMOS 트랜지스터로 구현된다.

프리차지 회로(230)는 프리차지 신호(SENFOR_N)에 응답하여 센싱노드(SO)를 프리차지하기 위한 스위치(231)로 이루어진다. 이를 위하여, 프리차지 회로(230)를 이루는 스위치(231)는 프리차지 신호(SENFOR_N)에 응답하여 전원전압 단자와 센싱노드(SO)를 연결하기 위한 PMOS 트랜지스터로 구현된다.

제1 전송회로(240)는 제1 전송신호(ISOL)에 응답하여 센싱노드(SO)에 인가된 데이터를 다이나믹 래치(DNL)로 전송하는 스위치(241)로 이루어진다. 이를 위하여, 스위치(241)는 제1 전송신호(ISOL)에 응답하여 센싱노드(SO)와 공통노드(CON)를 연결시키는 NMOS 트랜지스터로 구현되며, 다이나믹 래치(DNL)는 공통노드(CON)에 인가된 데이터를 선택된 래치(DLAT1 내지 DLAT4 중 어느 하나)에 저장한다.

제2 전송회로(250)는 제2 전송신호(DINSL1)에 응답하여 센싱노드(SO)에 인가된 데이터를 센싱데이터 래치회로(300)에 전달하기 위한 스위치(251)로 이루어진다. 스위치(251)는 제2 전송신호(DINSL1)에 응답하여 센싱노드(SO)와 센싱데이터 래치회로(300)의 데이터 입력노드(DTN)를 연결하는 NMOS 트랜지스터로 구현된다.

제3 전송회로(260)는 제3 전송신호(DYNSEN)에 응답하여 센싱데이터 래치회로(300)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 스위치(261)로 이루어진다. 스위치(261)는 제3 전송신호(DYNSEN)에 응답하여 센싱데이터 래치회로(300)의 제1 입력 노드(QS1)와 센싱노드(SO)를 연결하는 NMOS 트랜지스터로 구현된다.

제4 전송회로(270)는 제4 전송신호(DINSL2)에 응답하여 센싱노드(SO)에 인가된 데이터를 캐쉬데이터 래치회로(400)에 전달하기 위한 스위치(271)로 이루어진다. 스위치(271)는 제4 전송신호(DINSL2)에 응답하여 센싱노드(SO)와 캐쉬데이터 래치회로(400)의 데이터 입출력노드(DIO)를 연결하는 NMOS 트랜지스터로 구현된다.

제5 전송회로(280)는 제5 전송신호(CACHSEN)에 응답하여 캐쉬데이터 래치회로(400)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 스위치(281)로 이루어진다. 스위치(281)는 제5 전송신호(CACHSEN)에 응답하여 캐쉬데이터 래치회로(400)의 제2 입력 노드(QS2)와 센싱노드(SO)를 연결하는 NMOS 트랜지스터로 구현된다.

데이터 인에이블 회로(290)는 센싱회로(210)로부터 출력된 센싱데이터를 센싱데이터 래치회로(300)로 전달하기 위한 스위치(291)로 이루어진다. 스위치(291)는 데이터 인에이블 신호(DATEN)에 응답하여 동작하는 NMOS 트랜지스터로 구현된다.

센싱데이터 래치회로(300)는 데이터 입력노드(DTN)에 센싱데이터가 전달되면 이를 저장하고, 저장된 데이터를 센싱노드(SO)로 전달한다.

캐쉬데이터 래치회로(400)는 입출력 노드(DIO)를 통해 프로그램 데이터를 저장하거나, 저장된 데이터를 출력하는 기능을 수행한다.

입출력 데이터 전달회로(500)는 컬럼 선택 신호(CS)에 응답하여 컬럼 데이터 라인(CDL)을 통해 컬럼 선택 회로(도 1의 160)로부터 전달된 프로그램 데이터를 입출력 노드(DIO)로 전달하기 위한 스위치(501)로 이루어진다. 이를 위하여, 스위치(501)는 컬럼 선택 신호(CS)에 응답하여 동작하는 NMOS 트랜지스터로 구현된다.

다이나믹 래치(DNL)는 데이터를 저장하기 위한 제1 내지 제4 래치들(DLAT1 내지 DLAT4)과 래치에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제1 내지 제4 래치데이터 전송회로들(TR1 내지 TR4) 및 센싱노드(SO)의 전위를 충전하기 위한 캐패시터(CAP)를 포함한다.

각각의 제1 내지 제4 래치(DLAT1)는 공통노드(CON)과 연결되며, 공통노드(CON)에 인가된 데이터를 각각의 래치노드(QF, QM, QT 또는 QC)로 전달하기 위한 스위치들(L3, L6, L9 및 L12)를 포함한다. 스위치들(L3, L6, L9 및 L12)은 각각 제1 내지 제4 래치입력신호들(TRANSOTOF, TRANSOTOM, TRANSOTOT, TRANSOTOC)에 응답하여 동작하는 NMOS 트랜지스터로 구현된다. 또한, 제1 내지 제4 래치(DLAT1)는 각각의 래치노드(QF, QM, QT 또는 QC)에 저장된 데이터에 응답하여 동작하는 스위치들(L2, L5, L8 및 L11)을 포함한다. 각각의 스위치들(L2, L5, L8 및 L11)의 드레인(drain)은 접지단자와 연결된다. 이에 따라, 래치노드(QF, QM, QT 또는 QC)에 저장되는 데이터가 '0'이면, 스위치들(L2, L5, L8 및 L11)의 소오스(source)는 이전 플로팅(floating) 상태를 유지하고, 데이터가 '1'이면 스위치들(L2, L5, L8 및 L11)의 소오스(source)는 디스차지되므로 로우레벨의 전위를 갖게 된다.

도 3은 도 2의 센싱회로를 구체적으로 설명하기 위한 회로도이다.

센싱회로(210)는 커런트 미러회로(212), 커런트 싱크회로(214) 및 인버터(I1)를 포함한다.

커런트 미러회로(212)는 제2 센싱전압 전달회로(600)가 활성화되면 센싱노드(SO)에 흐르는 전류만큼 입력단(SEN_I)에 흐르는 전류가 변동된다. 즉, 센싱노드(SO)의 전위에 따라 입력단(SEN_I)의 전위도 동일하게 바뀐다. 커런트 미러회로(212)의 특성상, 입력단(SEN_I)의 전류와 출력단(SEN_R)의 전류는 동일하다. 즉, 입력단(SEN_I)의 전류가 미러링(mirroring)되어 출력단(SEN_R)에도 입력단(SEN_I)과 동일한 전류가 흐르게 된다. 커런트 미러회로(212)를 구체적으로 설명하면, 커런트 미러회로(212)는 제1 내지 제4 커런트 스위치들(C1 내지 C4)를 포함하며, 각각의 커런트 스위치들은 PMOS 트랜지스터로 구현된다. 제3 커런트 스위치(C3)와 제4 커런트 스위치(C4)의 게이트는 서로 연결되어 있으며, 제3 커런트 스위치(C3)의 드레인은 커런트 미러회로(212)의 입력단(SEN_I)과 연결되고, 제4 커런트 스위치(C3)의 소오스는 커런트 미러회로(212)의 출력단(SEN_R)과 연결된다. 제1 커런트 스위치(C1)와 제3 커런트 스위치(C2)의 게이트는 서로 연결되어 있으며, 제1 커런트 스위치(C1)의 드레인은 제3 커런트 스위치(C3)의 소오스와 연결되고, 제2 커런트 스위치(C2)의 소오스는 제4 커런트 스위치(C4)의 드레인과 연결된다. 제1 커런트 스위치(C1)의 소오스와 제2 커런트 스위치(C2)의 드레인은 전원전압 단자(VDD)와 공통으로 연결된다.

커런트 싱크회로(214)는 설정된 기준전류와 메모리 셀로부터 센싱된 신호를 비교하여 커런트 미러회로(212)의 출력단(SEN_R)의 전위를 결정한다. 기준전류는 예를 들어 100nA(nano Ampere), 300nA, 500nA 또는 700nA로 설절한 수 있으며, 상술한 기준전류 값 이외에도 다양한 값으로 기준전류를 설정할 수 있다.

커런트 싱크회로(214)를 구체적으로 설명하면 다음과 같다. 커런트 싱크회로(214)는 기준 디스차지 회로(R5)와 다수의 선택 디스차지 회로들(R1 내지 R4)을 포함한다. 특히, 커런트 미러회로(212)의 출력단(SEN_R)의 전류를 기준 디스차지 회로(R5)와 다수의 선택 디스차지 회로들(R0 내지 R4)을 이용하여 조절할 수 있다.

기준 디스차지 회로(R5) 및 선택 디스차지 회로들(R0 내지 R4) 각각은 인에이블 신호(EN)에 따라 동작하는 인에이블 스위치(C6, C8, C10, C12, C14 및 C16)와 서로 다른 전류를 흐르게 하기 위한 선택 스위치들(C5, C7, C9, C11, C13 및 C15)을 포함한다. 각각의 인에이블 스위치들(C6, C8, C10, C12, C14 및 C16)은 하이레벨의 인에이블 신호(EN)가 인가되면 동작하며, 각각의 선택 스위치들(C5, C7, C9, C11, C13 및 C15)은 각각의 스위치에 인가되는 신호들(B0, B1, B3, B4)에 따라 동작한다. 특히, 선택 스위치들(C5, C7, C9, C11, C13 및 C15)의 전류 값을 각각 다르게 하여 활성화되는 선택 스위치들(C5, C7, C9, C11, C13 및 C15)의 개수에 따라 기준전류를 조절할 수 있다. 이를 위하여, 선택 스위치들(C5, C7, C9, C11, C13 및 C15)을 서로 다른 전류가 흐르는 단일 스위치 소자로 구현하거나, 서로 다른 개수의 NMOS 트랜지스터들을 각각 그룹화하여 구현할 수도 있다. 예를 들면, 제1 선택 디스차지 회로(R0)의 선택 스위치(C7)는 하나의 NMOS 트랜지스터 그룹(group)으로 구성하고, 제2 선택 디스차지 회로(R1)의 선택 스위치(C9)는 2 개의 NMOS 트랜지스터들의 그룹(group)으로 구성하고, 제3 선택 디스차지 회로(R2)의 선택 스위치(C11)는 4 개의 NMOS 트랜지스터들의 그룹(group)으로 구성하고, 제4 선택 디스차지 회로(R3)의 선택 스위치(C13)는 8 개의 NMOS 트랜지스터들의 그룹(group)으로 구성하고, 제5 선택 디스차지 회로(R4)의 선택 스위치(C15)는 16 개의 NMOS 트랜지스터들의 그룹(group)으로 구성할 수 있다.

기준 디스차지 회로(R5)는 하나의 인에이블 스위치(C6)와 하나의 선택 스위치(C5)가 출력단(SEN_N)과 접지단자(VSS) 사이에서 서로 직렬로 연결된다. 본 발명의 실시 예에서는 선택 디스차지 회로들(R0 내지 R4)을 5개로 구현하였으나, 개수는 변경 가능하다. 이처럼, 서로 다른 개수의 NMOS 트랜지스터들로 이루어진 스위치 그룹을 선택적으로 활성화시키면 출력단(SEN_R)의 기준전류를 다양하게 변경시킬 수 있다. 특히, 센싱동작 시, 비트라인들을 프리차지한 후, 선택된 메모리 셀들의 문턱전압에 따라 변경된 비트라인들의 전류와 설정된 기준전류를 비교하여 선택된 메모리 셀들을 센싱할 수 있다. 즉, 센싱노드(SO)를 흐르는 전류가 설정된 기준전류보다 낮으면 출력단(SEN_R)의 전압을 로우(low)로 유지시킬 수 있다.

이때, 커런트 싱크회로(214)는 반도체 소자에 따라 각각 설정된 기준레벨만큼의 마진(margin)을 확보할 수 있으므로, 센싱되는 전류량이 감소하더라도 이로 인한 센싱 데이터의 변동을 방지할 수 있다. 즉, 출력단(SEN_R)의 전류가 낮아지면, 출력단(SEN_R)의 전압이 상승된다. 이때, 상승되는 전압은 전원전압(VDD)의 레벨보다 높아질 수는 없다. 출력단(SEN_R)의 전압이 상승하면 인버터(I1)의 입력노드에는 하이레벨의 데이터가 인가되므로, 인버터(I1)는 로우레벨의 센싱 데이터(DTN)를 출력하게 된다. 출력된 센싱 데이터(DTN)는 데이터 인에이블 회로(290)가 활성화되면 센싱데이터 래치회로(300)로 전송된다.

도 4는 도 2의 센싱데이터 래치회로를 구체적으로 설명하기 위한 회로도이다.

도 4를 참조하면, 센싱데이터 래치회로(300)는 제1 센싱 인버터(310), 센싱래치 초기화 회로(320), 제2 센싱 인버터(330), 제3 센싱 인버터(340)를 포함한다.

제1 센싱 인버터(310)는 전원전압 단자(VDD)와 접지단자(VSS) 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치들(311, 312, 313, 314)로 이루어진다. 제1 스위치(311)는 로우레벨의 센싱 데이터(DTN)가 인가되면 활성화되는 PMOS 트랜지스터로 구현되고, 제2 스위치(312)는 로우레벨의 반전된 센싱 셋신호(SL4SSET_N)가 인가되면 활성화되는 PMOS 트랜지스터로 구현되고, 제3 스위치(313)는 하이레벨의 센싱 셋신호(SL4SSET)가 인가되면 활성화되는 NMOS 트랜지스터로 구현되며, 제4 스위치(314)는 하이레벨의 센싱 데이터(DTN)가 인가되면 활성화되는 NMOS 트랜지스터로 구현된다. 제1 센싱 인버터(310)의 출력신호는 제2 및 제3 스위치들(312 및 313) 사이의 제1 노드(SN1)로 출력된다.

센싱래치 초기화 회로(320)는 전원전압 단자(VDD)와 제1 노드(SN1) 간에 접속된 제5 스위치(321)로 이루어지며, 하이레벨의 센싱 리셋신호(SL4SRST)가 인가되면 제1 노드(SN1)를 하이레벨로 초기화시킨다. 제5 스위치(321)는 NMOS 트랜지스터로 구현된다.

제2 센싱 인버터(330)는 전원전압 단자(VDD)와 접지단자(VSS) 간에 서로 직렬로 연결된 제6 및 제7 스위치들(331 및 332)로 이루어진다. 제6 스위치(331)는 PMOS 트랜지스터로 구현되고, 제7 스위치(332)는 NMOS 트랜지스터로 구현된다. 제1 노드(SN1)에 하이레벨의 신호가 인가되면 제6 및 제7 스위치들(331 및 332) 사이의 제1 입력 노드(QS1)에 제2 센싱 인버터(330)는 로우레벨의 출력신호를 출력하고, 제1 노드(SN1)에 로우레벨의 신호가 인가되면 제2 센싱 인버터(330)는 하이레벨의 출력신호를 출력한다. 따라서, 제1 입력 노드(QS1)에 인가된 출력신호는 센싱데이터 래치회로(300)에 인가되는 센싱 데이터(DTN)에 따라 저장되는 데이터가 된다.

제3 센싱 인버터(340)는 전원전압 단자(VDD)와 접지단자(VSS) 사이에서 서로 직렬로 연결된 제8 내지 제12 스위치들(341, 342, 343, 344)로 이루어진다. 제8 스위치(341)는 로우레벨의 신호가 인가되면 활성화되는 PMOS 트랜지스터로 구현되고, 제9 스위치(342)는 로우레벨의 반전된 센싱 셋신호(SL4SSET_N)가 인가되면 활성화되는 PMOS 트랜지스터로 구현되고, 제10 스위치(343)는 하이레벨의 센싱 셋신호(SL4SSET)가 인가되면 활성화되는 NMOS 트랜지스터로 구현되며, 제11 스위치(344)는 하이레벨의 센싱 데이터(DTN)가 인가되면 활성화되는 NMOS 트랜지스터로 구현된다. 제3 센싱 인버터(340)의 출력신호는 제9 및 제10 스위치들(342 및 343) 사이의 제1 노드(SN1)로 출력된다.

도 5는 도 2의 캐쉬 데이터 래치회로를 구체적으로 설명하기 위한 회로도이다.

도 5를 참조하면, 캐쉬데이터 래치회로(400)는 제1 캐쉬 인버터(410), 캐쉬래치 초기화 회로(420), 제2 캐쉬 인버터(330), 제3 캐쉬 인버터(440)를 포함한다.

제1 캐쉬 인버터(410)는 프로그램 시 입출력 노드(DIO)를 통해 입력된 데이터를 저장하고, 제2 입력 노드(QS2)를 통해 데이터를 출력한다. 제1 캐쉬 인버터(410)는 전원전압 단자(VDD)와 접지단자(VSS) 사이에서 서로 직렬로 연결된 제12 내지 제15 스위치들(411, 412, 413, 414)로 이루어진다. 제12 스위치(411)는 로우레벨의 데이터가 인가되면 활성화되는 PMOS 트랜지스터로 구현되고, 제13 스위치(412)는 로우레벨의 반전된 캐쉬 셋신호(SL4CSET_N)가 인가되면 활성화되는 PMOS 트랜지스터로 구현되고, 제14 스위치(413)는 하이레벨의 캐쉬 셋신호(SL4CSET)가 인가되면 활성화되는 NMOS 트랜지스터로 구현되며, 제15 스위치(414)는 하이레벨의 데이터가 인가되면 활성화되는 NMOS 트랜지스터로 구현된다. 제1 캐쉬 인버터(410)의 출력신호는 제13 및 제14 스위치들(412 및 413) 사이의 제2 노드(SN2)로 출력된다.

캐쉬래치 초기화 회로(420)는 전원전압 단자(VDD)와 제2 노드(SN2) 간에 접속된 제16 스위치(421)로 이루어지며, 하이레벨의 캐쉬 리셋신호(SL4CRST)가 인가되면 제2 노드(SN2)를 하이레벨로 초기화시킨다. 제16 스위치(421)는 NMOS 트랜지스터로 구현된다.

제2 캐쉬 인버터(430)는 전원전압 단자(VDD)와 접지단자(VSS) 간에 서로 직렬로 연결된 제17 및 제18 스위치들(431 및 432)로 이루어진다. 제17 스위치(431)는 PMOS 트랜지스터로 구현되고, 제18 스위치(432)는 NMOS 트랜지스터로 구현된다. 제2 캐쉬 인버터(430)는 제2 노드(SN2)에 하이레벨의 신호가 인가되면 제17 및 제18 스위치들(431 및 432) 사이의 제2 입력 노드(QS2)로 로우레벨의 출력신호를 출력하고, 제2 노드(SN2)에 로우레벨의 신호가 인가되면 제2 캐쉬 인버터(430)는 하이레벨의 출력신호를 출력한다.

제3 캐쉬 인버터(440)는 전원전압 단자(VDD)와 접지단자(VSS) 사이에서 서로 직렬로 연결된 제19 내지 제22 스위치들(441, 442, 443, 444)로 이루어진다. 제19 스위치(441)는 로우레벨의 신호가 인가되면 활성화되는 PMOS 트랜지스터로 구현되고, 제20 스위치(442)는 로우레벨의 반전된 캐쉬 셋신호(SL4CSET_N)가 인가되면 활성화되는 PMOS 트랜지스터로 구현되고, 제21 스위치(443)는 하이레벨의 캐쉬 셋신호(SL4CSET)가 인가되면 활성화되는 NMOS 트랜지스터로 구현되며, 제22 스위치(444)는 하이레벨의 데이터가 인가되면 활성화되는 NMOS 트랜지스터로 구현된다. 제3 캐쉬 인버터(440)의 출력신호는 제20 및 제21 스위치들(442 및 443) 사이의 제2 노드(SN2)로 출력된다.

도 6은 본 발명에 따른 반도체 메모리 장치를 이용한 센싱동작을 설명하기 위한 타이밍도이다.

센싱동작은 선택된 메모리 셀의 문턱전압 레벨에 따라 변동되는 비트라인의 전위를 센싱하여 선택된 메모리 셀의 문턱전압 레벨을 판단하는 동작이다. 이에 따라, 센싱동작이 시작되면 먼저 비트라인을 프리차지하고, 동작에 따라 선택된 메모리 셀과 연결된 워드라인에 패스전압, 검증전압 또는 리드전압을 인가한다. 워드라인에 해당 전압을 인가하면 선택된 메모리 셀의 문턱전압 레벨에 따라 전류패스가 형성되거나 형성되지 않게 된다. 따라서, 전류 패스가 형성되는 경우, 프리차지된 비트라인의 전위가 저하되고, 전류 패스가 형성되지 않은 경우, 프리차지된 비트라인의 전위가 유지된다. 이에 따라, 변동된 비트라인의 전위를 센싱하여 선택된 메모리 셀의 문턱전압 레벨을 판단할 수 있다. 상술한 센싱동작을 구체적으로 설명하면 다음과 같다.

비트라인 프리차지 구간(T1~T3)이 시작되는 T1 시점에서, 센싱노드(SO)를 프리차지하기 위하여 반전된 센싱 시작신호(SENFOR_N)를 활성화한다. 반전된 센싱 시작신호(SENFOR_N)는 로우레벨일 때 활성화되므로, 프리차지 회로(230)가 활성화되면서 센싱노드(SO)는 전원전압(VDD) 레벨로 프리차지 된다. T2 시점에서, 제1 센싱전압 전달신호(SENEN)를 활성화하여 프리차지된 센싱노드(SO)와 비트라인(BL)을 연결한다. 이에 따라, 비트라인(BL)은 전원전압(VDD) 레벨로 프리차지된다.

센싱구간(T3~T10)이 시작되는 T3 시점에서, 반전된 센싱 시작신호(SENFOR_N)를 비활성화시키고 제1 센싱전압 전달신호(SENEN)를 비활성화시킨다. T4 시점에서, 워드라인들(WL), 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 각각 구동전압을 인가한다. 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에는 턴 온(turn on) 전압을 인가한다. 워드라인들(WL) 중 선택된 워드라인에는 동작에 따라 리드전압 또는 검증전압을 인가하고, 비선택된 나머지 워드라인들에는 패스전압을 인가한다. 워드라인들에 구동전압을 인가하면, 메모리 셀들의 문턱전압에 따라 프리차지된 비트라인(BL)의 전위가 하이레벨을 유지거나(602 또는 604) 또는 로우레벨로 낮아질 수 있다(604). 이때, 하이레벨을 유지하는 경우, 누설 등의 요인으로 인해 레벨이 더 낮아질 수 있다(604).

T5 시점에서, 비트라인(BL)의 전위를 센싱하기 위하여 센싱 시작신호(SENFOR) 및 제1 센싱전압 전달신호(SENEN)를 활성화하고, 커런트 싱크회로(214)에 포함된 각각의 선택 디스차지 회로들(R0 내지 R4)에 인가되는 신호들(B<4:0>)을 선택적으로 활성화시킨다. 센싱 시작신호(SENFOR) 및 제1 센싱전압 전달신호(SENEN)를 활성화하면, 비트라인(BL)의 전위가 센싱노드(SO)에 전달되고, 센싱노드(SO)의 전위에 따라 센싱회로(210)의 입력단(SEN_I)의 전위도 변동된다. 즉, 변동된 비트라인(BL)의 전위에 따라 비트라인(BL)에 흐르는 전류도 변동되며, 이로 인해 입력단(SEN_I)에 흐르는 전류도 비트라인(BL)의 전류에 따라 변동된다.

커런트 싱크회로(214)에서 설정된 기준전류에 의해 출력단(SEN_R)의 전류가 조정되고, 커런트 미러회로(212)에 의해 출력단(SEN_R)의 전류와 입력단(SEN_I)의 전류가 동일해 진다.

특히, 입력단(SEN_I)의 전류가 약간 낮아질 경우, 전류와 전압은 서로 반비례 하기 때문에, 출력단(SEN_R)의 전류는 설정된 기준전류에 따라 더 낮아지고, 출력단(SEN_R)의 전압은 전원전압(VDD) 이하의 범위 내에서 상승될 수 있다. 즉, 입력단(SEN_I)에 흐르는 전류가 커런트 싱크회로(214)에서 설정된 기준레벨보다 낮으면(604) 출력단(SEN_R)의 전압은 로우레벨이 되고, 높으면(602) 하이레벨이 된다. 따라서, 입력단(SEN_I)에 흐르는 전류가 기준전류 값 이내에서 변경될 경우, 커런트 싱크회로(214)에 의해 센싱 데이터(DTN)가 바뀌는 것을 방지할 수 있다.

T6 시점에서, 센싱 리셋신호(SL4SRST)를 활성화하여 센싱데이터 래치회로(300)를 리셋(reset)한다. 즉, 센싱래치 초기화 회로(320)에 하이레벨의 센싱 리셋신호(SL4SRST)를 인가하면 제1 노드(SN1)와 전원전압 단자(VDD)가 연결되어 제1 노드(SN1)는 하이레벨로 프리차지된다. 제1 노드(SN1)가 하이레벨이 되면, 제2 센싱 인버터(330)에 의해 제1 입력 노드(QS1)에는 로우레벨의 데이터가 입력된다. T7 시점에서, 데이터 인에이블 신호(DATEN)가 활성화되면 센싱회로(210)에 의해 센싱된 결과가 데이터 입력노드(DTN)로 전달된다.

T8 시점에서, 센싱 셋신호(SL4SSET)를 활성화시키면 센싱데이터 래치회로(300)에 포함된 제1 센싱 인버터(310) 및 제3 센싱 인버터(340)가 활성화되어 제1 입력 노드(QS1)에 센싱된 결과 게이터가 입력된다. T9 시점에서, 센싱 시작신호(SENFOR) 및 제1 센싱전압 전달신호(SENEN)를 비활성화시킨다. T10 시점 이후에는 제1 입력 노드(QS1)에 입력된 데이터를 센싱노드(SO)로 전달하고, 센싱노드(SO)에 전달된 데이터와 선택된 래치(DLAT1 내지 DLAT4 중 프로그램 데이터가 저장된 래치)에 입력된 데이터를 비교하여 센싱할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

110 : 메모리 셀 어레이 120 : 제어 회로
130 : 전압 발생 회로 140 : 로우 디코더
150 : 페이지 버퍼 그룹 160 : 컬럼 선택 회로
170 : 입출력 회로 180 : 패스/페일 판단회로
ST0~STk : 셀 스트링 PB0~PBm : 페이지 버퍼
210 : 센싱회로 220 : 제1 센싱전압 전달회로
230 : 프리차지 회로 240 : 제1 전송회로
250 : 제2 전송회로 260 : 제3 전송회로
270 : 제4 전송회로 280 : 제5 전송회로
290 : 데이터 인에이블 회로 300 : 센싱데이터 래치회로
400 : 캐쉬데이터 래치회로 500 : 입출력 데이터 전달회로
600 : 제2 센싱전압 전달회로 DNL : 다이나믹 래치
TR1 : 제1 래치데이터 전송회로 TR2 : 제2 래치데이터 전송회로
TR3 : 제3 래치데이터 전송회로 TR4 : 제4 래치데이터 전송회로
DLAT1 :제1 래치 DLAT2 : 제2 래치
DLAT3 : 제3 래치 DLST4 : 제4 래치
212 : 커런트 미러회로 214 : 커런트 싱크회로
310 : 제1 센싱 인버터 320 : 센싱래치 초기화 회로
330 : 제2 센싱 인버터 340 : 제3 센싱 인버터
410 : 제1 캐쉬 인버터 420 : 캐쉬래치 초기화 회로
430 : 제2 캐쉬 인버터 440 : 제3 캐쉬 인버터

Claims

다수의 메모리 셀들이 포함된 셀 스트링들로 이루어진 메모리 셀 어레이;
상기 셀 스트링들과 각각 접속된 비트라인들; 및
센싱동작 시 상기 비트라인들을 프리차지한 후, 선택된 메모리 셀들의 문턱전압 레벨에 따라 변동된 상기 비트라인들의 전류와 설정된 기준전류를 비교하여 센싱 데이터를 출력하는 페이지 버퍼들을 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 페이지 버퍼들 각각은,
상기 센싱노드를 프리차지하기 위한 프리차지 회로;
상기 센싱동작 시, 프리차지된 상기 센싱노드와 비트라인을 연결하여 상기 비트라인을 프리차지하고, 선택된 메모리 셀들의 문턱전압에 따라 변동된 상기 비트라인의 전압을 상기 센싱노드로 전달하기 위한 제1 센싱전압 전달회로;
상기 센싱동작 시, 상기 비트라인의 전류와 상기 기준전류를 비교하여 상기 센싱 데이터를 출력하는 센싱회로;
상기 센싱 데이터를 저장하고, 저장된 상기 센싱 데이터를 상기 센싱노드로 전달하는 센싱데이터 래치회로;
프로그램 동작 시 입출력 노드를 통해 전달받은 프로그램 데이터를 상기 센싱노드로 전달하는 캐쉬데이터 래치회로;
상기 센싱노드에 전달되는 데이터를 공통노드로 전달하는 전달회로; 및
상기 공통노드에 전달된 데이터를 저장하고, 저장된 데이터를 상기 센싱노드로 전달하기 위한 다이나믹 래치를 포함하는 반도체 메모리 장치.
제2항에 있어서,
상기 센싱동작 시 상기 센싱노드의 전류에 따라 상기 센싱회로의 입력단의 전류를 변동시키기 위한 제2 센싱전압 전달회로를 더 포함하는 반도체 메모리 장치.
제2항에 있어서, 상기 제1 센싱전압 전달회로는,
프로그램 동작 또는 상기 센싱동작 시, 제1 센싱전압 전달신호에 응답하여 상기 비트라인과 상기 센싱노드를 연결하는 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
제2항에 있어서, 상기 프리차지 회로는,
프리차지 신호에 응답하여 전원전압 단자와 상기 센싱노드를 연결하는 PMOS 트랜지스터로 구현되는 반도체 메모리 장치.
제2항에 있어서, 상기 센싱회로는,
상기 센싱노드와 접속되는 입력단과 상기 센싱 데이터가 출력되는 출력단의 전류가 서로 동일한 커런트 미러회로; 및
상기 기준전류의 레벨을 설정하고, 상기 설정된 기준레벨과 상기 입력단의 전류를 비교하여 상기 출력단의 전압을 조절하는 커런트 싱크회로를 포함하는 반도체 메모리 장치.
제6항에 있어서,
상기 커런트 미러회로는 제1 내지 제4 스위치들을 포함하며,
상기 제1 스위치는 드레인(drain) 및 게이트에 상기 입력단이 연결되는 PMOS 트랜지스터로 구현되고,
상기 제2 스위치는 게이트에 상기 입력단이 연결되고, 소오스(source)에 상기 출력단이 연결되는 PMOS 트랜지스터로 구현되고,
상기 제3 스위치는 드레인 및 게이트에 상기 제1 스위치의 소오스가 연결되며, 소오스에 전원전압 단자가 접속되는 PMOS 트랜지스터로 구현되고,
상기 제4 스위치는 드레인에 전원전압 단자가 접속되며, 게이트에 상기 제 스위치의 게이트가 연결되며, 소오스에 상기 제2 스위치의 드레인이 연결되는 PMOS 트랜지스터로 구현되는 반도체 메모리 장치.
제6항에 있어서,
상기 커런트 싱크회로는 상기 커런트 미러회로의 상기 출력단과 접지단자 사이에서 서로 병렬로 연결된 다수의 선택 디스차지 회로들을 포함하는 반도체 메모리 장치.
제8항에 있어서,
상기 선택 디스차지 회로들은, 인에이블 신호에 응답하여 동작하며, 서로 다른 전류값을 갖는 반도체 메모리 장치.
제8항에 있어서,
상기 선택 디스차지 회로들 각각은, 상기 출력단과 접지단자 사이에 연결되고, 서로 다른 개수의 직렬로 연결된 NMOS 트랜지스터들을 포함하는 반도체 메모리 장치.
제10항에 있어서,
상기 선택 디스차지 회로들 중 활성화된 회로들의 개수에 따라 상기 기준전류를 설정하는 반도체 메모리 장치.
제11항에 있어서,
상기 기준전류들은 100mA, 300nA, 500nA 또는 700nA 중 어느 하나로 설정되는 반도체 메모리 장치.
제11항에 있어서,
상기 입력단의 전류가 상기 기준레벨보다 낮으면 상기 출력단을 통해 로우레벨의 상기 센싱 데이터가 출력되고, 상기 입력단의 전류량이 상기 기준레벨보다 높으면 상기 출력단을 통해 하이레벨의 상기 센싱 데이터가 출력되는 반도체 메모리 장치.
제2항에 있어서, 상기 센싱데이터 래치회로는,
상기 센싱 데이터를 반전시켜 제1 노드로 출력하는 제1 센싱 인버터;
상기 제1 노드에 하이레벨의 전압을 인가하여 상기 센싱데이터 래치회로를 초기화하는 센싱 초기화 회로;
상기 제1 노드에 인가된 전압을 반전시켜 제1 입력노드로 출력하는 제2 센싱 인버터; 및
상기 제1 입력노드에 인가된 전압을 반전시켜 상기 제1 노드로 전달하는 제3 센싱 인버터를 포함하는 반도체 메모리 장치.
제14항에 있어서, 상기 제1 센싱 인버터는 전원전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치를 포함하며,
상기 제1 스위치는 상기 센싱 데이터에 응답하여 전원전압 단자와 상기 제2 스위치를 연결하는 PMOS 트랜지스터로 구현되며,
상기 제2 스위치는 반전된 센싱 셋신호에 응답하여 상기 제1 스위치와 상기 제1 노드를 연결하는 PMOS 트랜지스터로 구현되며,
상기 제3 스위치는 상기 센싱 셋신호에 응답하여 상기 제1 노드와 상기 제4 스위치를 연결하는 NMOS 트랜지스터로 구현되며,
상기 제4 스위치는 상기 센싱 데이터에 응답하여 상기 제3 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
제14항에 있어서, 상기 센싱 초기화 회로는,
센싱 리셋신호에 응답하여 전원전압 단자와 상기 제1 노드를 연결하는 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
제14항에 있어서, 상기 제3 센싱 인버터는 전원전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치를 포함하며,
상기 제1 스위치는 상기 입력노드에 인가된 전압에 응답하여 전원전압 단자와 상기 제2 스위치를 연결하는 PMOS 트랜지스터로 구현되며,
상기 제2 스위치는 반전된 센싱 셋신호에 응답하여 상기 제1 스위치와 상기 제1 노드를 연결하는 PMOS 트랜지스터로 구현되며,
상기 제3 스위치는 상기 센싱 셋신호에 응답하여 상기 제1 노드와 상기 제4 스위치를 연결하는 NMOS 트랜지스터로 구현되며,
상기 제4 스위치는 상기 센싱 데이터에 응답하여 상기 제3 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
제2항에 있어서, 상기 캐쉬데이터 래치회로는
상기 입출력 노드에 입력된 상기 프로그램 데이터를 반전시켜 제2 노드로 출력하는 제1 캐쉬 인버터;
상기 제2 노드에 하이레벨의 전압을 인가하여 상기 캐쉬데이터 래치회로를 초기화하는 캐쉬 초기화 회로;
상기 제2 노드에 인가된 전압을 반전시켜 제2 입력노드로 출력하는 제2 캐쉬 인버터; 및
상기 제2 입력노드에 인가된 전압을 반전시켜 상기 제2 노드로 전달하는 제3 캐쉬 인버터를 포함하는 반도체 메모리 장치.
제18항에 있어서, 상기 제1 캐쉬 인버터는 전원전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치를 포함하며,
상기 제1 스위치는 상기 프로그램 데이터에 응답하여 전원전압 단자와 상기 제2 스위치를 연결하는 PMOS 트랜지스터로 구현되며,
상기 제2 스위치는 반전된 캐쉬 셋신호에 응답하여 상기 제2 스위치와 상기 제2 노드를 연결하는 PMOS 트랜지스터로 구현되며,
상기 제3 스위치는 상기 캐쉬 셋신호에 응답하여 상기 제2 노드와 상기 제4 스위치를 연결하는 NMOS 트랜지스터로 구현되며,
상기 제4 스위치는 상기 캐쉬 데이터에 응답하여 상기 제3 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
제18항에 있어서, 상기 캐쉬 초기화 회로는,
캐쉬 리셋신호에 응답하여 전원전압 단자와 상기 제2 노드를 연결하는 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
제18항에 있어서, 상기 제3 캐쉬 인버터는 전원전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 내지 제4 스위치를 포함하며,
상기 제1 스위치는 상기 제2 입력노드에 인가된 전압에 응답하여 전원전압 단자와 상기 제2 스위치를 연결하는 PMOS 트랜지스터로 구현되며,
상기 제2 스위치는 반전된 캐쉬 셋신호에 응답하여 상기 제1 스위치와 상기 제1 노드를 연결하는 PMOS 트랜지스터로 구현되며,
상기 제3 스위치는 상기 캐쉬 셋신호에 응답하여 상기 제1 노드와 상기 제4 스위치를 연결하는 NMOS 트랜지스터로 구현되며,
상기 제4 스위치는 상기 캐쉬 데이터에 응답하여 상기 제3 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
센싱동작을 위한 기준전류를 설정하는 단계;
센싱(sensing)할 메모리 셀에 대응되는 비트라인을 프리차지하는 단계;
상기 메모리 셀과 연결된 워드라인에 센싱전압을 인가하는 단계; 및
상기 워드라인에 센싱전압을 인가한 후에, 상기 비트라인의 전류와 상기 설정된 기준전류를 비교하여 상기 메모리 셀에 대한 센싱 데이터를 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제22항에 있어서,
상기 기준전류는 다양한 레벨로 설정하는 반도체 메모리 장치의 동작 방법.
제22항에 있어서,
상기 비트라인에 흐르는 전류가 상기 기준전류보다 낮으면 상기 센싱 데이터는 하이레벨로 출력되고, 상기 비트라인에 흐르는 전류가 상기 기준전류보다 높으면 상기 센싱 데이터는 로우레벨로 출력되는 반도체 메모리 장치의 동작 방법.
제22항에 있어서,
상기 센싱 데이터를 출력한 후, 상기 센싱 데이터와 페이지 버퍼에 저장된 데이터를 비교하여 상기 메모리 셀의 프로그램 여부를 판단하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
제25항에 있어서, 상기 메모리 셀의 프로그램 여부를 판단하는 단계는,
상기 센싱 데이터를 센싱래치로 전달하는 단계;
상기 센싱래치에 전달된 데이터를 센싱노드로 전달하는 단계;
상기 센싱노드에 전달된 데이터를 공통노드로 전달하는 단계; 및
상기 공통노드에 전달된 데이터를 다이나믹 래치로 전달하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.