KR20110003743A - 고속 선형 차동 증폭기 - Google Patents

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Abstract

본 발명은 고속 선형 차동 증폭기를 공개한다. 본 발명의 고속 선형 차동 증폭기는 기준 입력 신호와 반전 기준 입력 신호를 인가받아 복제 출력 신호를 출력하는 복제 차동 증폭부를 구비하는 제어 신호 발생부가 제어 신호의 전압 레벨 변화에 따른 기준 입력 신호와 반전 기준 입력 신호에 대응하는 차동 증폭부의 출력 신호의 선형성이 최대가 되는 경우의 출력 신호의 전압을 기준 전압으로 설정하고, 복제 출력 신호의 전압 레벨이 기준 전압과 동일하게 되도록 하는 제어 전압을 발생하여 차동 증폭부로 출력한다. 따라서 본 발명의 고속 선형 차동 증폭기는 공정 및 온도 변화 또는 입력 신호의 스윙 폭 변화에 무관하게 입력 신호의 변화에 대해 넓은 구간에서 선형적으로 변화하는 출력 신호를 출력할 수 있다.

Description

고속 선형 차동 증폭기{High speed differential linear amplifier}
본 발명은 고속 선형 차동 증폭기에 관한 것으로서, 특히 제어 전압을 인가받아 이득이 조절되는 고속 선형 차동 증폭기에 관한 것이다.
차동 증폭기는 두개의 입력 단자로 입력되는 입력 신호의 전압차를 감지 및 증폭하고, 증폭된 전압을 출력하는 회로이다. 차동 증폭기의 이득(gain)은 입력 신호의 전압 차 변화에 대한 출력 신호의 변화율을 나타내며, 일반적으로는 이득이 높은 차동 증폭기가 주로 이용되지만, 경우에 따라서는 이득보다 입력 신호의 전압 차의 변화에 대해 출력 신호가 선형적(linearity)으로 변화하는 범위를 넓게 확보할 수 있는 특성을 갖는 차동 증폭기가 필요하다.
도 1 은 차동 증폭기의 이득에 따른 입력 전압 대 출력 전압의 변화를 나타내는 도면이다. 이하에서는 두 입력 신호가 서로 반전 신호인 입력 신호 쌍인 것으로 가정하여 설명한다. 도 1 에 도시된 바와 같이 차동 증폭기의 이득(g1)이 큰 경우에 입력 전압(Vin)의 변화에 대해 출력 전압(Vout)의 변화가 크지만, 입력 전압(Vin)의 변화 구간에 대해 출력 전압(Vout)이 선형적으로 변화하는 구간이 짧다. 이는 차동 증폭기의 출력 전압(Vout)이 가질 수 있는 전압의 레벨이 최대 출력 전 압(OUTmax)과 최소 출력 전압(OUTmin)으로 한정되기 때문이다. 반면, 차동 증폭기의 이득(g3)이 작은 경우에 입력 전압(Vin)의 변화에 대해 출력 전압(Vout)의 변화가 작지만, 입력 전압(Vin)의 변화 구간에 대해 출력 전압(Vout)이 선형적으로 변화하는 구간이 넓다. 따라서 입력 신호의 넓은 범위의 전압 레벨의 변화에 대해 출력 전압(Vout)이 선형적으로 변화하게 된다. 그러나 입력 전압(Vin)의 전압 레벨 또한 최소 및 최대 전압 값을 가지므로, 차동 증폭기의 이득(g3)이 작은 경우에는 입력 전압(Vin)의 변화에 대한 출력 전압(Vout)의 스윙 폭이 최대 출력 전압(OUTmax)과 최소 출력 전압(OUTmin)에 도달하지 못하게 된다. 즉 도 1 에 도시된 바와 같이 갖는 차동 증폭기의 이득(g3)이 너무 작으면, 출력 전압(Vout)은 최대 및 최소 입력 전압(INmax, INmin)에 각각 대해 최대 출력 전압(OUTmax)과 최소 출력 전압(OUTmin)까지 증폭되지 못하고, 최대 이득 출력 전압(g3max)과 최소 이득 출력 전압(g3min) 사이의 전압 구간에서 스윙하게 된다. 따라서 차동 증폭기의 출력 전압(Vout)의 스윙 폭이 줄어든다.
차동 증폭기가 이득(g1)과 이득(g3)사이의 이득(g2)을 갖는 경우에, 차동 증폭기의 입력 전압(Vin)의 변화에 대해 출력 전압(Vout)은 선형적으로 변화하면서, 최대의 스윙 폭을 갖게 된다. 따라서 선형 차동 증폭기는 출력 전압(Vout)이 입력 신호의 최소 및 최대 전압 사이 구간에 대응하여 선형적으로 변화할 수 있으며, 최대의 스윙 폭을 가질 수 있는 이득(g2)을 갖는 것이 중요하다.
출력 신호가 선형적으로 변화하는 선형 차동 증폭기는 입력 신호의 스윙(swing) 폭 전 구간에 대응하여 차동 증폭기의 출력 신호가 선형적으로 변화하게 되므로, 임피던스 변환, 각종 연산, 이퀄라이저(equalizer), 멀티 레벨(multi-level) 신호의 프리앰프(pre-amp) 및 입력 신호의 공통 모드 제거 등의 용도로 사용될 수 있다. 즉 선형 차동 증폭기가 입력 신호의 변화의 형태를 그대로 유지하는 출력 신호를 출력하므로, 입력 신호의 레벨을 하이 또는 로우 레벨로 감지하는 경우가 아니라, 입력 신호를 멀티 레벨로 감지하는 회로에서 매우 유용하게 사용된다.
입력 신호를 멀티 레벨로 감지하는 회로에서 선형 차동 증폭기는 입출력 회로로서 많이 사용되며, 상기한 바와 같이 선형 차동 증폭기가 입력 신호의 변화를 출력 신호가 전 구간에서 반영하므로, 고속 입출력 회로로서 기능할 수 있다.
선형 차동 증폭기를 구현하기 위하여 기존에는 차동 증폭기를 구성하는 트랜지스터 또는 저항의 크기를 조절하였으나, 이러한 크기 조절은 공정이나, 온도 및 입력 신호의 스윙 폭 변화 등에 의해 차동 증폭기의 이득이 변화될 수 있다. 이득이 변화되게 되면, 차동 증폭기의 출력 신호는 입력 신호의 스윙 폭 전 구간에 대해 선형적으로 변화되지 않게 된다.
본 발명의 목적은 공정이나, 온도 등에 무관하게 입력 신호의 스윙 폭 전 구간에 대해 선형적으로 변화하는 출력 신호를 출력할 수 있는 고속 선형 차동 증폭기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 고속 선형 차동 증폭기는 제어 신호에 응답하여 이득이 제어되고, 입력 신호와 반전 입력 신호 사이의 전압 차를 증폭하여 출력 신호를 발생하는 차동 증폭부, 및 상기 제어 신호에 응답하여 이득이 제어되고, 기준 입력 신호와 반전 기준 입력 신호 사이의 전압 차를 증폭하여 복제 출력 신호를 발생하고, 상기 복제 출력 신호를 기준 전압과 비교하여 상기 제어 신호를 출력하는 제어 신호 발생부를 구비하고, 상기 기준 입력 신호와 상기 반전 기준 입력 신호는 각각 상기 입력 신호와 상기 반전 입력 신호의 전압 레벨 중 하나의 전압 레벨을 갖는 입력 신호와 하나의 반전 입력 신호로 설정되고, 상기 기준 전압은 상기 차동 입력부가 상기 제어 신호의 전압 레벨 변화에 따른 상기 입력 신호와 상기 반전 입력 신호에 대한 상기 출력 신호의 선형성이 최대가 되는 경우의 상기 제어 신호의 전압 레벨에 대해 상기 설정된 기준 입력 신호와 반전 기준 입력 신호에 대응하는 상기 출력 신호의 전압으로 설정되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 차동 증폭부는 제1 전원 전압과 공통 노드 사이에 연결되고, 상기 제어 신호 및 제1 입력 신호를 인가받고, 제1 노드로 반전 출력 신호를 출력하는 제1 입력부, 상기 제1 입력부와 병렬로 제1 전원 전압과 공통 노드 사이에 연결되고, 상기 제어 신호 및 제2 입력 신호를 인가받고, 제2 노드로 상기 출력 신호를 출력하는 제2 입력부, 및 상기 공통 노드와 제2 전원 전압 사이에 연결되는 구동 트랜지스터를 구비하고, 상기 구동 트랜지스터의 게이트로 인가되는 바이어스 전압에 응답하여 상기 차동 증폭부를 활성화하는 구동부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 입력부는 상기 제1 전원 전압과 상기 제1 노드 사이에 연결되는 제1 부하 저항, 상기 제1 노드에 일단이 연결되고 게이트로 상기 입력 신호를 인가받는 제1 입력 트랜지스터, 및 상기 제1 입력 트랜지스터와 상기 공통 노드 사이에 연결되고 게이트로 상기 제어신호를 인가받는 제1 제어 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 입력부는 상기 제1 전원 전압과 상기 제2 노드 사이에 연결되는 제2 부하 저항, 상기 제2 노드에 일단이 연결되고 게이트로 상기 반전 입력 신호를 인가받는 제2 입력 트랜지스터, 및 상기 제2 입력 트랜지스터와 상기 공통 노드 사이에 연결되고 게이트로 상기 제어신호를 인가받는 제2 제어 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어 신호 발생부는 상기 기준 전압을 발생하는 기준 전압 발생부, 상기 차동 증폭부와 동일한 구성을 가지고, 상기 제어 신호와 상기 기준 입력 신호 및 상기 반전 기준 입력 신호를 인가받아 상기 복제 출력 신호를 생성하는 복제 차동 증폭부, 및 상기 기준 전압과 상기 복제 출력 신 호를 비교하여, 상기 복제 출력 신호가 상기 기준 전압과 동일한 전압 레벨을 갖도록 상기 제어 신호를 조절하여 출력하는 비교부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 기준 전압 발생부는 상기 제1 전원 전압과 제3 노드 사이에 연결되는 기준 저항, 및 상기 제3 노드와 상기 제2 전원 전압 사이에 연결되고, 상기 바이어스 전압을 게이트로 인가받는 바이어스 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 바이어스 트랜지스터는 상기 입력 신호의 최대 전압 레벨에 대한 상기 기준 입력 신호의 전압 레벨의 크기에 대응하여 채널 폭이 결정되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 기준 저항은 가변 저항인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복제 차동 증폭부는 상기 제1 전원 전압과 복제 공통 노드 사이에 직렬로 연결되는 제1 복제 저항, 제1 복제 입력 트랜지스터 및 제1 복제 제어 트랜지스터를 구비하고, 상기 제1 복제 입력 트랜지스터의 게이트로 상기 기준 입력 신호를 인가받고, 상기 제1 복제 제어 트랜지스터의 게이트로 상기 제어 신호를 인가받는 제1 복제 입력부, 상기 제1 복제 입력부와 병렬로 상기 제1 전원 전압과 상기 복제 공통 노드 사이에 직렬로 연결되는 제2 복제 저항, 제2 복제 입력 트랜지스터 및 제2 복제 제어 트랜지스터를 구비하고, 상기 제2 복제 입력 트랜지스터의 게이트로 상기 반전 기준 입력 신호를 인가받고, 상기 제2 복제 제어 트랜지스터의 게이트로 상기 제어 신호를 인가받는 제2 복제 입력 부, 및 상기 복제 공통 노드와 제2 전원 전압 사이에 연결되는 복제 구동 트랜지스터를 구비하고, 상기 복제 구동 트랜지스터의 게이트로 인가되는 바이어스 전압에 응답하여 상기 복제 차동 증폭부를 활성화하는 복제 구동부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 비교부는 상기 제3 노드에서 인가되는 상기 기준 전압과 상기 제2 복제 저항과 상기 제2 복제 입력 트랜지스터 사이의 제4 노드에서 인가되는 상기 복제 출력 전압을 비교하여 상기 제어 신호를 출력하는 비교기으로 한다.
따라서, 본 발명의 고속 선형 차동 증폭기는 차동 증폭부를 제어 하기 위한 제어 신호 발생부가 기준 입력 신호와 반전 기준 입력 신호를 인가받아 복제 출력 신호를 출력하고, 제어 신호의 전압 레벨 변화에 따른 기준 입력 신호와 반전 기준 입력 신호에 대응하는 차동 증폭부의 출력 신호의 선형성이 최대가 되는 경우의 출력 신호의 전압을 기준 전압으로 설정하며, 복제 출력 신호의 전압 레벨이 기준 전압과 동일하게 되도록 하는 제어 전압을 발생하여 차동 증폭부로 출력한다. 그리고 차동 증폭부는 제어 신호에 의해 이득 및 선형성을 가변된다. 따라서 본 발명의 고속 선형 차동 증폭기가 공정 및 온도 변화 또는 입력 신호의 스윙 폭 변화에 무관하게 입력 신호의 변화에 대해 넓은 구간에서 선형적으로 변화하는 출력 신호를 출력할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 고속 선형 차동 증폭기를 설명하면 다음과 같다.
도 2 는 본 발명에 따른 고속 선형 차동 증폭기의 일예를 나타내는 도면이다. 도 2 의 고속 선형 차동 증폭기는 입력 신호(IN)와 반전 입력 신호(INB)를 인가받고, 입력 신호 쌍(IN, INB)의 전압 차를 감지, 증폭하여 출력 신호(OUT) 및 반전 출력 신호(OUTB)를 출력하는 차동 증폭부(100)와 차동 증폭부(100)의 이득을 조절하기 위한 제어 전압(Vctr)을 출력하는 제어 전압 발생부(200)를 구비한다.
한편, 본 발명의 실시예에서는, 제어 전압 발생부(200)는 차동 증폭부(100)의 출력 신호(OUT)를 공급받고 피드백 루프를 통해 다시 차동 증폭부(100)의 바이어스를 조절한다.
차동 증폭부(100)는 전원 전압(Vdd)과 공통 노드(ndc) 사이에 병렬로 연결되고, 입력 신호 쌍(IN, INB)을 인가받는 제1 및 제2 입력부 및 공통 노드(ndc)와 접지 전압(Vss) 사이에 연결되어 차동 증폭부(100)를 활성화하는 구동부를 구비한다.
제1 입력부는 전원 전압(Vdd)과 공통 노드(ndc) 사이에 직렬로 연결되는 부하 저항(R1), 입력 트랜지스터(N1) 및 제어 트랜지스터(QN1)를 구비한다. 그리고 입력 트랜지스터(N1)는 게이트로 입력 신호(IN)를 인가받고, 제어 트랜지스터(QN1)는 게이트로 제어 신호(Vctr)를 인가받는다. 제2 입력부는 제1 입력부와 병렬로 전원 전압(Vdd)과 공통 노드(ndc) 사이에 직렬로 연결되는 부하 저항(R2), 입력 트랜지스터(N2) 및 제어 트랜지스터(QN2)를 구비하고, 입력 트랜지스터(N2)는 게이트로 반전 입력 신호(INB)를 인가받고, 제어 트랜지스터(QN2)는 제1 입력부의 제어 트랜지스터(QN1)와 동일하게 제어 신호(Vctr)를 인가받는다. 그리고 구동부는 공통 노드(ndc)와 접지 전압(Vss) 사이에 구동 트랜지스터(BN)를 구비하고, 구동 트랜지스터(BN)의 게이트로는 바이어스 전압(Vbias)을 인가받아 차동 증폭부(100)를 활성화한다. 차동 증폭부(100)를 활성화하기 위한 바이어스 전압(Vbias)은 구동 트랜지스터(BN)가 포화(Saturation) 영역에서 동작할 수 있도록 한다.
차동 증폭부(100)의 출력 신호 쌍(OUT, OUTB)은 제1 및 제2 입력부의 부하 저항(R1, R2)과 입력 트랜지스터(N1, N2) 사이의 제1 및 제2 노드(nd1, nd2)를 통해 출력된다.
제어 신호(Vctr)는 제어 트랜지스터(QN1, QN2)가 선형 영역에서 동작할 수 있는 전압 레벨 구간 내의 스윙 폭을 가져야 한다. 제어 신호(Vctr)는 제어 트랜지스터(QN1, QN2)의 드레인 소스 전압(Vds)이 게이트 소스 전압(Vgs)과 문턱 전압(Vth)의 차보다 작도록 하는 구간에서 가변되는 전압 레벨을 가져야 한다. 결과적으로 도 2 의 차동 증폭부(100)의 제어 트랜지스터(QN1, QN2)는 선형 영역에서 동작하고, 선형 영역에서 동작하는 제어 트랜지스터(QN1, QN2)는 제어 전압(Vctr)에 응답하여 저항값이 조절되는 일종의 가변 저항으로서 동작한다. 따라서 가변 저항으로 동작을 하는 제어 트랜지스터(QN1, QN2)는 소스 디제너레이션(source degeneration) 소자로서 동작하게 되어 차동 증폭부(100)의 이득을 조절하고, 선형성을 증가시킨다. 제어 트랜지스터(QN1, QN2)가 소스 디제너레이션 소자로서 동작을 하므로 제어 트랜지스터(QN1, QN2)로 인가되는 제어 전압(Vctr)이 가변되더라도, 차동 증폭부(100)가 출력 가능한 출력 신호 쌍(OUT, OUTB)의 최대 및 최소 전 압 레벨은 변화하지 않는다. 즉 입력 신호 쌍(IN, INB)의 최대 및 최소 전압 레벨이 제한되지 않을 때, 출력 신호 쌍(OUT, OUTB)의 최대 스윙폭은 제어 전압(Vctr)에 무관하게 유지된다.
도 3 은 제어 전압에 따른 차동 증폭기의 입력 전압 대 출력 전압의 변화를 나타내는 시뮬레이션 도면이다.
제어 전압(Vctr)의 전압 레벨이 가변되면, 제어 트랜지스터(QN1, QN2)는 소스 디제너레이션 소자로서 동작하여 차동 증폭부(100)의 이득이 가변된다. 도 3 을 참조하여 제어 전압(Vctr)의 전압 레벨을 가변(예를 들면, 0.8V ~ 1.4V)하면서, 입력 신호 쌍(IN, INB)에 대한 출력 신호 쌍(OUT, OUTB)의 변화를 살펴보면, 차동 증폭부(100)의 출력 신호 쌍(OUT, OUTB)이 입력 신호 쌍(IN, INB)에 대해 선형성을 유지하는 구간이 최대가 되도록 하는 제어 전압(Vctr)의 전압 레벨은 1.0V 인 경우이다. 제어 전압(Vctr)이 0.8V 내지 0.9V 인 구간에서는 입력 신호 쌍(IN, INB)의 최대 및 최소 전압 레벨이 한정되어 있으므로, 출력 전압 쌍(OUT, OUTB)이 대략 선형성을 유지하기는 하지만 스윙 폭이 작다. 그에 비하여 제어 전압(Vctr)이 1.1V ~ 1.4V 인 구간에서는 입력 신호 쌍(IN, INB)에 대해 출력 전압 쌍(OUT, OUTB)이 선형적으로 출력되지 않는다. 그리고 제어 전압(Vctr)이 1.0V 인 경우에는 입력 신호 쌍(IN, INB)에 대해 출력 전압 쌍(OUT, OUTB)이 가장 선형적으로 출력되며, 동시에 출력 전압 쌍(OUT, OUTB)의 스윙 폭이 크다.
시뮬레이션에 의해 차동 증폭부(100)가 가장 선형적인 출력 신호 쌍(OUT, OUTB)을 출력할 수 있는 최적의 제어 전압(Vctr)을 산출하더라도, 산출된 제어 전 압(Vctr)을 직접 차동 증폭부(100)로 인가할 경우에 공정이나, 온도 및 입력 신호의 스윙 폭 변화 등에 의해 발생하는 차동 증폭기의 이득이 변화에 대응할 수가 없다. 즉 이득의 변화에 따라서 출력 신호 쌍(OUT, OUTB)의 선형성이 유지되지 않을 수 있다.
이에 제어 전압(Vctr)의 전압 레벨이 1.0V 인 경우의 입력 신호 쌍(IN, INB)에 대한 출력 신호 쌍(OUT, OUTB)의 특성과 제어 전압(Vctr)의 전압 레벨이 1.0V가 아닌 경우(도 3 의 예에서는 0.8V, 0.9V, 1.1V ~ 1.4V)의 입력 신호 쌍(IN, INB)에 대한 출력 신호 쌍(OUT, OUTB)의 특성과 비교하면, 제어 전압(Vctr)의 전압 레벨이 1.0V 인 경우의 시뮬레이션 결과에서 입력 신호 쌍(IN, INB)이 가질 수 있는 최대 및 최소 입력 전압 레벨의 1/2 레벨의 전압 레벨을 갖는 입력 신호 쌍(IN, INB)이 차동 증폭부(100)에 인가될 때, 출력 신호 쌍(OUT, OUTB)은 각각 최대 출력 전압 및 최소 출력 전압의 1/2 레벨의 전압 레벨을 갖는다. 여기서 최대 출력 전압 및 최소 출력 전압의 1/2 레벨의 전압은 입력 신호 쌍(IN, INB)의 전압차가 없을 경우(도 3 에서는 IN = INB =0V인 경우)의 출력 전압에 대해 최대 출력 전압이 갖는 전압의 1/2 과 최소 출력 전압이 갖는 전압의 1/2의 전압 값을 나타낸다.
상대적으로 제어 전압(Vctr)이 1.1V 인 경우에는 출력 신호 쌍(OUT, OUTB)의 스윙 폭은 더욱 크지만, 제어 전압(Vctr)이 1.0V 인 경우에 비하여 상대적으로 선형성은 떨어지게 된다.
따라서 도 3 의 시뮬레이션 결과에서는 차동 증폭부(100)가 입력 신호 쌍(IN, INB)의 변화에 대해 출력 신호 쌍(OUT, OUTB)이 선형적으로 변화하기 위한 이득을 결정하기 위해서는, 최대 및 최소 입력 전압 레벨의 1/2 레벨의 전압 레벨로 입력 신호 쌍(IN, INB)이 인가되었을 때, 출력 신호 쌍(OUT, OUTB)이 최대 출력 전압 및 최소 출력 전압의 1/2 레벨의 전압 레벨을 갖도록 하는 제어 전압(Vctr)을 결정해야 한다는 것을 알 수 있다.
도 4 는 도 2 의 제어 전압 발생부의 일예를 나타내는 도면이다.
제어 전압 발생부(200)는, 기준 전압(Vref)을 발생하는 기준 전압 발생부(210), 차동 증폭부(100)와 동일한 구성을 갖고 입력 신호(IN, INB)의 최대 및 최소 전압 값의 1/2의 전압 레벨을 갖는 기준 입력 신호(Vrefh) 및 반전 기준 입력 신호(Vrefl)를 인가받아 복제 출력 신호(ROUT)를 출력하는 복제 차동 증폭부(220) 및 기준 전압(Vref)과 복제 출력 신호(ROUT)를 비교하여 차동 증폭부(100) 및 복제 차동 증폭부(220)의 이득을 제어하기 위한 제어 전압(Vctr)을 출력하는 비교부(230)를 구비한다.
기준 전압 발생부(210)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 직렬로 연결되는 기준 저항(MR) 및 바이어스 트랜지스터(MN)를 구비한다. 기준 저항(MR)은 차동 증폭부(100)의 부하 저항(R1, R2)의 저항값과 동일한 저항값을 갖는다. 게이트로 바이어스 전압(Vbias)을 인가받는 바이어스 트랜지스터(MN)는 기준 전압(Vref)을 발생하기 위한 트랜지스터로서 차동 증폭부(100)의 구동 트랜지스터(BN)의 1/4의 채널 폭을 갖는다. 바이어스 트랜지스터(MN)가 구동 트랜지스터(BN)의 1/4의 채널 폭을 가지며, 트랜지스터의 채널 폭은 트랜지스터의 전류 구동 능력에 비례하므로, 바이어스 트랜지스터(MN)는 구동 트랜지스터(BN, RBN)의 전 류 구동 능력의 1/4의 전류 구동 능력을 갖는다. 그리고 기준 저항(MR)과 바이어스 트랜지스터(MN) 사이의 제3 노드(nd3)로 기준 전압(Vref)을 출력한다.
복제 차동 증폭부(220)는 제어 전압 발생부(200)가 차동 증폭부(100)의 특성에 대응하는 제어 전압(Vctr)을 생성 할 수 있도록 하기 위해, 차동 증폭기(100)와 동일한 구성을 갖는 복제 회로(replica circuit)이다. 복제 차동 증폭기(220)는 전원 전압(Vdd)과 복제 공통 노드(ndrc) 사이에 병렬로 연결되는 제1 및 제2 복제 입력부 및 복제 공통 노드(ndrc)와 접지 전압(Vss) 사이에 연결되는 복제 구동부를 구비한다.
제1 복제 입력부는 전원 전압(Vdd)과 복제 공통 노드(ndrc) 사이에 직렬로 연결되는 복제 부하 저항(RR1), 복제 입력 트랜지스터(RN1) 및 복제 제어 트랜지스터(RQN1)를 구비한다. 그리고 복제 입력 트랜지스터(RN1)는 게이트로 입력 신호 쌍(IN, INB)의 최대 전압 값의 1/2의 전압 레벨을 갖는 기준 입력 신호(Vrefh)를 인가받고, 복제 제어 트랜지스터(RQN1)는 게이트로 제어 신호(Vctr)를 인가받는다. 제2 복제 입력부는 제1 입력부와 병렬로 전원 전압(Vdd)과 복제 공통 노드(ndrc) 사이에 직렬로 연결되는 복제 부하 저항(RR2), 복제 입력 트랜지스터(RN2) 및 복제 제어 트랜지스터(RQN2)를 구비하고, 입력 트랜지스터(RN2)는 게이트로 입력 신호 쌍(IN, INB)의 최소 전압 값의 1/2의 전압 레벨을 갖는 반전 기준 입력 신호(Vrefh)를 인가받고, 복제 제어 트랜지스터(RQN2)는 제1 복제 입력부의 복제 제어 트랜지스터(RQN1)와 동일하게 제어 신호(Vctr)를 인가받는다. 그리고 복제 구동부는 복제 공통 노드(ndrc)와 접지 전압(Vss) 사이에 복제 구동 트랜지스터(RBN) 를 구비하고, 복제 구동 트랜지스터(RBN)의 게이트로는 차동 증폭부(100)의 구동 트랜지스터(BN)와 마찬가지로 바이어스 전압(Vbias)을 인가받아 복제 차동 증폭부(220)를 활성화한다. 여기서 기준 입력 신호(Vrefh)와 반전 기준 입력 신호(Vrefl)는 입력 신호(IN)와 반전 입력 신호(INB)의 최대 및 최소 전압의 1/2 의 전압 레벨을 가지므로, 만일 입력 신호(IN)와 반전 입력 신호(INB)가 +2V ~ -2V의 스윙 폭을 갖는다면, 기준 입력 신호(Vrefh)와 반전 기준 입력 신호(Vrefl)는 각각 +1V 와 -1V의 전압을 갖는다. 이때 입력 신호 쌍(IN, INB)의 최대 및 최소 전압은 미리 알고 있는 전압 값이다. 따라서 기준 입력 신호(Vrefh)와 반전 기준 입력 신호(Vrefl)의 전압 값 또한 미리 알 수 있다.
비교부(230)는 기준 전압(Vref)과 복제 출력 전압(ROUT)을 인가받아 전압 레벨을 비교하여, 제어 전압(Vctr)을 출력하는 비교기(AMP) 및 제어 전압(Vctr)을 필터링 하기 위한 커패시터(C1)를 구비한다. 비교부(230)는 차동 증폭부(100)와 복제 차동 증폭부(220)의 제어 트랜지스터(QN1, QN2, RQN1, RQN2)로 제어 전압(Vctr)을 출력한다.
도 5 는 도 4 의 제어 신호 발생부가 본 발명의 차동 증폭기의 이득을 제어하는 방법을 나타내는 도면이다.
도 2 내지 도 4 를 참조하여 도 5 를 설명하면, 먼저 기준 전압 발생부(210)는 기준 전압(Vref)을 발생한다. 기준 전압 발생부(210)의 바이어스 트랜지스터(MN)가 구동 트랜지스터(BN) 및 복제 구동 트랜지스터(RBN)의 전류 구동 능력의 1/4의 전류 구동 능력을 가지므로, 구동 트랜지스터(BN) 및 복제 구동 트랜지스 터(RBN)를 통해 흐르는 전류가 2*I로 가정할 때, 바이어스 트랜지스터(MN)를 통해서 흐르는 전류는 I/2이다. 그리고 기준 저항(MR)은 저항(R1, R2) 및 복제 저항(RR1, RR2)과 동일한 저항값을 가지며, 이 저항 값을 R로 가정하면, 제3 노드(nd3)에 인가되는 기준 전압(Vref)은 Vdd-(I*R/2)의 전압 레벨을 갖는다.
한편, 복제 입력 트랜지스터(RN1, RN2)의 게이트에는 각각 기준 입력 신호(Verfh, Verfl)가 인가된다. 기준 입력 신호(Verfh, Verfl)가 각각 입력 신호(IN, INB)의 최대 및 최소 입력 전압(INmax, INmin)의 1/2 전압 레벨을 가지며, 복제 구동 트랜지스터(RBN)로는 2I 의 전류가 흐르는 것으로 가정하였으므로, 이상적으로는 제2 복제 입력부로 1/2*I의 전류가 흐르고, 제1 복제 입력부로는 3/2*I 의 전류가 흐르게 된다. 그리고 복제 차동 증폭부(220)의 복제 출력 신호(ROUT)는 제2 복제 입력부의 복제 저항(RR2)과 복제 입력 트랜지스터(RN2) 사이의 제4 노드(nd4)를 통해 출력되므로, 복제 차동 증폭부(220)로 기준 입력 신호(Verfh, Verfl)가 인가되는 경우에 이상적인 복제 출력 신호(ROUT)는 Vdd-(I*R/2)의 전압 레벨을 가져야 한다. 즉 기준 전압(Vref)과 동일한 전압 레벨을 가져야 하고, 이 복제 출력 신호(ROUT)의 전압 레벨은 입력 신호 쌍(IN, INB)의 전압차가 없을 경우의 출력 신호 쌍(OUT, OUTB)의 출력 전압에 대해 최대 출력 전압의 1/2의 전압 레벨이다. 그러나 실제에 있어서, 복제 출력 신호(ROUT)는 기준 전압(Vref)과 동일한 전압 레벨을 갖지 않는 경우가 많다.
이에, 비교부(230)는 복제 출력 신호(ROUT)와 기준 전압(Verf)을 인가받아 제어 신호(Vctr)를 복제 제어 트랜지스터(RQN1, RQN2)로 출력하고, 복제 제어 트랜 지스터(RQN1, RQN2)는 제어 트랜지스터(QN1, QN2)와 같이 복제 차동 증폭부(220)의 소스 디제너레이션 소자이므로, 복제 차동 증폭부(220)는 제어 신호(Vctr)에 의해 이득 및 선형성이 가변된다. 복제 차동 증폭부(220)의 이득의 변화는 복제 출력 신호(ROUT)의 전압 레벨을 가변하므로, 결과적으로 복제 차동 증폭부(220)와 비교부(230)는 피드백(feedback) 구성을 갖게 된다. 복제 차동 증폭부(220)와 비교부(230)가 피드백 구성을 가지므로, 복제 출력 신호(ROUT)는 최종적으로 기준 전압(Vref)과 동일한 레벨로 안정되고, 제어 전압(Vctr) 또한 안정된다.
복제 차동 증폭부(220)의 복제 출력 신호(ROUT)가 기준 전압(Vref)과 동일한 전압 레벨로 안정될 때의 제어 전압(Vctr)은 복제 차동 증폭부(220)가 최대 및 최소 입력 전압(INmax, INmin)의 1/2 전압 레벨을 가지는 기준 입력 신호(Vrefh, Vrefl)에 응답하여 최대 출력 전압의 1/2의 전압 레벨을 갖는 복제 출력 신호(ROUT)를 출력하도록 복제 차동 증폭부(220)의 이득을 조절한다. 그리고 차동 증폭부(100)는 복제 차동 증폭부(220)와 동일한 구성과 특성을 가지고 있다. 결과적으로 제어 트랜지스터(QN1, QN2)의 게이트로 제어 전압(Vctr)을 인가받는 차동 증폭부(100)의 이득은 복제 차등 증폭부(220)의 이득과 동일하게 조절된다.
차동 증폭부(100)의 제1 및 제2 입력부의 입력 트랜지스터(N1, N2)는 각각 입력 신호(IN)와 반전 입력 신호(INB)를 인가받고, 제1 및 제2 입력부의 제어 트랜지스터(QN1, QN2)는 제어 전압(Vctr)을 공통으로 인가받는다. 제어 전압 발생부(200)에서 인가되는 제어 전압(Vctr)은 차동 증폭부(100)의 이득을 조절하기 위한 전압으로 특히, 차동 증폭부(100)의 출력 신호 쌍(OUT, OUTB)이 입력 신호 쌍(IN, INB)의 전압 변화 가능한 전 구간에 대해 선형적으로 변화할 수 있도록 이득을 조절한다. 차동 증폭부(100)는 제1 및 제2 입력 트랜지스터(N1, N2)로 인가되는 입력 신호 쌍(IN, INB)의 전압 차를 감지 증폭할 뿐, 소스 디제너레이션 소자인 제1 및 제2 제어 트랜지스터(QN1, QN2)로 공통으로 인가되는 제어 전압(Vctr)은 증폭하지 않는다. 따라서 제1 및 제2 입력부의 제어 트랜지스터(QN1, QN2)가 공통으로 제어 전압(Vctr)을 인가받으므로, 제어 전압(Vctr)은 차동 증폭부(100)의 이득 및 선형성을 조절한다.
그리고 동일한 제어 전압(Vctr)에 의해 이득이 제어되는 차동 증폭부(100)의 이득은 복제 차등 증폭부(220)의 이득과 동일하기 때문에, 만일 입력 신호 쌍(IN, INB)이 기준 입력 신호(Vrefh, Vrefl)의 전압 레벨로 인가되면, 출력 신호(OUT)는 복제 출력 신호(ROUT)와 동일한 전압 레벨로 출력될 것이다. 즉 복제 차동 증폭부(220)와 마찬가지로, 최대 및 최소 입력 전압(INmax, INmin)의 1/2 전압 레벨을 가지는 입력 신호 쌍(IN, INB)에 응답하여 최대 출력 전압의 1/2의 전압 레벨을 갖는 출력 신호(OUT)를 출력한다. 즉 도 3 의 시뮬레이션 결과와 비교할 때, 차동 증폭부(100)는 1.0V 의 제어 전압(Vctr)을 인가받는 것으로 판단할 수 있으며, 결과적으로 입력 신호 쌍(IN, INB)의 변화에 대해 출력 신호 쌍(OUT, OUTB)이 선형성을 유지하는 구간이 넓으며, 이득이 높다.
상기에서는 제어 전압 발생부(200)가 최대 및 최소 입력 전압(INmax, INmin)의 1/2 전압 레벨을 가지는 기준 입력 신호 쌍(Vrefh, Vrefl)을 인가받고, 그에 대응하여 기준 전압(Vref)이 최대 출력 전압의 1/2의 전압 레벨을 갖는 것으로 설명 하였다. 이는 일 예로서 도 3 의 시뮬레이션 결과에서 기준 입력 신호 쌍(Vrefh, Vrefl)과 기준 전압(Vref)을 생성하기 용이한 포인트를 설정한 것이다. 그러나 도 3 에 도시된 바와 같이 시뮬레이션 결과에서 차동 증폭부(100)가 최적의 선형성을 나타낼 수 있는 제어 전압(Vctr)이 결정되면, 결정된 제어 전압(Vctr)에 따른 차동 증폭부(100)의 입력 신호 쌍(IN, INB)과 출력 신호 쌍(OUT, OUTB)의 전압을 알 수 있다. 따라서 특정 포인트에서의 입력 신호 쌍(IN, INB)의 전압 레벨을 복제 차동 증폭부(220)의 기준 입력 신호 쌍(Vrefh, Vrefl)으로 설정하고, 이때의 출력 신호(OUT)의 전압 레벨을 기준 전압(Vref)이 되도록 기준 전압 발생부(210)를 설계할 수도 있다. 즉, 복제 차동 증폭부가 최대 및 최소 입력 전압(INmax, INmin)의 1/4 전압 레벨을 가지는 기준 입력 신호 쌍(Vrefh, Vrefl)을 인가받고, 기준 전압 발생부(210)는 도 3 의 시뮬레이션 결과를 참조하여, 기준 입력 신호 쌍(Vrefh, Vrefl)에 대응하는 기준 전압(Vref)을 발생할 수도 있다. 이 경우에도 복제 차동 증폭부(220)의 복제 출력 신호(ROUT)가 기준 전압(Vref)과 동일한 전압 레벨을 갖도록 제어 전압(Vctr)이 조절이 되므로, 결과적으로 시뮬레이션 결과에서 나타난 최적의 선형성을 나타낼 수 있는 제어 전압(Vctr)이 발생된다. 즉 시뮬레이션 결과가 도 3 과 같이 나타난 경우에 제어 전압(Vctr)은 1.0V로 조절된다.
또한 상기에서는 기준 전압(Vref)이 최대 출력 전압의 1/2의 전압 레벨을 갖도록 바이어스 트랜지스터(MN)의 채널 폭이 구동 트랜지스터(BN)의 1/4이고, 기준 저항(MR)의 저항 값은 부하 저항(R1, R2)의 저항 값과 동일한 것으로 설명하였다. 그러나 상기한 바이어스 트랜지스터(MN)의 채널 폭과 기준 저항(MR)의 저항 값은 도 3 의 시뮬레이션 결과에서 최적의 선형성을 나타낼 수 있는 제어 전압(Vctr)이 1.0V이고, 제어 전압(Vctr)이 1.0V일 때 차동 증폭부(100)가 가져야 하는 특성에서 하나의 대표 포인트로서 최대 출력 전압의 1/2의 전압 레벨이 기준 전압(Vref)로 지정되었기 때문이다. 따라서 만일 복제 차동 증폭부(220)로 인가되는 기준 입력 신호 쌍(Vrefh, Vrefl)이 최대 및 최소 입력 전압(INmax, INmin)의 1/2 전압 레벨이 아닌 다른 전압 레벨을 갖는다면, 기준 전압(Vref)의 전압 레벨 또한 대응하여 조절되어야 한다. 그리고 바이어스 트랜지스터(MN)의 채널 폭과 기준 저항(MR)의 저항 값은 기준 전압(Vref)의 전압 레벨을 조절하기 위해 다양하게 조절될 수 있다. 만일 기준 입력 신호 쌍(Vrefh, Vrefl)이 최대 및 최소 입력 전압(INmax, INmin)의 1/4 전압 레벨을 갖는다면, 바이어스 트랜지스터(MN)의 채널 폭은 구동 트랜지스터(BN)의 채널 폭의 3/8의 크기를 갖도록 하고, 기준 저항(MR)의 저항 값을 조절하여, 기준 전압(Vref)이 입력된 기준 입력 신호 쌍(Vrefh, Vrefl)에 대한 시뮬레이션 결과에 매치되도록 설정할 수 있다.
그리고 차동 증폭기를 실제 회로 적용 시에 다양한 조건에 의해 입력 신호 쌍(IN, INB)의 변화에 대한 출력 신호 쌍(OUT, OUB)의 변화가 시뮬레이션 결과와 일치하지 않을 수 있다. 이런 경우를 대비하여 가변 저항을 기준 저항(MR)으로 사용하여 기준 저항(MR)의 저항 값을 조절할 수 있다면, 실제 적용의 다양한 조건 변화에 대응할 수 있다. 또한 기준 입력 신호 쌍(Vrefh, Vrefl)의 전압 레벨을 미세하게 조절하여 조건 변화에 대응할 수도 있다.
도 6 은 본 발명에 따른 고속 선형 차동 증폭기의 출력 신호 변화를 나타내 는 시뮬레이션 도면이다.
도 6 에서 제1 출력 신호 쌍(OUT1, OUTB1)은 제어 신호(Vctr)를 인가받지 않는 종래의 차동 증폭기에서 입력 신호 쌍(IN, INB)의 변화에 따라 출력되는 신호를 나타낸다. 그리고 제2 출력 신호 쌍(OUT2, OUTB2)은 본 발명에 따라 제어 전압 발생부(200)에서 인가되는 제어 신호(Vctr)에 응답하여 이득이 조절되는 차동 증폭부(100)에서 출력되는 출력 신호를 나타낸다. 상기한 바와 같이 본 발명의 차동 증폭기는 제어 전압 발생부(200)에서 최대 및 최소 입력 전압(INmax, INmin)의 1/2 전압 레벨을 가지는 입력 신호 쌍(IN, INB)에 응답하여 최대 출력 전압의 1/2의 전압 레벨을 갖는 출력 신호(OUT)를 출력하도록 제어 전압(Vctr)을 생성하고, 제어 전압(Vctr)에 응답하여 차동 증폭부(100)가 출력 신호 쌍(OUT2, OUTB2)을 출력함에 따라, 입력 신호 쌍(IN, INB)이 변화하는 전구간에서 출력 신호 쌍(OUT2, OUTB2)이 선형적으로 가변된다. 그리고 제어 전압 발생부(200)가 복제 차동 증폭부(220)를 구비하고, 복제 차동 증폭부(220)의 복제 출력 신호(ROUT)를 이용하여 제어 전압(Vctr)을 생성하므로, 온도나 공정의 변화 또는 입력 신호(IN, INB)의 스윙 폭에 무관하게 출력 신호 쌍(OUT2, OUTB2)이 선형적으로 출력된다.
상기에서는 입력 신호 쌍(IN, INB)이 서로 반전 신호인 것으로 설명하였으나, 차동 증폭기는 2개의 입력 신호의 전압 차를 감지 증폭하는 회로이므로, 입력 신호 쌍(IN, INB)이 서로 반전 신호가 아닐 수도 있다. 즉 입력 신호 쌍으로 제1 입력 신호 및 제2 입력 신호가 각각 입력 트랜지스터(N1, N2)의 게이트로 인가될 수도 있다.
도 7 은 본 발명의 고속 선형 차동 증폭기의 적용 예를 나타내는 도면으로 반도체 메모리 장치를 나타낸다.
도 7 의 반도체 메모리 장치는 어드레스 및 데이터 입력부(310), 멀티 레벨 감지부(320), 로우 디코더(330), 칼럼 디코더(340), 메모리 셀 어레이(350)를 구비한다.
어드레스 및 데이터 입력부(310)는 적어도 하나의 고속 선형 차동 증폭기를 구비하여 외부에서 인가되는 어드레스 신호(Add) 및 데이터 신호(DI)를 선형적으로 증폭하여 증폭 어드레스 신호(AAdd) 및 증폭 데이터 신호(ADI) 멀티 레벨 감지부(320)로 출력한다. 여기서 어드레스 신호(Add) 및 데이터 신호(DI)와 증폭 어드레스 신호(Add) 및 증폭 데이터 신호(DI)는 하이 레벨 또는 로우 레벨을 갖는 일반적인 디지털 신호가 아닌 멀티 레벨 디지털 신호 또는 아날로그 신호이다. 멀티 레벨 감지부(320)는 인가된 증폭 어드레스 신호(AAdd) 및 증폭 데이터 신호(ADI)의 전압 레벨을 감지하고, 전압 레벨에 대응하는 로우 어드레스(RA)와 칼럼 어드레스(CA) 및 입력 데이터(DDI)를 생성하여 각각 로우 디코더(330), 칼럼 디코더(340) 및 메모리 셀 어레이(350)로 출력한다. 멀티 레벨 감지부(320)에서 출력되는 로우 어드레스(RA)와 칼럼 어드레스(CA) 및 입력 데이터(DDI)는 어드레스 신호(Add) 및 데이터 신호(DI)와 달리 하이 또는 로우 레벨을 갖는 디지털 신호이다. 상기한 바와 같이 증폭 어드레스 신호(AAdd) 및 증폭 데이터 신호(ADI)는 멀티 레벨 디지털 신호이므로, 멀티 레벨 감지부(320)는 증폭 어드레스 신호(AAdd) 또는 증폭 데이터 신호(ADI)가 인가될 때 마다 복수 비트의 로우 어드레스(RA)와 칼럼 어드레스(CA) 및 입력 데이터(DDI)를 각각 생성할 수 있다.
메모리 셀 어레이(350)는 복수개의 워드 라인과 복수개의 비트 라인 사이에 복수개의 메모리 셀을 구비한다. 로우 디코더(330)는 메모리 셀 어레이(350)의 복수개의 워드 라인 중 로우 어드레스(RA)에 대응하는 워드 라인을 활성화한다. 칼럼 디코더(340)는 칼럼 어드레스(CA)에 대응하는 비트 라인을 선택한다. 멀티 레벨 감지부(320)는 반도체 메모리 장치의 라이트 동작 시에 입력 데이터(DDI)를 인가받아 메모리 셀 어레이(350)로 출력하고, 메모리 셀 어레이(350)는 활성화된 워드 라인과 선택된 비트 라인에 의해 선택되는 메모리 셀에 데이터를 저장한다.
상기한 도 7 의 반도체 메모리 장치는 멀티 레벨을 가지는 어드레스 신호(Add) 및 데이터 신호(DI)를 인가받을 수 있으므로, 어드레스 신호(Add) 및 데이터 신호(DI)가 한번만 인가되어도, 2비트 이상의 복수 비트의 어드레스 및 데이터를 인가받는 것과 동일한 효과를 나타낸다. 따라서 고속으로 어드레스 및 데이터를 입력 받을 수 있으므로, 반도체 메모리 장치가 고속으로 동작 가능하다. 그리고 하나의 입력 라인으로 복수 비트의 어드레스 및 데이터를 인가받을 수 있으므로, 반도체 메모리 장치의 입력 라인의 개수를 줄일 수도 있다.
일반적으로 반도체 메모리 장치에서 어드레스와 데이터는 고속으로 전송되어야하지만 명령은 어드레스 또는 데이터에 비해 상대적으로 저속으로 전송되므로 상기에서는 어드레스 및 데이터만을 멀티 레벨로 인가되는 것으로 설명하였다. 그러나 명령 또한 멀티 레벨 신호로 인가받을 수 있다.
그리고 명령 및 어드레스와 데이터를 패킷 단위로 입출력하는 반도체 메모리 장치 또한 패킷을 멀티 레벨로 인가받도록 구성하여 더욱 고속 동작이 가능하도록 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 은 차동 증폭기의 이득에 따른 입력 전압 대 출력 전압의 변화를 나타내는 도면이다.
도 2 는 본 발명에 따른 고속 선형 차동 증폭기의 일예를 나타내는 도면이다.
도 3 은 제어 전압에 따른 차동 증폭기의 입력 전압 대 출력 전압의 변화를 나타내는 시뮬레이션 도면이다.
도 4 는 도 2 의 제어 전압 발생부의 일예를 나타내는 도면이다.
도 5 는 도 4 의 제어 신호 발생부가 본 발명의 차동 증폭기의 이득을 제어하는 방법을 나타내는 도면이다.
도 6 은 본 발명에 따른 고속 선형 차동 증폭기의 출력 신호 변화를 나타내는 시뮬레이션 도면이다.
도 7 은 본 발명의 고속 선형 차동 증폭기의 적용 예를 나타내는 도면으로 반도체 메모리 장치를 나타낸다.

Claims (10)

  1. 제어 신호에 응답하여 이득이 제어되고, 입력 신호와 반전 입력 신호 사이의 전압 차를 증폭하여 출력 신호를 발생하는 차동 증폭부; 및
    상기 제어 신호에 응답하여 이득이 제어되고, 기준 입력 신호와 반전 기준 입력 신호 사이의 전압 차를 증폭하여 복제 출력 신호를 발생하고, 상기 복제 출력 신호를 기준 전압과 비교하여 상기 제어 신호를 출력하는 제어 신호 발생부를 구비하고,
    상기 기준 입력 신호와 상기 반전 기준 입력 신호는 각각 상기 입력 신호와 상기 반전 입력 신호의 전압 레벨 중 하나의 전압 레벨을 갖는 입력 신호와 하나의 반전 입력 신호로 설정되고,
    상기 기준 전압은 상기 차동 입력부가 상기 제어 신호의 전압 레벨 변화에 따른 상기 입력 신호와 상기 반전 입력 신호에 대한 상기 출력 신호의 선형성이 최대가 되는 경우의 상기 제어 신호의 전압 레벨에 대해 상기 설정된 기준 입력 신호와 반전 기준 입력 신호에 대응하는 상기 출력 신호의 전압으로 설정되는 것을 특징으로 하는 고속 선형 차동 증폭기.
  2. 제1 항에 있어서, 상기 차동 증폭부는
    제1 전원 전압과 공통 노드 사이에 연결되고, 상기 제어 신호 및 제1 입력 신호를 인가받고, 제1 노드로 반전 출력 신호를 출력하는 제1 입력부;
    상기 제1 입력부와 병렬로 제1 전원 전압과 공통 노드 사이에 연결되고, 상기 제어 신호 및 제2 입력 신호를 인가받고, 제2 노드로 상기 출력 신호를 출력하는 제2 입력부; 및
    상기 공통 노드와 제2 전원 전압 사이에 연결되는 구동 트랜지스터를 구비하고, 상기 구동 트랜지스터의 게이트로 인가되는 바이어스 전압에 응답하여 상기 차동 증폭부를 활성화하는 구동부를 구비하는 것을 특징으로 하는 고속 선형 차동 증폭기.
  3. 제2 항에 있어서, 상기 제1 입력부는
    상기 제1 전원 전압과 상기 제1 노드 사이에 연결되는 제1 부하 저항;
    상기 제1 노드에 일단이 연결되고 게이트로 상기 입력 신호를 인가받는 제1 입력 트랜지스터; 및
    상기 제1 입력 트랜지스터와 상기 공통 노드 사이에 연결되고 게이트로 상기 제어신호를 인가받는 제1 제어 트랜지스터를 구비하는 것을 특징으로 하는 고속 선형 차동 증폭기.
  4. 제3 항에 있어서, 상기 제2 입력부는
    상기 제1 전원 전압과 상기 제2 노드 사이에 연결되는 제2 부하 저항;
    상기 제2 노드에 일단이 연결되고 게이트로 상기 반전 입력 신호를 인가받는 제2 입력 트랜지스터; 및
    상기 제2 입력 트랜지스터와 상기 공통 노드 사이에 연결되고 게이트로 상기 제어신호를 인가받는 제2 제어 트랜지스터를 구비하는 것을 특징으로 하는 고속 선형 차동 증폭기.
  5. 제4 항에 있어서, 상기 제어 신호 발생부는
    상기 기준 전압을 발생하는 기준 전압 발생부;
    상기 차동 증폭부와 동일한 구성을 가지고, 상기 제어 신호와 상기 기준 입력 신호 및 상기 반전 기준 입력 신호를 인가받아 상기 복제 출력 신호를 생성하는 복제 차동 증폭부; 및
    상기 기준 전압과 상기 복제 출력 신호를 비교하여, 상기 복제 출력 신호가 상기 기준 전압과 동일한 전압 레벨을 갖도록 상기 제어 신호를 조절하여 출력하는 비교부를 구비하는 것을 특징으로 하는 고속 선형 차동 증폭기.
  6. 제5 항에 있어서, 상기 기준 전압 발생부는
    상기 제1 전원 전압과 제3 노드 사이에 연결되는 기준 저항; 및
    상기 제3 노드와 상기 제2 전원 전압 사이에 연결되고, 상기 바이어스 전압을 게이트로 인가받는 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 고속 선형 차동 증폭기.
  7. 제6 항에 있어서, 상기 바이어스 트랜지스터는
    상기 입력 신호의 최대 전압 레벨에 대한 상기 기준 입력 신호의 전압 레벨의 크기에 대응하여 채널 폭이 결정되는 것을 특징으로 하는 고속 선형차동 증폭기.
  8. 제7 항에 있어서, 상기 기준 저항은
    가변 저항인 것을 특징으로 하는 고속 선형 차동 증폭기.
  9. 제6 항에 있어서, 상기 복제 차동 증폭부는
    상기 제1 전원 전압과 복제 공통 노드 사이에 직렬로 연결되는 제1 복제 저항, 제1 복제 입력 트랜지스터 및 제1 복제 제어 트랜지스터를 구비하고, 상기 제1 복제 입력 트랜지스터의 게이트로 상기 기준 입력 신호를 인가받고, 상기 제1 복제 제어 트랜지스터의 게이트로 상기 제어 신호를 인가받는 제1 복제 입력부;
    상기 제1 복제 입력부와 병렬로 상기 제1 전원 전압과 상기 복제 공통 노드 사이에 직렬로 연결되는 제2 복제 저항, 제2 복제 입력 트랜지스터 및 제2 복제 제어 트랜지스터를 구비하고, 상기 제2 복제 입력 트랜지스터의 게이트로 상기 반전 기준 입력 신호를 인가받고, 상기 제2 복제 제어 트랜지스터의 게이트로 상기 제어 신호를 인가받는 제2 복제 입력부; 및
    상기 복제 공통 노드와 제2 전원 전압 사이에 연결되는 복제 구동 트랜지스터를 구비하고, 상기 복제 구동 트랜지스터의 게이트로 인가되는 바이어스 전압에 응답하여 상기 복제 차동 증폭부를 활성화하는 복제 구동부를 구비하는 것을 특징 으로 하는 고속 선형 차동 증폭기.
  10. 제9 항에 있어서, 상기 비교부는
    상기 제3 노드에서 인가되는 상기 기준 전압과 상기 제2 복제 저항과 상기 제2 복제 입력 트랜지스터 사이의 제4 노드에서 인가되는 상기 복제 출력 전압을 비교하여 상기 제어 신호를 출력하는 비교기를 구비하는 것을 특징으로 하는 고속 선형 차동 증폭기.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060304A (ja) * 2010-09-07 2012-03-22 Toshiba Corp デジタル／アナログ変換器
KR102003926B1 (ko) 2012-12-26 2019-10-01 에스케이하이닉스 주식회사 디엠퍼시스 버퍼 회로
US9324386B2 (en) 2014-01-17 2016-04-26 Apple Inc. Wide common mode range sense amplifier
JP6338807B1 (ja) * 2017-11-13 2018-06-06 三菱電機株式会社 Ａｂ級アンプおよびオペアンプ
US10395704B2 (en) 2017-12-22 2019-08-27 Micron Technology, Inc. Apparatuses and methods for duty cycle error correction of clock signals
US10249354B1 (en) * 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks
CN112204664B (zh) 2018-05-29 2024-04-02 美光科技公司 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
GB2579444B (en) * 2018-10-17 2021-09-01 Korea Atomic Energy Res Amplifying device and radiation detection apparatus including the same
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
WO2021124450A1 (ja) * 2019-12-17 2021-06-24 株式会社ソシオネクスト 差動増幅回路、受信回路及び半導体集積回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412349A (en) * 1992-03-31 1995-05-02 Intel Corporation PLL clock generator integrated with microprocessor
US5699014A (en) * 1996-04-04 1997-12-16 Cardiac Pacemakers, Inc. Linear amplifier
US5847616A (en) * 1996-12-12 1998-12-08 Tritech Microelectronics International, Ltd. Embedded voltage controlled oscillator with minimum sensitivity to process and supply
JP2000244285A (ja) * 1999-02-23 2000-09-08 Mitsubishi Electric Corp 電圧制御型発振器
US6795843B1 (en) * 2000-11-08 2004-09-21 Sequoia Communications Low-distortion differential circuit
US6529077B1 (en) * 2001-08-22 2003-03-04 Institute Of Microelectronics Gain compensation circuit for CMOS amplifiers
JP4099079B2 (ja) 2003-02-12 2008-06-11 日本電信電話株式会社 バイアス発生回路
US7057460B2 (en) * 2004-06-29 2006-06-06 Rambus, Inc. Differential amplifier with adaptive biasing and offset cancellation
JP2008306504A (ja) * 2007-06-08 2008-12-18 Renesas Technology Corp 差動増幅回路及びａ／ｄ変換器

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