KR0177775B1 - 반도체 메모리 장치의 입출력 드라이버 - Google Patents
반도체 메모리 장치의 입출력 드라이버 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야;
본 발명은 반도체 메모리 장치에 있어서, 저 전압을 구동시키기 위한 입출력 드라이버 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제;
메모리 셀 어레이의 출력된 데이타의 레벨을 구동시키기 위한 구동속도를 증가시키고 하이 레벨의 전원전압에서 발생되는 노이즈를 감소시키기 위한 반도체 메모리 장치의 입출력 드라이버의 회로를 제공함에 있다.
3. 발명의 해결방법의 요지;
메모리 셀 어레이로부터 출력된 데이타를 구동시키기 위한 반도체 메모리 장치의 입출력 드라이버 회로에 있어서: 상기 메모리 셀 어레이로부터 출력된 데이타인 제1입력신호가 베이스로 입력되고 컬렉터는 전원전압에 연결되고 에미터는 데이타출력신호가 전달되는 데이타출력라인에 연결된 제1풀업부와; 상기 제1입력신호가 상보적인 레벨을 가지는 제2입력신호가 게이트로 입력되고 드레인은 상기 데이타출력라인 및 상기 제1풀업부의 컬렉터와 공통연결되고 소오스는 접지전압과 연결된 제1풀다운부와; 소오스는 상기 전원전압과 연결되고 드레인은 상기 데이타출력라인과 연결된 제2풀업부와; 입력단의 한측에는 전원전압감지신호가 수신되고, 입력단의 타측에는 상기 제1입력신호가 수신되며, 출력단은 상기 제2풀업부의 게이트에 연결되어 상기 전원전압이 하이레벨일 경우에는 상기 제2풀업부를 턴-오프시키고, 상기 전원전압이 로우레벨일 경우에는 상기 제2풀업부를 턴-온시키는 제어부를 가지는 것을 요지로 한다.
4. 발명의 중요한 용도;
반도체 메모리 장치의 입출력 드라이버의 회로에 적합하다.
Description
제1도는 종래의 기술에 따른 입출력 드라이버 회로도.
제2도는 본 발명에 따른 입출력 드라이버 회로도.
제3도는 일반적인 전원전압감지부의 특성도.
제4도는 본 발명에 따른 입출력 드라이버 회로에서 풀업용으로 바이폴라 트랜지스터만 사용했을때의 VOH의 특성도.
제5도는 본 발명과 종래의 기술에 따른 입출력 드라이버에서 로우데이타를 리이드할 때 발생하는 VSS전압의 노이즈 비교도.
본 발명은 반도체 메모리 장치에 있어서, 저 전압을 구동시키기 위한 입출력 드라이버 회로에 관한 것으로, 특히 리이드 속도 및 노이즈가 억제된 반도체 메모리 장치의 입출력 드라이버 회로에 관한 것이다.
일반적으로, 입출력(I/O)드라이버의 회로를 구성블록 있는 풀업 트랜지스터와 풀다운 트랜지스터의 사이즈(size)는 고정되어 있기 때문에 전원전압에 의한 노이즈를 억제할 수 없었다. 따라서 이러한 노이즈를 감소시키고자 풀업 및 풀업 트랜지스터 및 풀업 트랜지스터의 사이즈를 작게 할 수 밖에 없었는데 이로 인해 속도가 늦어지는 문제점이 발생되었다.
제1도는 종래의 기술에 따른 입출력 드라이버의 회로를 도시블록 있다.
제1도를 참조하면, 베이스는 메모리 셀 어레이의 출력데이타인 DOU가 수신되고 컬렉터에는 전원전압이 수신되고 에미터는 데이타출력신호 DOUT가 출력되는 데이타출력라인에 연결되는 제1풀업 바이폴라 트랜지스터(2)와, 소오스는 상기 전원전압이 수신되고 게이트에는 인버터(8)에 의해 반전된 DOU가 수신되고 드레인은 상기 데이타출력라인과 연결되는 제2풀업 피형 모오스 트랜지스터(6)와, 드레인은 상기 제1품업 바이폴라 트랜지스터(2)의 에미터와 상기 데이타출력라인과 공통연결되고 게이트에는 상기 DOU와 항시 상보적인 위상인 DOD가 수신되고 소오스는 접지전압과 연결되는 풀다운 엔형 모오스 트랜지스터(4)로 이루어진다. 이의 동작을 설명하면, 예를들어 상기 메모리 셀 어레이에서 하이 레벨의 데이타를 리이드할 때 상기 DOU는 하이 레벨의 상태가 되고 상기 DOU는 로우 레벨의 상태가 된다.
따라서, 상기 제1풀업 바이폴라 트랜지스터(2)는 턴-온 상태가 되어 DOUT을 차아지하게 되고 이와 동시에 상기 풀다운 엔형 모오스 트랜지스터(4)는 턴-오프 상태가 되어 상기 DOUT은 하이 레벨의 상태가 된다.
이 때, 저 전원전압레벨에서는 VOH 스펙을 만족시키기 위해 DOUT에 상기 제2풀업 모오스 트랜지스터(6)를 연결하여 DOU가 하이 레벨로 들어 올 때 인버터(8)을 통과한 신호는 로우 레벨의 상태가 되어 상기 제2풀업 모오스 트랜지스터(6)를 턴-온시켜 DOUT을 전원전압(VCC)의 레벨까지 끌어 올린다.
이와 반대로, 상기 메모리 셀 어레이에서 로우 레벨의 데이타를 리이드할 때 DOD는 하이 레벨의 상태가 되고 DOU는 로우 레벨의 상태가 된다. 그러므로, 상기 제1풀업 바이폴라 트랜지스터(2)는 턴-오프 상태가 되고 인버터(8)을 통과한 신호는 하이 레벨의 상태가 되어 상기 제2풀업 피형 모오스 트랜지스터(6)를 턴-오프시킨다. 이 때, 상기 풀다운 엔형 모오스 트랜지스터(4)는 턴-오는 상태가 되어 DOUT을 로우레벨로 끌어 내린다.
이와같은, 종래의 기술에서 VOH가 전원전압에 따라 증가되기 때문에 하이 레벨의 전원전압에서는 VOH가 필요없이 크게 되어 쓸데없는 노이즈가 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 메모리 셀 어레이의 출력된 데이타의 레벨을 구동시키기 위한 구동속도를 증가시키고 하이 레벨의 전원전압에서 발생되는 노이즈를 감소시키기 위한 반도체 메모리 장치의 입출력 드라이버의 회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 메모리 셀 어레이로부터 출력된 데이타를 구동시키기 위한 반도체 메모리 장치의 입출력 드라이버에 회로에 있어서: 상기 메모리 셀 어레이로부터 출력된 데이타인 제1입력신호가 베이스로 입력되고 컬렉터는 전원전압에 연결되고 에미터는 데이타출력신호가 전달되는 데이타출력라인에 연결된 제1풀업부와; 상기 제1입력신호와 상보적인 레벨을 가지는 제2입력신호가 게이트로 입력되고 드레인은 상기 데이타출력라인 및 상기 제1풀업부의 컬렉터와 공통연결되고 소오스는 접지전압과 연결된 제1풀다운부와; 소오스는 상기 전원전압과 연결되고 드레인은 상기 데이타출력라인과 연결된 제2풀업부와; 입력단의 한측에는 전원전압감지신호가 수신되고, 입력단의 타측에는 상기 제1입력신호가 수신되며, 출력단은 상기 제2풀업부의 게이드에 연결되어 상기 전원전압이 하이레벨일 경우에는 상기 제2풀업부를 턴-오프시키고, 상기 전원전압이 로우레벨일 경우에는 상기 제2풀업부를 턴-온시키는 제어부를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 입출력 드라이버 회로를 도시블록 있다.
메모리 셀 어레이의 출력된 데이타인 제1입력신호인 DOU와, 상기 제1입력신호와 상보적인 레벨을 가지는 제2입력신호인 DOD와, 베이스는 상기 제1입력신호가 수신되고 컬렉터는 전원전압과 연결되고 에미터는 데이타출력신호 DOUT가 전달되는 데이타출력라인과 연결되는 제1풀업 바이폴라 트랜지스터(2)와, 게이트는 상기 제2입력신호가 수신되고 드레인은 상기 데이타출력라인 및 상기 제1풀업 바이폴라 트랜지스터(2)의 컬렉터와 공통연결되고 소오스는 접지전압과 연결되는 제1풀다운 엔형 모오스 트랜지스터(4)와, 소오스는 상기 전원전압과 연결되고 드레인은 상기 데이타출력라인과 연결되는 제2풀업 피형 모오스 트랜지스터(6)와, 입력단의 한측에는 전원전압 감지신호 HVDO가 수신되고, 입력단의 타측에는 상기 제1입력신호 DOU가 수신되고 출력단에는 상기 제2풀업 피형 모오스 트랜지스터(6)의 게이트에 연결되어 하이 레벨의 전원전압일 경우에 상기 제2풀업 피형 모오스 트랜지스터(6)을 턴-오프시키는 난드게이트(10)로 이루어진다. 그리고, 상기 전원전압감지신호 HVDO는 상기 전원전압의 레벨이 하이 레벨일 경우에 그 레벨을 감지하여 로우 레벨의 전압을 출력블록 로우 레벨의 전원전압일 경우에 그 레벨을 감지하여 하이 레벨의 전압을 출력하는 전원전압감지회로부에는 출력되는 신호이다.
제3도는 일반적인 전원전압감지부의 파형도를 도시블록 있으며, 하이 레벨의 전원전압일 경우 그 레벨을 감지하여 로우 레벨로 출력시키는 것을 나타낸다. 그리고, 상기 전원전압감지부의 구성은 공지된 사항이며 본 발명의 특징을 흐리지 않기 위하여 설명을 약한다. 본 발명에 따른 입출력 드라이버의 동작설명을 설명하면, 메모리 셀 어레이에서 하이 레벨의 데이타를 리이드할 때 로우 레벨의 전원전압에서는 상기 전원전압감지신호 HVDO 및 DOU는 하이 레벨의 상태가 되어 상기 제1풀업 바이폴라 트랜지스터(2)를 턴-온시키고 난드게이트(10)의 출력은 로우레벨의 상태가 되어 상기 제2풀업 피형 모오스 트랜지스터(6)에 의해 상기 DOUT는 전원전압의 레벨까지 풀업된다.
한편, DOD는 로우 레벨의 상태가 되어 상기 풀다운 엔형 모오스 트랜지스터(4)을 턴-오프 시킨다.
하이 레벨의 전원전압에서는 HVDO가 로우 레벨의 상태가 되어 난드게이드(10)의 출력은 하이 레벨의 상태가 상기 제2풀업 피형 모오스 트랜지스터(6)를 턴-오프 시켜 이때는 상기 제1풀업 바이폴라 트랜지스터(2)만 턴-온 상태가 된다.
메모리 셀 어레이에서 로우 레벨의 데이타를 리이드할 때 로우 레벨의 전원전압에서는 HVDO가 하이 레벨의 상태가 되고 DOU는 로우 레벨의 상태가 되어 상기 제1풀업 바이폴라 트랜지스터(4) 및 상기 제2풀업 피형 모오스 트랜지스터(6)를 턴-오프 시키고 DOD는 하이 레벨의 상태가 되어 상기 풀다운 엔형 모오스 트랜지스터(4)을 턴-온시켜 DOUT을 로우 레벨의 상태가 되게 한다.
하이 레벨의 전원전압에서는 HVDO가 로우 레벨의 상태가 되어 상기 난드게이트(10)의 출력은 DOU 신호에 관계없이 하이 레벨의 상태가 되어 ㅁ가 제2풀업 모오스 트랜지스터(6)를 턴-오프 시킨다.
물론, DOU는 로우 레벨의 상태가 되어 상기 제1풀업 바이폴라 트랜지스터(2)를 턴-오프 시키고 DOD는 하이 레벨의 상태가 되어 상기 풀다운 엔형 모오스 트랜지스터(4)는 턴-온 상태가 되어 Dout은 로우 레벨의 상태가 된다.
제4도는 본 발명에 따른 입출력 드라이버 회로에서 풀업용으로 바이폴라 트랜지스터를 사용했을 때의 VOH의 특성을 도시블록 있다.
즉, 풀업용으로 바이폴라만 사용할때의 VOH(10H=4mA)를 시뮬레이션한 것으로 전원전압이 3.4V에서 VOH는 2.54V로 스펙 2.4V를 넘고 있어 전원전압이 3,4V 이상에서는 풀업용 피형 모오스 트랜지스터가 필요없게 된다.
제5도는 본 발명과 종래의 기술에 따른 입출력 드라이버의 로우 데이타를 리이드할 때의 전원전압의 특성을 도시블록 있다.
즉, 접지전압의 노이즈를 시뮬레이션하여 비교한 것이다. 점선 100은 종래 기술에 의한 입출력 드라이버의 DOUT을 도시블록 있으며, 200은 본 발명에 따른 입출력 드라이버의 DOUT을 도시블록 있다. 300과 400은 각각 종래의 기술에 의한 접지전압의 노이즈 및 본 발명에 따른 접지전압의 노이즈와의 파형을 도시하고 있다.
따라서 상기한 바와 같은 본 발명에 따르면, 메모리 셀 어레이의 출력된 레벨을 구동시키기 위한 구동속도가 증가되며, 하이레벨의 전원전압에서 발생되는 노이즈를 감소시킬 수 있는 효과가 있다.
Claims (6)
- 메모리 셀 어레이로부터 출력된 데이타를 구동시키기 위한 반도체 메모리 장치의 입출력 드라이버 회로에 있어서: 상기 메모리 셀 어레이로부터 출력된 데이타인 제1입력신호가 베이스로 입력되고 컬렉터는 전원전압에 연결되고 에미터는 데이타출력신호가 전달되는 데이타출력라인에 연결된 제1풀업부와; 상기 제1입력신호와 상보적인 레벨을 가지는 제2입력신호가 게이트로 입력되고 드레인은 상기 데이타출력라인 및 상기 제1풀업부의 컬렉터와 공동연결되고 소오스는 접지전압과 연결된 제1풀다운부와; 소오스는 상기 전원전압과 연결되고 드레인은 상기 데이타출력라인과 연결된 제2풀업부와; 입력단의 한측에는 전원전압감지신호가 수신되고, 입력단의 타측에는 상기 제1입력신호가 수식되며, 출력단은 상기 제2풀업부를 턴-오프시키고, 상기 전원전압이 로우레벨일 경우에는 상기 제2풀업부를 턴-온시키는 제어부를 가지는 것을 특징으로 하는 반도체 메모리 장치의 입출력 드라이버 회로.
- 제1항에 있어서, 상기 전원전압감지신호는 상기 전원전압이 하이레벨일 경우에는 그 신호를 감지하여 로우레벨의 전압을 출력하고, 로우레벨의 전원전압일 경우에는 그 신호를 감지하여 하이레벨의 전압을 출력하는 전원전압감지회로부에서 출력되는 신호임을 특징으로 하는 반도체 메모리 장치의 입출력 드라이버 회로.
- 제1항에 있어서, 상기 제1풀업부는 바이폴라 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 입출력 드라이버 회로.
- 제1항에 있어서, 상기 제1풀다운부는 엔형모오스트랜지스터임을 특징으로 하는 반도체 메모리 장치의 입출력 드라이버 회로.
- 제1항에 있어서, 상기 제2풀업부는 피형모오스트랜지스터임을 특징으로 하는 반도체 메모리 장치의 입출력 드라이버 회로.
- 제1항에 있어서, 상기 제어부는 난드게이트로 이루어지며 상기 전원전압이 하이레벨일 경우에는 로우레벨로 출력되며 전원전압이 로우레벨일 경우에는 하이레벨로 출력되어 상기 제2풀업부를 턴-온 및 턴-오프시키는 것을 특징으로 하는 반도체 메모리 장치의 입출력 드라이버 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950022321A KR0177775B1 (ko) | 1995-07-26 | 1995-07-26 | 반도체 메모리 장치의 입출력 드라이버 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950022321A KR0177775B1 (ko) | 1995-07-26 | 1995-07-26 | 반도체 메모리 장치의 입출력 드라이버 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008187A KR970008187A (ko) | 1997-02-24 |
| KR0177775B1 true KR0177775B1 (ko) | 1999-04-15 |
Family
ID=19421668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950022321A KR0177775B1 (ko) | 1995-07-26 | 1995-07-26 | 반도체 메모리 장치의 입출력 드라이버 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0177775B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986473A (en) * | 1997-12-30 | 1999-11-16 | Intel Corporation | Differential, mixed swing, tristate driver circuit for high performance and low power on-chip interconnects |
-
1995
- 1995-07-26 KR KR1019950022321A patent/KR0177775B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008187A (ko) | 1997-02-24 |
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