KR960000897B1

KR960000897B1 - 데이터 출력 버퍼

Info

Publication number: KR960000897B1
Application number: KR1019930005712A
Authority: KR
Inventors: 오영남
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1993-04-06
Filing date: 1993-04-06
Publication date: 1996-01-13
Also published as: KR940025171A

Abstract

내용 없음.

Description

데이터 출력 버퍼

제1도는 종래의 데이터 출력 버퍼의 한 예를 도시한 상세도.

제2도는 본 발명의 데이터 출력 버퍼의 제1실시예를 도시한 상세도.

제3도는 본 발명의 데이터 출력 버퍼에 사용된 셀프-부트스트랩 회로의 실시예를 도시한 상세도.

제4도는 본 발명의 데이터 출력 버퍼의 제2실시예를 도시한 상세도.

제5도는 본 발명의 데이터 출력 버퍼의 제3실시예를 도시한 상세도.

제6도는 본 발명의 데이터 출력 버퍼의 제4실시예를 도시한 상세도.

* 도면의 주요부분에 대한 부호의 설명

11,24,44 : 셀프-부트스트랩 회로 21,41,51,61 : 래치 회로

54,64 : 레벨 쉬프터 22,42,52,62 : 리드 로우 데이터 경로

23,43,53,63 : 리드 하이 데이터 경로

본 발명은 반도체 기억소자에 사용되는 데이터 출력 버퍼(Data Output Buffer)에 관한 것으로 특히, 리드(Read)된 데이터가 셀프-부트스트랩(Self Bootstrap) 회로나 레벨 쉬프터(Level Shifter)를 거쳐서 출력된 신호에 의해 인에이블(Enable)되는 하나의 풀-업 트랜지스터(Transistor)와 상기의 리드된 데이터나 리드된 데이터가 반전된 신호에 의해 직접 인에이블되는 또 하나의 풀-업 트랜지스터로 구성된 풀-업 드라이버(Pull-Up Driver)를 포함함으로써, 반도체 기억소자의 빠른 억세스 타임(Access Time)과 높은 신뢰성(High Reliability)을 실현한 데이터 출력 버퍼에 관한 것이다.

본 발명의 데이터 출력 버퍼는 디램(DRAM : Dynamic Random Access Memory)이나 에스램(SRAM :Static Random Access Memory)과 같은 반도체 기억소자에 적용하는 것이 가능하다.

일반적으로 반도체 기억소자의 셀(Cell)에 저장된 데이터를 리드하여 반도체 기억소자의 외부로 출력하는 데이터 출력 버퍼는 출력단에 연결된 외부의 로드(Load)가 크기 때문에 데이터 출력 버퍼의 풀-업, 풀-다운(Pull-Down) 드라이버를 어떻게 설계하느냐에 따라 반도체 기억소자의 억세스 타임이나 신뢰성에 큰 영향을 미치게 된다.

그러므로, 본 발명에서는 데이터 출력 버퍼의 억세스 타임을 빠르게 하는 동시에, 풀-업 드라이버를 통해 단시간에 공급되는 큰 전류로 인해 데이터 출력 버퍼의 출력단에 노이즈(Noise)가 발생하여 신뢰성이 저하되는 것을 방지하기 위해, 풀-업 드라이버를 공동 드레인(Drain)과 공동 소오스(Source)를 갖는 두개의 트랜지스터로 구성하고 두개의 트랜지스터가 약간의 시간차와 전위차를 가지고 동작되도록 하여 출력단에 공급되는 전류의 양을 조절한 것이다.

첨부된 도면을 참조하여 데이터 출력 버퍼에 대해 상세히 설명하기로 한다.

제1도는 종래의 데이터 출력 버퍼를 도시한 상세도로서, 제1도에 도시한 데이터 출력 버퍼에 사용된 풀-업 드라이버(M12)는 하나의 트랜지스터를 포함하고 있으며, 하이 데이터를 리드하고자 할 경우에는 리드 데이터 버스(/RDi)를 프리챠지 (Precharge)시키고 래치(Latch)시키는 기능을 하는 프리챠지제어(PSi)의 전위가 로직하이(Logic High)이고, 리드 데이터 버스(/RDi)의 전위가 로직로우(Logic Low)이고, 출력 인에이블 신호(OEi)의 전위가 로직하이이면 논리게이트(G12)의 출력 노드(Node, N13)의 전위가 로직로우를 갖게 되고, 리드 데이터 버스(/RDi)과 동일한 위상을 갖는 로직로우 전위인 노드(N13)의 신호가 셀프-부트스트랩 회로(11)를 거치게 되면 노드(N15)의 전위는 Vcc+3vt(Vcc.전원전압, Vt:트랜지스터의 문턱전압) 정도의 전위를 갖게 되어 풀-업 트랜지스터(M12)를 턴-온(Turn-On)시키므로, 순차적으로 출력단(I/O)에 리드된 하이 데이터를 전송하는 구조로 되어 있다.

그러나, 상기 제1도에 도시된 셀프-부트스트랩 회로(11)의 출력에 의해서만 제어되는 하나의 트랜지스터로 이루어진 종래의 풀-업 드라이버 구조를 갖는 데이터 출력 버퍼는, 첫째로, 리드 하이 데이터 경로에 연결된 셀프-부트스트랩 회로(11)를 구동하는데에 소요되는 시간으로 인해 풀-업 드라이버(M12)의 게이트인 노드(N15)에 전달되는 신호가 지연되어 출력단(I/O)에 리드 데이터가 출력되는데 있어 많은 시간이 소모되는 문제점과, 둘째로, 데이터 출력 버퍼의 리드 하이 데이터 경로에 존재하는 셀프-부트스트랩 회로(11)의 논리게이트들간의 신호 전달시간을 줄여 풀-업 드라이버의 게이트인 노드(N15)의 전위를 생성해야되기 때문에 풀-업 드라이버의 동작전위인 Vcc+3vt 정도의 전위를 얻기가 어려운 문제점과, 세째로, 셀프-부트스트랩된 Vcc+3Vt 정도의 전압레벨로 풀-업 드라이버(M12)를 순간적으로 구동하기 때문에 풀-업 드라이버(M12)에 전원을 공급하는 Vcc'(외부 Vcc 전위임)단에 커런트 스파크(Current Spark)가 야기되는 문제점 등이 존재하게 된다.

따라서, 본 발명에서는 상기의 여러가지 문제점들을 제거하기 위하여, 리드된 데이터가 셀프-부트스트랩 회로나 레벨 쉬프터를 거쳐서 출력된 신호에 의해 인에이블되는 하나의 풀-업 게이트와, 상기의 리드된 데이터나 리드된 데이터가 반전된 신호에 의해 직접 인에이블되는 또 하나의 풀-업 게이트로 구성된 풀업 드라이버를 사용하여 데이터 출력 버퍼를 구현하였다.

제2도는 본 발명의 데이터 출력 버퍼의 제1실시예를 도시한 상세도로서, 데이터 출력 버퍼는 래치회로(21)와 리드 로우 데이터 경로(22)와 리드 하이 데이터 경로(23)로 이루어져 있으며, 리드 하이 데이터 경로(23)에 포함된 풀-업 드라이버는 리드 데이터인 노드(N23)의 신호에 의해 게이트가 제어되는 PMOS 트랜지스터(M23)과 셀프-부트스트랩 회로(24)의 출력에 의해 게이트가 제어되는 NMOS 트랜지스터(M22)의 각각의 드레인과 각각의 소오스가 연결된 구조로 되어 있다.

데이터 래치 회로(21)에서 프리챠지제어신호(PSi)는 대기(Standby)시에 로직로우 상태로 PMOS 트랜지스터(M21)을 턴-온시켜 리드 데이터 버스(/RDi)를 로직하이 상태로 유지시키고 동작(Active)시에는 프리챠지제어신호(PSi)가 로직하이 상태로 전이하여 트랜지스터(M21)을 턴-오프(Turn-Off)시키고 메모리셀로부터 리드된 데이터가 리드 데이터 버스(/RDi)에 유입될 수 있도록 하며, 논리게이트들(G21, INV21, INV22)은 유입된 리드 데이터를 래치 및 데이터 출력 버퍼의 입력단에 전달해 주는 역할을 한다.

제2도의 리드 로우 데이터 경로(22)는 데이터 출력 버퍼 인에이블 신호(OEi)와 리드 데이터 버스(/RDi)에서 유입된 노드(N22)의 신호와 풀-업 드라이버단에서 궤환접속된 노드(N23)의 신호의 제어를 받는 논리게이트(G23)와 논리게이트(G23)의 출력 노드(N24)의 신호를 반전시키는 논리게이트(INV23)와 드레인은 출력단(I/O)에 접속되고 게이트는 논리게이트(INV23)의 출력신호에 의해 제어되며 소오스는 그라운드(Ground)에 연결된 풀-다운 트랜지스터(M24)로 구성되어 있으며, 출력 버퍼 인에이블 신호(OEi)가 로직하이 상태를 유지하여 데이터 출력 버퍼가 인에이블된 상태에서 로우 데이터를 리드했을 경우에 노드들1(N22,N23)상의 신호들이 로직하이로 전이하여 노드(N24)상의 신호를 로직로우 상태로 전이시키고, 그에 따라 논리게이트 (INV23)의 출력 노드(N26)의 신호가 로직하이 상태가 되어 풀-업 드라이버(M24)를 턴-온시킴으로써, 출력단(I/O)에 로우 데이터를 송출시키게 된다.

제2도의 리드 하이 데이터 경로(23)는 데이터 출력 버퍼 인에이블 신호(OEi)와 리드 데이터 버스(/RDi)로부터 유입된 신호인 노드(N21)의 신호와 풀-업 드라이버단에서 궤환접속된 노드(N24)의 신호의 제어를 받아 동작하는 논리게이트(G22)와 논리게이트(G22)의 출력 노드(N23)의 신호를 풀-업 드라이버(M22)의 게이트에 전달하는 셀프-부트스트랩 회로(24)와 셀프-부트스트랩 회로(24)의 출력 노드(N25)의 신호에 의해 동작이 제어되는 풀-업 드라이버(M22)와 상기의 노드(N23)의 신호에 의해 제어되는 풀-업 드라이버(M23)으로 구성되어 있으며, 출력 버퍼 인에이블 신호(OEi)가 로직하이 상태를 유지하고 메모리셀에서 리드된 데이터가 하이 데이터일 경우에는 노드들(N21,N24)상의 신호들이 로직하이 상태로 전이하므로 논리게이트(G22)의 출력 노드(N23)의 신호는 로직로우 상태로 전이하고, 이때 풀-업 드라이버(M23)가 턴-온되어 출력단(I/O)에 전하를 공급하기 시작하며, 노드(N23)의 신호에 연결된 셀프-부트스트랩 회로(24)가 순차적으로 동작하여 노드(N25)에 Vcc+3Vt 정도의 전위를 전달해주면 풀-업 드라이버(M22)가 턴-온되어 출력간(I/O)에 더 많은 전하를 공급하게 되므로 출력단(I/O)에 하이 데이터가 송출되게 된다.

제3도는 데이터 출력 버퍼에 사용된 셀프-부트스트랩 회로의 실시예를 도시한 상세도로서, 노드(N23)는 초기에 로직하이 상태를 유지하고 있으므로 노드(N32)도 로직하이, 노드(N31)는 로직로우, 노드(N34)는 로직로우 상태를 갖는다. 노드 N32가 로직하이 상태를 갖고 있으므로 트랜지스터(M31)의 게이트인 노드(N33)은 게이트에 전원전압(Vcc)이 접속된 트랜지스터(M32)에 의해 Vcc-Vt(Vt:트랜지스터(M32)의문턱저압)의 전위를 갖게 되고 트랜지스터(M31)을 턴-온시켜 노드(N25)에 노드(N31)의 로직로우 상태를 전달한다. 이때 캐패시터(Capacitor)구조의 트랜지스터(CAP2)의 드레인과 소오스에 접속된 발진신호(φOSC)의 링 발진기(Ring Oscillator)의 출력으로 데이터 출력 버퍼 인에이블 신호(OEi)에 의해 제어되므로 로직로우 상태를 유지하게 되고, 로직로우 상태에 있는 노드(N25)에 의해 트랜지스터(M35)는 턴-오프되어 있으므로 노드(N25)로의 전하 유입은 없게 된다.

리드 동작이 실시되어 메모리 셀로부터 하이 데이터를 리드하게 되면 노드(N23)의 로직로우 상태로 전이하게 되고 논리게이트(INV31)에 의해 반전된 신호가 노드(N31)에 전달되게 되면 노드(N23)의 신호가 두 개의 논리게이트(INV32, INV33)을 지나 전달되는 노드(N32)의 전위가 아직 전이하지 않은 상태에서 트랜지스터(M31)의 게이트에 Vcc-Vt의 전위가 유지되고 있으므로 드레인인 노드(N31)의 신호가 로직하이 상태로 전이하게 되면 트랜지스터(M31)의 드레인과 게이트 사이에 존재하는 캐패시터에 의해 셀프-부트스트래핑이 일어나서 노드(N31)의 풀(Full) 전원전압(Vcc)의 전위가 노드(N25)에 그대로 전달되고, 로직로우인 노드(N23)의 신호가 논리게이트들(INV32,INV33)을 지나 노드(N32)에 로직로우 상태를 전달하게 되면 노드(N33)의 전위도 로직로우로 전이하게 되므로 트랜지스터(N31)을 턴-오프시켜 노드(N31)과 노드(N25)의 연결을 차단하고, 노드(N32)의 신호는 다시 세개의 논리게이트들(INV34,INV35,INV36)을 거쳐 노드(N34)의 전위를 로직로우에서 로직하이 상태로 전환시키면, 먼저 로직하이 상태로 전이해 있던 노드(N25)의 전위는 큰 사이즈(Size)의 캐패시터 구조인 트랜지스터(CAP1)의 드레인과 소오스가 접속된 노드(N34)의 전위가 로직하이로 전이할 때에 부트스트래핑되어 전원전압(Vcc) 레벨보다 더 높은 레벨로 전이하게 된다.

이때, 로직하이 상태인 노드(N25)가 게이트에 접속된 트랜지스터(M35)는 턴-온되어 노드(N36)에 전하를 공급함으로써, 게이트에 전원전압(Vcc)이 접속된 트랜지스터(M34)의 소오스인 노드(N35)는 Vcc-Vt(Vt·트랜지스터 M34의 문턱전압)의 전위를 유지하게 되고, 이때 데이터 출력 버퍼 인에이블 신호(OEi)로 인해 링 발진기가 동작하여 출력된 발진신호(φOSC)가 로직하이 상태를 갖게 되면 캐패시터 구조의 트랜지스터(CAP2)에 의해 노드(N35)의 전위는 부트스트래핑되어 전원전압(Vcc)보다 높은 전위로 변환되고, 노드(N35)의 전위는 다이오드(Diode) 구조의 트랜지스터 (M33)을 지나 노드(N25)에 전달되므로, 노드(N25)가 캐패시터 구조의 트랜지스터 (CAP1)에 의해 부트스트래핑되었던 전위를 시간이 경과하여 잃더라도 계속적으로 전원전압(Vcc)보다 높은 전위를 유지할 수 있게 되는 것이다.

제4도는 본 발명의 데이터 출력 버퍼의 제2실시예를 도시한 상세도로서, 래치회로(41)와 리드 로우 데이터 경로(42)와 리드 하이 데이터 경로(43)로 이루어져 있으며, 리드 하이 데이터 경로(43)에 포함된 풀-업 드라이버는 리드 데이터의 반전 신호에 의해 게이트가 제어되는 NMOS 트랜지스터(M43)과 셀프-부트스트랩 회로(44)의 출력에 의해 게이트가 제어되는 NMOS 트랜지스터(M42)의 각각의 드레인과 각각의 소오스가 연결된 구조로 되어 있다.

래치회로(41)와 리드 로우 데이터 경로(42)의 구성과 동작은 제2도에 도시된 데이터 출력 버퍼와 동일하며, 리드 하이 데이터 경로(43)는 데이터 출력 버퍼 인에이블 신호(OEi)와 리드 데이터 버스(/RDi)로부터 유입된 신호인 노드(N41)의 신호와 풀-업 드라이버단에서 궤환접속된 노드(N44)의 신호의 제어를 받아 동작하는 논리게이트(G42)와 논리게이트(G42)의 출력 노드(N43)의 신호를 풀-업 드라이버(M42)의 게이트에 전달하는 셀프-부트스트랩 회로(44)와 셀프-부트스트랩 회로(44)의 출력 노드(N45)의 신호에 의해 동작이 제어되는 풀-업 드라이버(M42)와 상기의 노드 (N43)의 신호를 논리게이트(INV44)로 반전시킨 노드(N47)의 신호에 의해 제어되는 풀-업 드라이버(M43)으로 구성되어 있으며, 출력 버퍼 인에이블 신호(OEi)가 로직하이 상태를 유지하고 메모리 셀에서 리드된 데이터가 하이 데이터일 경우에는 노드들(N41,N44)상의 신호들이 로직하이 상태로 전이하므로 논리게이트(G42)의 출력 노드(N43)의 신호는 로직로우 상태로 전이하고, 노드(N43)의 신호를 반전시킨 노드(N47)의 신호에 의해 풀-업 드라이버(M43)가 턴-온되어 출력단(I/O)에 전하를 공급하기 시작하며, 노드(N43)의 신호에 연결된 셀프-부트스트랩 회로(44)가 순차적으로 동작하여 노드(N45)에는 Vcc+3Vt 정도의 전위를 전달해주면 풀-업 드라이버 (M42)가 턴-온되어 출력단(I/O)에 더 많은 전하를 공급하게 되므로 출력단(I/O)에 하이 데이터가 송출되게 된다.

제5도는 본 발명의 데이터 출력 버퍼의 제3실시예를 도시한 상세도로서, 래치회로(51)와 리드 로우 데이터 경로(52)와 리드 하이 데이터 경로(53)로 이루어져 있으며, 리드 하이 데이터 경로(53)에 포함된 풀-업 드라이버는 리드 데이터에 의해 게이트가 제어되는 PMOS 트랜지스터(M53)가 전원전압(Vcc)보다 전위가 높은 고전압 (Vpp)를 데이터 출력 버퍼의 풀-업 드라이버에 전달하는 기능을 하는 레벨 쉬프터 (54)의 출력에 의해 게이트가 제어되는 NMOS 트랜지스터(M52)의 각각의 드레인과 각각의 소오스가 연결된 구조로 되어 있다.

래치회로(51)와 리드 로우 데이터 경로(52)의 구성과 동작은 제2도에 도시된 데이터 출력 버퍼와 동일하며, 리드 하이 데이터 경로(53)는 데이터 출력 버퍼 인에이블 신호 OEi와 리드 데이터 버스(/RDi)로부터 유입된 신호인 노드(N51)의 신호와 풀-다운 드라이버단에서 궤환접속된 노드(N54)의 신호의 제어를 받아 동작하는 논리게이트(G52)와 논리게이트(G52)의 출력 노드(N53)의 신호를 풀-업 드라이버 (M52)의 게이트에 전달하는 레벨 쉬프터(54)와 레벨 쉬프터(54)의 출력 노드(N55)의 신호에 의해 동작이 제어되는 풀-업 드라이버(M52)와 상기의 노드(N53)의 신호에 의해 제어되는 풀-업 드라이버(M53)으로 구성되어 있으며, 출력 버퍼 인에이블 신호(OEi)가 로직하이 상태를 유지하고 메모리 셀에서 리드된 데이터가 하이 데이터일 경우에는 노드들(N51,N54)상의 신호들이 로직하이 상태로 전이하므로 논리게이트 (G52)의 출력 노드(N53)은 로직로우 상태로 전이하고, 이때 노드(N53)의 신호에 의해 풀-업 드라이버(M53)가 턴-온되어 출력단(I/O)에 전하를 공급하기 시작하며, 노드(N53)의 신호에 연결된 레벨 쉬프터(54)가 동작하여 노드(N55)에 고전압(Vpp) 전위를 전달해주면 풀-업 드라이버(M52)가 턴-온되어 출력단(I/O)에 더 많은 전하를 공급하게 되므로 출력단(I/O)에 하이 데이터가 송출되게 된다.

제6도는 본 발명의 데이터 출력 버퍼의 제4실시예를 도시한 상세도로서, 래치회로(41)와 리드 로우 데이터 경로(42)와 리드 하이 데이터 경로(43)로 이루어져 있으며, 리드 하이 데이터 경로(43)에 포함된 풀-업 드라이버는 리드 데이터의 반전된 신호에 의해 게이트가 제어되는 NMOS 트랜지스터(M63)과 전원전압(Vcc)보다 전위가 높은 고전압(Vpp)을 데이터 출력 버퍼의 풀-업 드라이버에 전달하는 기능을 하는 레벨 쉬프터(64)의 출력에 의해 게이트가 제어되는 NMOS 트랜지스터(M62)의 각각의 드레인과 각각의 소오스가 연결된 구조로 되어 있다.

래치회로(61)와 리드 로우 데이터 경로(62)의 구성과 동작은 제2도에 도시된 데이터 출력 버퍼와 동일하며, 리드 하이 데이터 경로(63)는 데이터 출력 버퍼 인에이블 신호(OEi)와 리드 데이터 버스(/RDi)로부터 유입된 신호인 노드(N61)의 신호와 풀-업 드라이버단에서 궤환접속된 노드(N64)의 신호의 제어를 받아 동작하는 논리게이트(G62)와 논리게이트(G62)의 출력 노드(N63)의 신호를 풀-업 드라이버(M62)의 게이트에 전달하는 레벨 쉬프터(64)와 레벨 쉬프터(64)의 출력 노드(N65)의 신호에 의해 동작이 제어되는 풀-업 드라이버(M62)와 상기의 노드(N63)의 신호가 반전된 논리게이트(INV64)의 출력인 노드(N67)의 신호에 의해 제어되는 풀-업 드라이버 (M63)으로 구성되어 있으며, 출력 버퍼 인에이블 신호(OEi)가 로직하이 상태를 유지하고 메모리 셀에서 리드된 데이터가 하이 데이터일 경우에는 노드들(N61,N64)상의 신호들이 로직하이 상태로 전이하므로 논리게이트(G62)의 출력 노드(N63)의 신호는 로직로우 상태로 전이하고, 이때 노드(N63)의 신호가 논리게이트(INV64)의 출력 노드(N67)에 전달되어 풀-업 드라이버(M63)을 턴-온시킴으로써, 출력단(I/O)에 전하를 공급하기 시작하고, 노드(N63)의 신호에 연결된 레벨 쉬프터(64)가 동작하여 노드(N65)에 고전압(Vpp) 전위를 전달해주면 풀-업 드라이버(M62)가 턴-온되어 출력단(I/O)에 더 많은 전하를 공급하게 되므로 출력단(I/O)에 하이 데이터가 송출되게 된다.

상기의 제2도 내지 제6도의 데이터 출력 버퍼에서 풀-업 드라이버인 두개의 트랜지스터를 선택적으로 사용하기 위하여 두개의 트랜지스터를 구동하는 임계 경로에 퓨즈 옵션(Fuse Option)이나 본딩 옵션(Bonding Option)을 사용하기도 한다.

이상 제2도 내지 제6도에서 두개의 트랜지스터로 구성된 풀-업 드라이버를 갖는 데이터 출력 버퍼를 반도체 기억소자에 사용하게 되면, 첫째로, 두개의 풀-업 드라이버를 사용하여 두단계에 걸쳐 데이터 출력단에 전류를 공급하므로, 낮은 전위의 전원전압을 사용하는 반도체 기억소자에서 동작속도의 측정 전위(V_OH=2.OV)와 D.C. 레벨 측정 전위(V_OH=2.4V)가 다른 경우, 본 발명의 풀-업 드라이버는 데이터 출력버퍼가 낮은 전원전압의 경우에도 동작할 수 있으므로 반도체 기억소자의 전원전압의 동작 대역을 넓힐 수 있는 효과와, 둘째로, 셀프-부트스트랩 회로나 레벨 쉬프터나 동작하기 전에 신속하게 두개의 풀-업 드라이버 중 하나를 턴-온시킬 수 있기 때문에 셀프-부트스트랩회로나 레벨 쉬프터에 의해 야기되던 억세스 타임의 문제를 해결할 수 있는 효과가 있으며, 세째로, 셀프-부트스트랩 회로를 안정적으로 동작시킬 수 있는 시간을 확보할 수 있어서 높은 전위의 부트스트랩 전위를 얻을 수 있는 효과와, 네째로, 병렬로 연결된 풀-업 드라이버가 분할된 시간 대역에서 동작하므로 풀-업 드라이버의 소오스단에서 야기될 수 있는 커런트 스파크를 방지할 수 있는 효과 등을 얻을 수 있다.

Claims

리드 데이타를 래치하기 위한 래치회로와, 상기 래치회로에 의하여 래치된 상기 리드 데이타에 의하여 선택적으로 구동되어 출력단에 로우논리의 데이타를 발생하는 리드 로우 데이터 경로와, 그리고 상기 래치회로에 의하여 래치된 상기 리드 데이타에 의하여 선택적으로 구동되어 출력단에 로우논리의 데이타를 발생하는 리드 하이 데이터 경로로 이루어진 데이터 출력 버퍼에 있어서, 상기 리드 하이 데이타 경로가, 전원전압원에 접속된 소오스와, 상기 출력단에 접속된 드레인과, 그리고 상기 래치회로로부터 자신의 게이트쪽으로 래치된 상기 리드 데이타에 의하여 선택적으로 구동되는 PMOS 트랜지스터와, 상기 전원전압원에 접속된 드레인과, 상기 출력단에 접속된 소오스를 구비하고 게이트쪽으로 인가되는 전압레벨에 따라 선택적으로 구동되는 NMOS 트랜지스터와, 상기 래치회로로부터의 상기 래치된 리드 데이타가 로우논리를 갖는 경우에 전원전압보다 높은 전위로 부트스트래핑된 전압을 키고, 상기 부트스트리핑된 전압을 자신의 전파지연시간만큼 지연된 시간에 상기 NMOS 트랜지스터의 게이트에 인가하는 셀프-부트스트랩 회로를 포함하여 구현되는 것을 특징으로 하는 데이터 출력 버퍼.
제1항에 있어서, 상기 PMOS 트랜지스터의 벌크 바이어스로 전원전압 이상의 전위를 인가하는 것을 특징으로 하는 데이터 출력 버퍼.
제1항에 있어서, 상기 PMOS 트랜지스터의 게이트 및 상기 래치회로의 사이의 경로와 상기 NMOS 트랜지스터의 게이트 및 상기 셀프-부트스트랩 회로의 사이의 경로에 각각 설치되어 상기 PMOS 및 NMOS 트랜지스터의 사용을 선택하도록 하는 퓨즈를 추가로 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제1항에 있어서, 상기 PMOS 트랜지스터의 게이트 및 상기 래치회로의 사이의 경로와 상기 NMOS 트랜지스터의 게이트 및 상기 셀프-부트스트랩 회로의 사이의 경로에 각각 설치되어 상기 PMOS 및 NMOS 트랜지스터의 사용을 선택하도록 하는 본딩옵션을 추가로 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제1항에 있어서, 상기 셀프-부트스트랩 회로는, 상기 래치회로로부터 상기 래치된 리드 데이터를 반전시켜 제1노드(N31)에 출력하는 논리게이트(INV31)와, 상기 래치회로로부터의 리드 데이터를 일정한 시간지연을 두고 제2노드(N32)에 전달하기 위한 제1논리 게이트 체인(INV32,INV33)과. 상기 전원전압(Vcc)에 접속된 게이트와, 상기 제2노드에 접속된 드레인과, 제3노드(n33)에 접속된 소오스를 갖고, 상기 제2노드(N32)상의 신호가 전원전압(Vcc)의 전위의 하이논리를 갖을 경우 상기 제2노드(N32)상의 전위를 제3노드(N33)쪽으로 전달하는 제1트랜지스터(32)와, 상기 제1노드(N31)에 접속된 드레인과, 상기 제3노드에 접속된 게이트와, 그리고 상기 NMOS 트랜지스터의 게이트와 접속되는 제4노드(N25)에 접속된 소오스를 갖고, 상기 제3노드(N33)의 신호가 하이논리를 갖을 경우 상기 제1노드(N31)의 신호를 상기 제4노드(N25)쪽으로 전달되도록 하는 제2트랜지스터(M31)와, 상기 제2노드(N32)의 신호를 시간지연시켜 제5노드(N34)에 전달하는 제2논리 게이트 체인(INV34, INV35, INV36 등)과, 상기 제5노드(N34) 및 상기 제4노드(N25)의 사이에 접속되어, 상기 제5노드(N34)의 신호가 전원전압(Vcc) 전위의 하이논리를 갖을 경우 상기 제4노드(N25)의 전압을 전원전압(Vcc) 보다 더 높은 레벨의 전위로 부트스트 래핑시키는 캐피시터(CAP1)와, 상기 제4노드(N25)의 부트스트래핑된 전위를 유지시키기 위하여, 상기 전원전압(Vcc)에 접속된 드레인 및 제6노드(N36)에 접속된 소오스를 구비하고 상기 제4노드(N25)로부터 자신의 게이트쪽으로 인가되는 신호에 의해 제어되는 제3트랜지스터(M36)와, 상기 전원전압원(Vcc)에 접속된 게이트와 상기 제6노드 (N36)에 접속된 드레인 및 제7노드(N35)에 접속된 소오스를 갖는 제4트랜지스터 (M34)와, 링 발진기의 출력단자(φOSC) 및 상기 제7노드(N35)의 사이에 접속되어 상기 링 발진기로부터의 하이논리가 공급될 경우에 상기 제7노드(N35)상의 전위를 전원전압(Vcc)보다 높게 부트스트랩하는 제2캐패시터(CAP2)와, 상기 제7노드(N35)에 공통 접속된 드레인 및 게이트와 그리고 상기 제4노드(N25)에 접속된 소오스를 구비하여 상기 제7노드(N35)상의 전위를 상기 제4노드(N25)쪽으로 전달하는 제5트랜지스터(M33)로 구성된 전하펌핑수단을 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
리드 데이타를 래치하기 위한 래치회로와, 상기 래치회로에 의하여 래치된 상기 리드 데이타에 의하여 선택적으로 구동되어 출력단에 로우논리의 데이타를 발생하는 리드 로우 데이터 경로와, 그리고 상기 래치회로에 의하여 래치된 상기 리드 데이타에 의하여 선택적으로 구동되어 출력단에 로우논리의 데이타를 발생하는 리드 하이 데이터 경로로 이루어진 데이터 출력 버퍼에 있어서, 상기 리드 하이 데이타 경로가, 전원전압원에 접속된 드레인과, 상기 출력단에 접속된 소오스와, 그리고 상기 래치회로로부터 자신의 게이트쪽으로 래치된 상기 리드 데이타에 의하여 선택적으로 구동되는 제1NMOS 트랜지스터와, 상기 전원전압원에 접속된 드레인과, 상기 출력단에 접속된 소오스를 구비하고 게이트쪽으로 인가되는 전압레벨에 따라 선택적으로 구동되는 제2NMOS 트랜지스터와, 상기 래치회로로부터의 상기 래치된 리드 데이타가 하이논리를 갖을 경우에 전원전압보다 높은 전위로 부트스트래핑된 전압을 키고, 상기 부트스트핑된 전압을 자신의 전파지연시킨만큼 지연된 시간에 상기 제2NMOS 트랜지스터의 게이트에 인가하는 셀프-부트스트랩 회로를 포함하여 구현되는 것을 특징으로 하는 데이터 출력 버퍼.
제6항에 있어서, 상기 제1NMOS 트랜지스터의 게이트 및 상기 래치회로의 사이의 경로와 상기 제NMOS 트랜지스터의 게이트 및 상기 셀프-부트스트랩 회로의 사이의 경로에 각각 설치되어 상기 제1 및 제2NMOS 트랜지스터의 사용을 선택하도록 하는 퓨즈를 추가로 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제6항에 있어서, 상기 제1NMOS 트랜지스터의 게이트 및 상기 래치회로의 사이의 경로와 상기 제2NMOS 트랜지스터의 게이트 및 상기 셀프-부트스트랩 회로의 사이의 경로에 각각 설치되어 상기 제1 및 제2NMOS 트랜지스터의 사용을 선택하도록 하는 본딩옵션을 추가로 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제6항에 있어서, 상기 셀프-부트스트랩 회로는, 상기 래치회로로부터 상기 래치된 리드 데이터를 반전시켜 제1노드(N31)에 출력하는 논리게이트(INV31)와, 상기 래치회로로부터의 리드 데이터를 일정한 시간지연을 두고 제2노드(N32)에 전달하기 위한 제1논리 게이트 체인(INV32, INV33)과, 상기 전원전압(Vcc)에 접속된 게이트와, 상기 제2노드에 접속된 드레인과, 제3노드(N33)에 접속된 소오스를 갖고 상기 제2노드(N32)상의 신호가 전원전압(Vcc)의 전위의 하이논리를 갖을 경우 상기 제2노드(N32)상의 전위를 제3노드(N33)쪽으로 전달하는 제1트랜지스터(32)와, 상기 제1노드(N31)에 접속된 드레인과, 상기 제3노드에 접속된 게이트와, 그리고 상기 제2NMOS 트랜지스터의 게이트와 접속되는 제4노드(N25)에 접속된 소오스를 갖고, 상기 제3노드(N33)의 신호가 하이논리를 갖을 경우 상기 제1노드(N31)의 신호를 상기 제4노드(N25)쪽으로 전달되도록 하는 제2트랜지스터(M31)와, 상기 제2노드 (N32)의 신호를 시간 지연시켜 제5노드(N34)에 전달하는 제2논리 게이트 체인 (INV34, INV35,INV36 등)과, 상기 제5노드(N34) 및 상기 제4노드(N25)의 사이에 접속되어, 상기 제5노드(N34)의 신호가 전원전압(Vcc) 전위의 하이논리를 갖을 경우 상기 제4노드(N25)의 전압을 전원전압(Vcc)보다 더 높은 레벨의 전위로 부트스트래핑시키는 캐패시터(CAP1)와, 상기 제4노드(N25)의 부트스트래핑된 전위를 유지시키기 위하여, 상기 전원전압(Vcc)에 접속된 드레인 및 제6노드(N36)에 접속된 소오스를 구비하고 상기 제4노드(N25)로부터 자신의 게이트쪽으로 인가되는 신호에 의해 제어되는 제3트랜지스터(M36)와, 상기 전원전압원(Vcc)에 접속된 게이트와 상기 제6노드(N36)에 접속된 드레인 및 제7노드(N35)에 접속된 소오스를 갖는 제4트랜지스터(M34)와, 링 발진기의 출력단자(φOSC) 및 상기 제7노드(N35)의 사이에 접속되어 상기 링 발진기로부터의 하이논리가 공급될 경우에 상기 제7노드(N35)상의 전위를 전원전압(VCC)보다 높게 부트스트랩하는 제2캐패시터(CAP2)와, 상기 제7노드 (N35)에 공통 접속된 드레인 및 게이트와 그리고 상기 제4노드(N25)에 접속된 소오스를 구비하여 상기 제7노드(N35)상의 전위를 상기 제4노드(N25)쪽으로 전달하는 제5트랜지스터(M33)로 구성된 전하 펌핑수단을 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
리드 데이타를 래치하기 위한 래치회로와, 상기 래치회로에 의하여 래치된 상기 리드 데이타에 의하여 선택적으로 구동되어 출력단에 로우논리의 데이타를 발생하는 리드 로우 데이터 경로와, 그리고 상기 래치회로에 의하여 래치된 상기 리드 데이타에 의하여 선택적으로 구동되어 출력단에 로우논리의 데이타를 발생하는 리드 하이 데이터 경로로 이루어진 데이터 출력 버퍼에 있어서, 상기 리드 하이 데이타 경로가, 전원전압원에 접속된 소오스와, 상기 출력단에 접속된 드레인과, 그리고 상기 래치회로로부터의 자신의 게이트쪽으로 래치된 상기 리드 데이타에 의하여 선택적으로 구동되는 PMOS 트랜지스터와, 상기 전원전압원에 접속된 드레인과, 상기 출력단에 접속된 소오스를 구비하고 게이트쪽으로 인가되는 전압레벨에 따라 선택적으로 구동되는 NMOS 트랜지스터와, 상기 래치회로로부터의 상기 래치된 리드 데이타를 상기 전원전압(Vcc)보다 높은 전위인 고전압(Vpp) 레벨로 전이시키고 상기 전이된 고전압(Vpp)을 상기 NMOS 트랜지스터의 게이트에 인가하는 레벨 쉬프터를 포함하여 구현되는 것을 특징으로 하는 데이터 출력 버퍼.
제1항에 있어서, 상기 PMOS 트랜지스터의 벌크 바이어스로 전원전압 이상의 전위를 인가하는 것을 특징으로 하는 데이터 출력 버퍼.
제10항에 있어서, 상기 PMOS 트랜지스터의 게이트 및 상기 래치회로의 사이의 경로와 상기 NMOS 트랜지스터의 게이트 및 상기 레벨 쉬프터의 사이의 경로에 각각 설치되어 상기 PMOS 및 NMOS 트랜지스터의 사용을 선택하도록 하는 퓨즈를 추가로 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제10항에 있어서, 상기 PMOS 트랜지스터의 게이트 및 상기 래치회로의 사이의 경로와 상기 NMOS 트랜지스터의 게이트 및 상기 래벨 쉬프터의 사이의 경로에 각각 설치되어 상기 PMOS 및 NMOS 트랜지스터의 사용을 선택하도록 하는 본딩옵션을 추가로 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
리드 데이타를 래치하기 위한 래치회로와, 상기 래치회로에 의하여 래치된 상기 리드 데이타에 의하여 선택적으로 구동되어 출력단에 로우논리의 데이타를 발생하는 리드 로우 데이터 경로와, 그리고 상기 래치회로에 의하여 래치된 상기 리드 데이타에 의하여 선택적으로 구동되어 출력단에 로우논리의 데이타를 발생하는 리드 하이 데이터 경로로 이루어진 데이터 출력 버퍼에 있어서, 상기 리드 하이 데이타 경로가, 전원전압원에 접속된 드레인과, 상기 출력단에 접속된 소오스와, 그리고 상기 래치회로로부터의 자신의 게이트쪽으로 인가되는 상기 래치된 리드 데이타에 의하여 선택적으로 구동되는 제1NMOS 트랜지스터와, 상기 전원전압원에 접속된 드레인과, 상기 출력단에 접속된 소오스를 구비하고 게이트쪽으로 인가되는 전압레벨에 따라 선택적으로 구동되는 제2NMOS 트랜지스터와, 상기 래치회로로부터의 상기 래치된 리드 데이타를 상기 전원전압(Vcc)보다 높은 전위인 고전압(Vpp) 레벨로 전이시키고 상기 전이된 고전압 (Vpp)을 상기 제2NMOS 트랜지스터의 게이트에 인가하는 레벨 쉬프터를 포함하여 구현되는 것을 특징으로 하는 데이터 출력 버퍼.
제14항에 있어서, 상기 제1NMOS 트랜지스터의 게이트 및 상기 래치회로의 사이의 경로와 상기 제2NMOS 트랜지스터의 게이트 및 상기 레벨 쉬프터의 사이의 경로에 각각 설치되어 상기 제1 및 제2NMOS 트랜지스터의 사용을 선택하도록 하는 퓨즈를 추가로 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제14항에 있어서, 상기 제1NMOS 트랜지스터의 게이트 및 상기 래치회로의 사이의 경로와 상기 제2NMOS 트랜지스터의 게이트 및 상기 레벨 쉬프터의 사이의 경로에 각각 설치되어 상기 제1 및 제2NMOS 트랜지스터의 사용을 선택하도록 하는 본딩옵션을 추가로 구비하는 것을 특징으로 하는 데이타 출력 버퍼.