KR940025171A - 데이터 출력 버퍼 - Google Patents

Abstract

본 발명은 반도체 기억소자의 빠른 억세스 타임과 높은 신뢰성을 실현하기 위하여, 리드된 데이터가 셀프붙스트랩 회로나 레벨 쉬프터르 거쳐서 출력된 고전압 레벨의 신호에 의해 인에이블되는 하나의 풀업 게이트와 상기 리드된 데이터나 리드 데이터가 반전된 신호에 의해 직접 인에이블되는 또 하나의 풀업 게이트로 구성한 풀업 드라이버를 갖는 데이터 출력 버퍼에 관한 기술이다.

Description

데이터 출력 버퍼

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제 2도는 본 발명의 데이타 출력 버퍼의 제 1실시예를 도시한 상세도이고, 제 3도는 본 발명의 데이타 출력 버퍼에 사용된 셀프-붙스트랩 회로의 실시예를 도시한 상세도이고, 제 4도는 본 발명의 데이타 출력 버퍼의 제 2실시예를 도시한 상세도.

Claims (16)

1. 래치회로와 리드 로우 데이터 경로와 리드 하이 데이터 경로로 이루어진 데이터 출력 버퍼에 있어서, 리드 하이 데이터 경로에, 리드 데이터를 전원전압보다 높은 전위로 붙스트래핑(Bootstrapping)시켜 풀업 드라이버의 게이트에 전달해 주는 셀프-붙스트랩(Self Bootstrap)회로와, 소오스는 전원전압에 접속되고 드레인은 데이터 출력 버퍼의 출력단에 연결되고 게이트는 상기의 셀프-붙스트랩 회로의 출력 전위에 의해 제어되는 NMOS 트랜지스터와, 소오스는 전원전압에 접속되고 드레인은 데이타 출력 버퍼의 출력단에 연결되고 게이트는 상기의 리드 데이타에 의해 제어되는 PMOS 트랜지스터로 구성된 풀업 드라이버단을 포함하여 구현하는 것을 특징으로 하는 데이터 출력 버퍼.
2. 제 1항에 있어서, 상기의 PMOS 트랜지스터의 벌크 바이어스로 전원전압 이상의 전위를 인가하는 것을 특징으로 하는 데이터 출력 버퍼.
3. 제 1항에 있어서, 풀업 드라이버단의 PMOS 트랜지스터와 NMOS 트랜지스터를 선택적으로 사용하기 위하여, 상기 NMOS 트랜지스터의게이트와 PMOS 트랜지스터를 구동하는 임계 경로에 퓨즈 옵션(Fuse Option)을 사용하는 것을 특징으로 하는 데이터 출력 버퍼.
4. 제 1항에 있어서, 풀업 드라이버단의 PMOS 트랜지스터와 NMOS 트랜지스터를 선택적으로 사용하기 위하여, 상기 NMOS 트랜지스터의게이트와 PMOS 트랜지스터를 구동하는 임계 경로에 본딩 옵션(Bonding Option)을 사용하는 것을 특징으로 하는 데이터 출력 버퍼.
5. 제 1항에 있어서, 셀프-붙스트랩 회로는, 리드 데이터를 입력하고 출력 노드를 N31로 하는 논리 게이트(INV31)와, 리드 데이터르 일정한 시간지연을 두고 노드 N32에 전달하기 위한 제 1논리 게이트 체인(INV32,INV33 등)과, 게이트 전원전압 Vcc에 접속되고 소오스가 상기 제 1논리 게이트 체인(INV32,INV33 등)의 출력노드 N32에 연결되며, 노드 N32가 로직하이로 Vcc 전위를 가질 경우, 드레인인 노드 N33에 Vcc-Vt(Vt:문턱 전압)의 전위를 전달하는 트랜지스터 M32와, 드레인이 상기 논리 게이트(INV31)의 출력 노드 N31에 접속되고 게이트는 상기 트랜지스터 M32의 드레인에 접속되어, 노드 N31에 로직하이가 전달될 경우 노드 N31과 노드 N33간에 설프-붙스트랩이 일어나서 풀(Full) Vcc전위가 소오스인 노드 N25에 전달되도록 하는 트랜지스터 M31과, 상기 노드 N32의 신호를 시간지연시켜 노드 N34에 전달하는 제 2논리 게이트 체인(INV34,INV35,INV36 등)과, 드레인과 소오스가 상기 노드 N34에 접속되고 게이트가 상기 트랜지스터 M31의 소오스인 노드 N25에 연결되며, 게이트인 노드 N25의 전위가 풀 Vcc로 전이한 후 상기 노드 N34의 전위가 로직로우에서 로직하이로 전이하게 되면 노드 N34와 노드 N25사이에 붙스트랩핑이 일어나서 노드 N25의 전위를 전원전압보다 더 높은 레벨로 전이시키는 역할을 하는 캐패시터 구조의 CAP1과, 노드 N25의 붙스트래핑된 전위를 유지시키기 위하여 소오스는 전원전압 Vcc에 접속되고 게이트는 노드 N25에 의해 제어되는 트랜지스터 M35와 드레인은 상기 트랜지스터 M35의 드레인에 접속되고 게이트는 전원접압에 접속된 트랜지스터 M34오 드레인과 소오스는 링 발진기의 출력OSC에 접속되고 게이트는 상기 트랜지스터 M34의 소오스에 접속되어 트랜지스터 M34의소오스인 노드 N35가 Vcc보다 약간 낮은 전위를 가진후OSC신호가 로직하이로 전이하면 상기의 CAP1과 같이 붙스트래핑을 일으켜 노드 N35의 전위를 전원전압보다 높은 레벨로 전이시키는 캐패시터 구조의 CAP2와 드레인과 게이트가 노드 N35에 연결된 다이오드 구조를 이루고 있으며 노드 N35의 전위를 소오스인 노드 N25에 전달해주는 역활을 하는 트랜지스터 M33로 구성하는 것을 특징으로 하는 데이타 출력 버퍼.
6. 래치회로와 리드 로우 데이터 경로와 리드 하이 데이터 경로로 이루어진 데이타 출력 버퍼에 있어서, 리드 하이 데이터 경로에, 리드 데이터를 전원전압보다 높은 전위로 붙스트래핑시켜 풀업 드라이버의 게이트에 전달해 주는 셀프-붙스트랩 회로와, 소오스는 전원전압에 접속되고 드레인은 데이터 출력 버퍼의 출력단에 연결되고 게이트는 상기의 셀프-붙스트랩 회로의 출력 전위에 의해 제어되는 제 1NMOOS 트랜지스터와, 소오스는 전원전압에 접속되고 드레인은 데이터 출력 버퍼의 출력단에 연결되고 게이트는 상기의 리드 데이터가 반전된 신호에 의해 제어되는 제 2NMOS 트랜지스터로 구성된 구성된 풀업 드라이버단을 포함하여 구현하는 것을 특징으로 하는 데이터 출력 버퍼.
7. 제 6항에 있어서, 풀업 드라이버단의 두개의 NMOS 트랜지스터를 선택적으로 사용하기 위하여, 상기 제1NMOS 트랜지스터의 게이트와 제2NMOS 트랜지스터의 게이트를 구동하는 임계 경로에 퓨즈 옵션을 사용하는 것을 특징으로 하는 데이터 출력 버퍼.
8. 제 6 항에 있어서, 풀업 드라이버단의 두개의 NMOS 트랜지스터를 선택적으로 사용하기 위하여, 상기 제1NMOS 트랜지스터의 게이트와 제2NMOS 트랜지스터의 게이트를 구동하는 임계 경로에 본딩 옵션을 사용하는 것을 특징으로 하는 데이터 출력 버퍼.
9. 제 6 항에 있어서, 셀프-붙스트랩 회로는, 리드 데이터를 입력하고 출력 노드를 N31로 하는 논리 게이트(INV31)와, 리드 데이터를 일정한 시간지연을 두고 노드 N32에 전달하기 위한 제 1논리 게이트 체인(INV32, INV33 등)과, 게이트가 전원전압 Vcc에 접속되고 소오스가 상기 제 1논리 게이트 체인(INV32,INV33 등)의 출력 노드 N32에 연결되며, 노드 N32가 로직하이로 Vcc 전위를 가질 경우, 드레인인 노드 N33 Vcc-Vt (Vt:문턱 전압)의 전위를 전달하는 트랜지스터 M32와, 드레인이 상기 논리 게이트(INV31)의 출력 노드 N31에 접속되고 게이트는 상기 트랜지스터 M32의 드레인에 접속되어, 노드 N31에 로직하이가 전달될 경우 노드 N31과 노드 N33간에 셀프-붙스트랩이 일어나서 풀(Full) Vcc 전위가 소오스인 노드 N25에 전달되도록 하는 트랜지스터 M31과, 상기의 노드 N32의 신호를 시간지연시켜 노드 N34에 전달하는 제 2논리 게이트 체인 (INV34,INV35,INV36 등)과, 드레인과 소오스가 상기 노드 N34에 접속되고 게이트가 상기 트랜지스터 M31인 소오스인 노드 N25에 연결되며, 게이트인 노드 N25의 전위가 풀 Vcc로 전이한 후 상기 노드 N34의 전위가 로직로우에서 로직하이로 전이하게 되면 노드 N34와 N25 사이에 붙스트랩핑이 일어나서 노드 N25의 전위를 전원전압보다 더 높은 레벨로 전이시키는 역할을 하는 캐패시터 구조의 CPA1과, 노드 N25의 붙스트래핑된 전위를 유지시키기 위하여 소오스는 전원전압 Vcc에 접속되고 게이트는 노드 N25에 의해 제어되는 트랜지스터 M35와 드레인은 상기 트랜지스터 M35의 드레인에 접속되고 게이트는 전원전압에 접속된 트랜지스터 M34와 드레인과 소오스는 링 발진기의 출력OSC에 접속되고 게이트는 상기 트랜지스터 M34의 소오스에 접속되어 트랜지스터 M34의 소오스인 노드 N35가 Vcc보다 약간 낮은 전위를 가진 후OSC 신호가 로직하이로 전이하면 사기의 CAP1과 같은 붙스트래핑을 일으켜 노드 N35의 전위를 전원전압보다 높은 레벨로 전이시키는 캐패시터 구조의 CAP2와 드레인과 게이트가 노드 N35에 연결된 다이오드 구조를 이루고 있으며 노드 N35의 전위를 소오스인 노드 N25에 전달해 주는 역할을 하는트랜지스터 M33로 구성되는 것을 특징으로 하는 데이터 출력 버퍼.
10. 래치회로와 리드 로우 데이터 경로와 리드 하이 데이터 경로로 이루어진 데이터 출력 버퍼에 있어서, 리드 하이 데이터 경로에, 리드 데이터를 전원전압보다 높은 전위인 Vpp레벨로 전이시켜 풀업 드라이버의 게이트에 전달해 주는 레벨 쉬프터(Level Shifter)와, 소오스는 전원전압에 접속되고 드레인은 데이터 출력버퍼의 출력단에 연결되고 게이트는 상기의 레벨 쉬프터의출력 전위에 의해 제어되는 NMOS 트랜지스터와, 소오스는 전원전압에 접속되고 드레인은 데이터 출력 버퍼의 출력단에 연결되고 게이트는 상기 리드 데이터에 의해 제어되는 PMOS 트랜지스터로 구성된 풀업 드라이버단을 포함하여 구현하는 것을 특징으로 하는 데이터 출력 버퍼.
11. 제 10항에 있어서, 상기의 PMOS 트랜지스터의 벌크 바이어스로 전원전압 이상의 전위를 인가하는 것을 특징으로 하는 데이터 출력 버퍼.
12. 제 10항에 있어서, 풀업 드라이버단의 PMOS 트랜지스터와 NMOS 트랜지스터를 선택적으로 사용하기 위하여, 상기 NMOS 트랜지스터의 게이트와 PMOS 트랜지스터를 구동하는 임계 경로에 퓨즈 옵션을 사용하는 것을 특징으로 하는 데이터 출력 버퍼.
13. 제 10항에 있어서, 풀업 드라이버단의 PMOS 트랜지스터와 NMOS 트랜지스터를 선택적으로 사용하기 위하여, 상기 NMOS 트랜지스터의 게이트와 PMOS 트랜지스터를 구동하는 임계 경로에 본딩 옵션을 사용하는 것을 특징으로 하는 데이터 출력 버퍼.
14. 래치회로와 리드 로우 데이터 경로와 리드 하이 데이터 경로로 이루어진 데어터 출력 버퍼에 있어서, 리드 하이 데이터 경로에, 리드 데이터를 전원전압보다 높은 전위인 Vpp레벨로 전이시켜 풀업 드라이버의 게이트에 전달해 주는 레벨 쉬프터와, 소오스는 전원전압에 접속되고 드레인은 데이터 출력 버퍼의 출력단에 연결되고 게이트는 상기의 레벨 쉬프터의 출력 전위에 의해 제어되는 제 1NMOS 트랜지스터와, 소오스는 전원전압에 접속되고 드레인은 데이터 출력 버퍼의 출력단에 연결되고 게이트는 상기의 리드 데이터가 반전된 신호에 의해 제어되는 제 2NMOS 트랜지스터로 구성된 풀업 드라이버단을 포함하여 구현하는 것을 특징으로 하는 데아타 출력 버퍼.
15. 제 14항에 있어서, 풀업 드라이버단의 두개의 NMOS 트랜지스터를 선택적으로 사용하기 위하여, 상기 제 1NMOS 트랜지스터의 게이트와 제 2NMOS 트랜지스터의 게이트를 구동하는 임계 경로에 퓨즈 옵션을 사용하는 것을 특징으로 하는 데이타 출력 버퍼.
16. 제 14항에 있어서, 풀업 드라이버단의 두개의 NMOS 트랜지스터를 선택적으로 사용하기 위하여, 상기 제 1NMOS 트랜지스터의 게이트와 제 2NMOS 트랜지스터의 게이트를 구동하는 임계 경로에 본딩 옵션을 사용하는 것을 특징으로 하는 데이타 출력 버퍼.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.