JP2781172B2 - アドレス遷移検出回路 - Google Patents

アドレス遷移検出回路

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JP2781172B2
JP2781172B2 JP8259598A JP25959896A JP2781172B2 JP 2781172 B2 JP2781172 B2 JP 2781172B2 JP 8259598 A JP8259598 A JP 8259598A JP 25959896 A JP25959896 A JP 25959896A JP 2781172 B2 JP2781172 B2 JP 2781172B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ素子のアドレ
ス遷移検出回路に係り、特にメモリ素子に入力されるア
ドレス信号のパルス幅の長さに係わらず内部回路で必要
とするパルス幅を有するアドレス遷移検出信号を発生さ
せて誤動作を防止し得るアドレス遷移検出回路に関す
る。
【０００２】
【従来の技術】アドレス遷移検出回路は、入力アドレス
が変化するごとに一定の幅を有するアドレス遷移検出信
号を発生させ、メモリ素子のデータバス線を等化及びプ
リチャージさせる回路である。従って、アドレス遷移検
出信号は、同期されるデータバス線の充分な等化及び充
電によって内部回路を安定的に動作させるために常に一
定以上の幅を有しなければならない。
【０００３】図５は従来の技術によるアドレス遷移検出
回路図である。従来の技術によるアドレス遷移検出回路
はアドレス入力部１１０、ラッチ部１２０、第１及び第
２遅延部１３０，１４０、アドレス遷移検出信号出力部
１５０からなる。
【０００４】アドレス入力部１１０は入力されるチップ
選択信号ＣＳバーとアドレス信号ＡＤＳを否定論理和す
るＮＯＲゲートＮＯ１で構成される。チップ選択信号Ｃ
Ｓバーは‘ロー’でアクティブなので、アドレス入力部
１１０は入力されるアドレス信号ＡＤＳと反対位相の信
号を出力する。
【０００５】ラッチ部１２０はインバータＩ１１とＮＡ
ＮＤゲートＮＡ１１，ＮＡ１２からなる。ＮＡＮＤゲー
トＮＡ１１はＮＯＲゲートＮＯ１の出力がインバータＩ
１１によって反転して第１入力端に入力されるように接
続され、ＮＡＮＤゲートＮＡ１２はＮＯＲゲートＮＯ１
の出力が直接第１入力端に入力されるように接続され
る。そして、ＮＡＮＤゲートＮＡ１１，ＮＡ１２は第２
入力端にＮＡＮＤゲートＮＡ１２，ＮＡ１１の出力が入
力されるように接続され、それぞれの第１入力端に入力
される信号を反転して互いに反対位相の信号を出力す
る。即ち、ＮＡＮＤゲートＮＡ１１，ＮＡ１２のうち第
１入力端に‘ロー’として入力されるものは、第２入力
端の信号と関係なく‘ハイ’として出力され、第１入力
端に‘ハイ’として入力されるものは第２入力端にも
‘ハイ’が入力されて‘ロー’として出力される。そし
て、ＮＡＮＤゲートＮＡ１１，ＮＡ１２は入力されるア
ドレス信号ＡＤＳが変わらなければ出力状態が保持され
る。
【０００６】第１及び第２遅延部１３０，１４０はそれ
ぞれ直列接続されたインバータＩ１２，Ｉ１３とインバ
ータＩ１４，Ｉ１５からなる。第１遅延部１３０はＮＡ
ＮＤゲートＮＡ１１の出力が、第２遅延部１４０はＮＡ
ＮＤゲートＮＡ１２の出力が入力されるように接続さ
れ、入力される信号を所定の時間遅延させて出力する。
【０００７】アドレス遷移検出信号出力部１５０はＰＭ
ＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４とＮ
ＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４か
らなり、ＣＭＯＳフリップ・フロップの構成を有する。
すなわち、電源電圧Ｖｄｄと接地との間にＰＭＯＳトラ
ンジスタＰ１１，Ｐ１２とＮＭＯＳトランジスタＮ１
１，Ｎ１２がそれぞれ直列に、また、ＰＭＯＳトランジ
スタＰ１３，Ｐ１４とＮＭＯＳトランジスタＮ１３，Ｎ
１４がそれぞれ直列に接続される。そして、第１遅延部
１３０の出力がＰ及びＮＭＯＳトランジスタＰ１１，Ｎ
１４のゲートに、第２遅延部１４０の出力がＰ及びＮＭ
ＯＳトランジスタＰ１３，Ｎ１２のゲートに入力される
ように接続される。なお、ＮＡＮＤゲートＮＡ１１の出
力はＰ及びＮＭＯＳトランジスタＰ１２，Ｎ１１のゲー
トに、ＮＡＮＤゲートＮＡ１２の出力はＰ及びＮＭＯＳ
トランジスタＰ１４，Ｎ１３のゲートに入力されるよう
に接続される。Ｐ及びＮＭＯＳトランジスタＰ１２，Ｎ
１１とＰ及びＮＭＯＳトランジスタＰ１４，Ｎ１３のド
レイン共通接続部は出力端にアドレス遷移検出信号ＡＴ
ＤＳを出力する。このアドレス遷移検出信号ＡＴＤＳは
‘ロー’でアクティブ状態であり、この時、内部回路を
駆動させる。
【０００８】次に、上述した構成のアドレス遷移検出回
路の動作を説明する。ＮＯＲゲートＮＯ１にチップ選択
信号ＣＳバーと、内部回路で必要とするアドレス遷移検
出信号ＡＴＤＳより長いパルス幅を有するアドレス信号
ＡＤＳとが入力される。いま、アドレス信号ＡＤＳが
‘ハイ’または‘ロー’で入力されると、ＮＯＲゲート
ＮＯ１は‘ロー’のチップ選択信号ＣＳバーによって、
入力されるアドレス信号ＡＤＳと反対位相の‘ロー’ま
たは‘ハイ’信号をラッチ部１２０へ出力する。
【０００９】ＮＯＲゲートＮＯ１はアドレス信号ＡＤＳ
が‘ロー’で入力されると、‘ハイ’信号をラッチ部１
２０へ出力する。ＮＯＲゲートＮＯ１から出力された
‘ハイ’信号はＮＡＮＤゲートＮＡ１１の第１入力端に
インバータＩ１１を介して‘ロー’として入力され、且
つＮＡＮＤゲートＮＡ１２の第１入力端に直接入力され
るので、ＮＡＮＤゲートＮＡ１１は第２入力端の信号と
関係なく‘ハイ’信号を出力する。このＮＡＮＤゲート
ＮＡ１１から出力された‘ハイ’信号はＮＡＮＤゲート
ＮＡ１２の第２入力端に入力され、これによりＮＡＮＤ
ゲートＮＡ１２は‘ロー’信号を出力する。
【００１０】ＮＡＮＤゲートＮＡ１１から出力された
‘ハイ’信号はアドレス遷移検出信号出力部１５０のＰ
及びＮＭＯＳトランジスタＰ１２，Ｎ１１のゲートに、
ＮＡＮＤゲートＮＡ１２から出力された‘ロー’信号は
Ｐ及びＮＭＯＳトランジスタＰ１４，Ｎ１３のゲートに
印加される。また、ＮＡＮＤゲートＮＡ１１から出力さ
れた‘ハイ’信号は第１遅延部１３０を介して所定の時
間遅延してＰ及びＮＭＯＳトランジスタＰ１１，Ｎ１４
のゲートに印加され、ＮＡＮＤゲートＮＡ１２から出力
された‘ロー’信号は第２遅延部１４０を介して所定の
時間遅延してＰ及びＮＭＯＳトランジスタＰ１３，Ｎ１
２のゲートに印加される。従って、ＰＭＯＳトランジス
タＰ１３，Ｐ１４はゲートに印加される‘ロー’信号に
よって‘オン’となり、‘ハイ’のアドレス遷移検出信
号ＡＴＤＳを出力し、これにより内部回路は駆動されな
い。
【００１１】一方、アドレス信号ＡＤＳが‘ハイ’で入
力されると、ＮＯＲゲートＮＯ１は‘ロー’信号をラッ
チ部１２０へ出力する。従って、ＮＡＮＤゲートＮＡ１
２は第２入力端の信号と関係なく‘ハイ’信号を出力
し、ＮＡＮＤゲートＮＡ１１は‘ロー’信号を出力す
る。そして、第１及び第２遅延部１３０，１４０は所定
の時間遅延して‘ロー’信号及び‘ハイ’信号を出力す
るので、ＰＭＯＳトランジスタＰ１１，Ｐ１２は‘オ
ン’になって‘ハイ’のアドレス遷移検出信号ＡＴＤＳ
を出力する。この時にも内部回路は駆動されない。しか
し、アドレス信号ＡＤＳが‘ロー’から‘ハイ’、或い
は‘ハイ’から‘ロー’に遷移した時は、下記のように
ローレベルのアドレス遷移検出信号ＡＴＤＳが出力さ
れ、内部回路が駆動される。
【００１２】アドレス信号ＡＤＳが‘ロー’から‘ハ
イ’に遷移すると、ＮＯＲゲートＮＯ１は‘ハイ’から
‘ロー’に遷移する信号をラッチ部１２０へ出力する。
ＮＯＲゲートＮＯ１から出力された‘ハイ’から‘ロ
ー’への遷移信号はＮＡＮＤゲートＮＡ１１の第１入力
端にインバータＩ１１を介して反転して入力され且つＮ
ＡＮＤゲートＮＡ１２の第１入力端に直接入力されるの
で、ＮＡＮＤゲートＮＡ１２は第２入力端の信号と関係
なく‘ロー’から‘ハイ’に遷移する信号を出力する。
このＮＡＮＤゲートＮＡ１２から出力される‘ロー’か
ら‘ハイ’への遷移信号はＮＡＮＤゲートＮＡ１１の第
２入力端に入力され、これによりＮＡＮＤゲートＮＡ１
１は‘ハイ’から‘ロー’に遷移する信号を出力する。
【００１３】ＮＡＮＤゲートＮＡ１１から出力された
‘ハイ’から‘ロー’に遷移する信号はアドレス遷移検
出信号出力部１５０のＰ及びＮＭＯＳトランジスタＰ１
２，Ｎ１１のゲートに印加され、ＰＭＯＳトランジスタ
Ｐ１２を‘ターンオン’させ且つＮＭＯＳトランジスタ
Ｎ１１を‘ターンオフ’させる。一方、ＮＡＮＤゲート
ＮＡ１２から出力された‘ロー’から‘ハイ’に遷移す
る信号はＰ及びＮＭＯＳトランジスタＰ１４，Ｎ１３の
ゲートに印加され、ＰＭＯＳトランジスタＰ１４を‘タ
ーンオフ’させ且つＮＭＯＳトランジスタＮ１３を‘タ
ーンオフ’させる。この際、第１及び第２遅延部１３
０，１４０はＮＡＮＤゲートＮＡ１１とＮＡＮＤゲート
ＮＡ１２からの信号を所定の時間遅延させるので、遷移
前の信号、即ちアドレス信号ＡＤＳが‘ロー’であると
きの‘ハイ’及び‘ロー’の信号を出力し、この信号が
Ｐ及びＮＭＯＳトランジスタＰ１１，Ｎ１４のゲートと
Ｐ及びＮＭＯＳトランジスタＰ１３，Ｎ１２のゲートに
印加されるので、ＮＭＯＳトランジスタＮ１４とＰＭＯ
ＳトランジスタＰ１３が‘オン’状態、ＰＭＯＳトラン
ジスタＰ１１とＮＭＯＳトランジスタＮ１２がオフ状態
を保持する。これにより、アドレス遷移検出信号ＡＴＤ
はＮＭＯＳトランジスタＮ１３，Ｎ１４を介して‘ロ
ー’に遷移して出力されるので、内部回路を駆動させ
る。
【００１４】その後、所定の時間が過ぎると、第１及び
第２遅延部１３０，１４０はＮＡＮＤゲートＮＡ１１か
ら出力される遷移後の‘ロー’信号と、ＮＡＮＤゲート
ＮＡ１２から出力される遷移後の‘ハイ’信号を出力す
るので、Ｐ及びＮＭＯＳトランジスタＰ１１，Ｎ１２が
‘ターンオン’され、Ｐ及びＮＭＯＳトランジスタＰ１
３，Ｎ１４がターンオフされる。この際、前記ＰＭＯＳ
トランジスタＰ１２が‘オン’状態でありＮＭＯＳトラ
ンジスタＮ１１が‘オフ’状態であって、アドレス遷移
検出信号ＡＴＤＳはＰＭＯＳトランジスタＰ１１，Ｐ１
２を通して‘ハイ’に遷移して出力されるので、内部回
路の駆動を中止させる。従って、アドレス遷移検出信号
ＡＴＤＳは第１及び第２遅延部１３０，１４０の所定の
遅延時間だけ‘ロー’状態を保持して内部回路を駆動さ
せる。
【００１５】一方、アドレス信号ＡＤＳが‘ハイ’から
‘ロー’に遷移した時は、ＮＯＲゲートＮＯ１は‘ロ
ー’から‘ハイ’に遷移する信号をラッチ部１２０へ出
力する。従って、前記信号はインバータＩ１１を介して
反転し‘ハイ’から‘ロー’に遷移してＮＡＮＤゲート
ＮＡ１１の第１入力端に入力されるので、このＮＡＮＤ
ゲートＮＡ１１は第２入力端の信号と関係なく‘ロー’
から‘ハイ’に遷移する信号を出力し、第２ＮＡＮＤゲ
ートＮＡ１２は‘ハイ’から‘ロー’に遷移する信号を
出力する。これにより、Ｐ及びＮＭＯＳトランジスタＰ
１４，Ｎ１１を‘ターンオン’させ、Ｐ及びＮＭＯＳト
ランジスタＰ１２，Ｎ１３をターンオフさせる。この
際、第１及び第２遅延部１３０，１４０はＮＡＮＤゲー
トＮＡ１１とＮＡＮＤゲートＮＡ１２からの信号を所定
の時間遅延させるので、遷移前の信号、即ちアドレス信
号ＡＤＳが‘ハイ’であるときの‘ロー’及び‘ハイ’
信号を出力し、この信号がトランジスタＰ１１，Ｎ１
４，Ｎ１２，Ｐ１３のゲートに印加されるので、Ｐ及び
ＮＭＯＳトランジスタＰ１１，Ｎ１２が‘オン’状態、
Ｐ及びＮＭＯＳトランジスタＰ１３，Ｎ１４がオフ状態
を保持する。これにより、アドレス遷移検出信号ＡＴＤ
ＳはＮＭＯＳトランジスタＮ１１，Ｎ１２を介して‘ロ
ー’に遷移して出力されるので、内部回路を駆動させる
ことになる。
【００１６】その後、所定の時間が過ぎると、第１及び
第２遅延部１３０，１４０はＮＡＮＤゲートＮＡ１１か
ら出力される遷移後の‘ハイ’信号と、ＮＡＮＤゲート
ＮＡ１２から出力される遷移後の‘ロー’信号を出力す
るので、Ｐ及びＮＭＯＳトランジスタＰ１３，Ｎ１４が
‘ターンオフ’され、Ｐ及びＮＭＯＳトランジスタＰ１
１，Ｎ１２が‘ターンオフ’される。この際、前記ＰＭ
ＯＳトランジスタＰ１４が‘オン’状態でありＮＭＯＳ
トランジスタＮ１３が‘オフ’状態であって、アドレス
遷移検出信号ＡＴＤＳはＰＭＯＳトランジスタＰ１３，
Ｐ１４を介して‘ハイ’に遷移して出力されるので、内
部回路の駆動を中止させる。従って、アドレス遷移検出
信号ＡＴＤＳは第１及び第２遅延部１３０，１４０の所
定の遅延時間だけ‘ロー’状態を保持して内部回路を駆
動させる。
【００１７】一方、メモリの内部回路で必要とするアド
レス遷移検出信号ＡＴＤＳのパルス幅、即ち第１及び第
２遅延部１３０，１４０の遅延時間より短いパルス幅の
アドレス信号ＡＤＳが入力されると、アドレス遷移検出
信号出力部１５０はラッチ部１２０のＮＡＮＤゲートＮ
Ａ１１，ＮＡ１２の出力によって‘ハイ’から‘ロ
ー’、‘ロー’から‘ハイ’へのタイミングが決ってア
ドレス遷移検出信号ＡＴＤＳを出力する。従って、アド
レス遷移検出信号ＡＴＤＳは入力されるアドレス信号Ａ
ＤＳのパルス幅と同一の、メモリの内部回路で必要とす
るパルス幅より短いパルス幅を有するものとなる。
【００１８】
【発明が解決しようとする課題】上述したように、従来
のアドレス遷移検出回路では、内部回路で必要とするア
ドレス遷移検出信号ＡＴＤＳのパルス幅、即ち遅延部の
遅延時間より長いパルス幅を有するアドレス信号ＡＤＳ
が入力されると、必要とするパルス幅と同一のパルス幅
を有するアドレス遷移検出信号ＡＴＤＳを出力できる
が、必要とするパルス幅より短いパルス幅のアドレス信
号ＡＤＳが入力されると、入力アドレス信号ＡＤＳと同
一の短いパルス幅のアドレス遷移検出信号ＡＴＤＳしか
出力できない。この、内部回路で必要とするアドレス遷
移検出信号より短いパルス幅のアドレス遷移検出信号は
データバス線を充分等化及び充電させることができない
ので、内部回路が不安定に動作するという問題点があっ
た。
【００１９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、チップ選択信号と所定の幅を有し且つ位
相が遷移するアドレス信号とを論理演算して、前記アド
レス信号と反対に遷移する入力論理演算信号を出力する
アドレス入力部と、前記入力論理演算信号が第２帰還信
号によって第１及び第２ＮＡＮＤゲートの第１入力端に
同一及び反対の位相で伝達されるか或いは遮断され、第
１及び第２ＮＡＮＤゲートの第２入力端には第２及び第
１遅延信号が入力され、第１及び第２ラッチ信号を出力
するラッチ部と、前記第１及び第２ラッチ信号が互いに
反対の位相を有すると前記入力論理演算信号を前記第１
及び第２ＮＡＮＤゲートの第１入力端に伝達し、同じ位
相を有すると遮断する前記第２帰還信号を出力する帰還
部と、前記第１及び第２ラッチ信号を所定の時間遅延さ
せて前記第１及び第２遅延信号を出力する第１及び第２
遅延部と、前記第１及び第２ラッチ信号と前記第１及び
第２遅延信号が入力され、前記アドレス信号が遷移する
と、パルス幅が少なくとも第１または第２遅延部の遅延
時間より２倍以上であるアドレス遷移検出信号を出力す
るアドレス遷移検出信号出力部とを備えるアドレス遷移
検出回路とする。
【００２０】
【発明の実施の形態】次に添付図面を参照して本発明に
よるアドレス遷移検出回路の実施の形態を詳細に説明す
る。図１は実施の形態を示す回路図である。この実施の
形態のアドレス遷移検出回路は、アドレス入力部２１
０、ラッチ部２２０、第１及び第２遅延部２３０，２４
０、アドレス遷移検出信号出力部２５０、帰還部２６０
から構成される。アドレス入力部２１０は、入力される
チップ選択信号ＣＳバーとアドレス信号ＡＤＳを否定論
理和するＮＯＲゲートＮＯ２からなる。チップ選択信号
ＣＳバーは‘ロー’でアクティブなので、アドレス入力
部２１０は入力されるアドレス信号ＡＤＳと反対位相の
入力論理演算信号を出力する。
【００２１】ラッチ部２２０はインバータＩ２１、パス
用ＮＭＯＳトランジスタＮ２１，Ｎ２２、第１及び第２
ＮＡＮＤゲートＮＡ２１，ＮＡ２２、第１ＮＡＮＤゲー
トＮＡ２１のレベルを調節する電圧レベル調整手段とし
てのＰ及びＮＭＯＳトランジスタＰ２１，Ｎ２３，Ｎ２
４、第２ＮＡＮＤゲートＮＡ２２のレベルを調節する電
圧レベル調整手段としてのＰ及びＮＭＯＳトランジスタ
Ｐ２２，Ｎ２５，Ｎ２６からなる。前記第１ＮＡＮＤゲ
ートＮＡ２１はＮＯＲゲートＮＯ２からの入力論理演算
信号がパス用ＮＭＯＳトランジスタＮ２１を介して直接
第１入力端に入力されるように接続され、第２ＮＡＮＤ
ゲートＮＡ２２はＮＯＲゲートＮＯ２からの入力論理演
算信号がインバータＩ２１によって反転してパス用ＮＭ
ＯＳトランジスタＮ２２を介して第１入力端に入力され
るように接続される。前記第１及び第２ＮＡＮＤゲート
ＮＡ２１，ＮＡ２２の第２入力端は第２及び第１遅延部
２４０，２３０から出力される第２及び第１遅延信号が
入力されるように接続される。前記第１及び第２ＮＡＮ
ＤゲートＮＡ２１，ＮＡ２２はそれぞれの第２入力端に
入力される第２及び第１遅延信号と関係なく、第１入力
端に入力される信号を反転させて第１及び第２ラッチ信
号を出力するが、第１入力端に入力される信号の位相が
保持される間、出力される第１及び第２ラッチ信号の位
相も保持される。
【００２２】前記パス用ＮＭＯＳトランジスタＮ２１，
Ｎ２２は帰還部２６０から出力される第２帰還信号がゲ
ートに印加されるように接続され、ＮＯＲゲートＮＯ２
に入力されるアドレス信号ＡＤＳが遷移するとき、前記
入力論理演算信号を所定の時間第１及び第２ＮＡＮＤゲ
ートＮＡ２１，ＮＡ２２に伝送するのを防止する。Ｐ及
びＮＭＯＳトランジスタＰ２１，Ｎ２３，Ｎ２４とＰ及
びＮＭＯＳトランジスタＰ２２，Ｎ２５，Ｎ２６は電源
電圧Ｖｄｄと接地との間に直列に接続されるが、Ｐ及び
ＮＭＯＳトランジスタＰ２１，Ｎ２３とＰ及びＮＭＯＳ
トランジスタＰ２２，Ｎ２５はゲートに第１及び第２Ｎ
ＡＮＤゲートＮＡ２１，ＮＡ２２の出力がそれぞれ入力
されるように接続され、ＮＭＯＳトランジスタＮ２４，
Ｎ２６のゲートは帰還部２６０からの第１帰還信号が入
力されるように接続される。前記Ｐ及びＮＭＯＳトラン
ジスタＰ２１，Ｎ２３，Ｎ２４とＰ及びＮＭＯＳトラン
ジスタＰ２２，Ｎ２５，Ｎ２６は、ＮＭＯＳトランジス
タＮ２１，Ｎ２２によって入力論理演算信号が第１及び
第２ＮＡＮＤゲートＮＡ２１，ＮＡ２２へ伝送されるの
が防止されるとき、第１及び第２ＮＡＮＤゲートＮＡ２
１，ＮＡ２２の入力レベルを調節する。
【００２３】第１及び第２遅延部２３０，２４０は第１
及び第２ＮＡＮＤゲートＮＡ２１，ＮＡ２２から出力さ
れる第１及び第２ラッチ信号がそれぞれ入力されて所定
の時間遅延させるもので、インバータＩ２２，Ｉ２３と
インバータＩ２４，Ｉ２５からなる。ここで、ＩＣ化時
の基板上でのインバータＩ２２，Ｉ２３，Ｉ２４，Ｉ２
５の大きさが同一であれば、第１及び第２遅延部２３
０，２４０の遅延時間は両方ともｔである。
【００２４】アドレス遷移検出信号出力部２５０はＰＭ
ＯＳトランジスタＰ２３，Ｐ２４，Ｐ２５，Ｐ２６とＮ
ＭＯＳトランジスタＮ２７，Ｎ２８，Ｎ２９，Ｎ３０か
らなり、ＣＭＯＳフリップ・フロップの構成をもつ。す
なわち、電源電圧Ｖｄｄと接地との間にＰＭＯＳトラン
ジスタＰ２３，Ｐ２４とＮＭＯＳトランジスタＮ２７，
Ｎ２８が、更にはＰＭＯＳトランジスタＰ２５，Ｐ２６
とＮＭＯＳトランジスタＮ２９，Ｎ３０がそれぞれ直列
に接続される。そして、Ｐ及びＮＭＯＳトランジスタＰ
２３，Ｎ２７のゲートに第１ＮＡＮＤゲートＮＡ２１か
ら出力される第１ラッチ信号が、Ｐ及びＮＭＯＳトラン
ジスタＰ２５，Ｎ２９のゲートに第２ＮＡＮＤゲートＮ
Ａ２２から出力される第２ラッチ信号が入力されるよう
に接続される。また、Ｐ及びＮＭＯＳトランジスタＰ２
４，Ｎ３０のゲートに第１遅延部２３０から出力される
第１遅延信号が、Ｐ及びＮＭＯＳトランジスタＰ２６，
Ｎ２８のゲートに第２遅延部２４０から出力される第２
遅延信号が入力されるように接続される。そして、Ｐ及
びＮＭＯＳトランジスタＰ２４，Ｎ２７の共通ドレイン
とＰ及びＮＭＯＳトランジスタＰ２６，Ｎ２９の共通ド
レインは共通に接続されて出力端にアドレス遷移検出信
号ＡＴＤＳを出力する。アドレス遷移検出信号ＡＴＤＳ
は‘ロー’でアクティブ状態であり、この時、内部回路
を駆動させる。
【００２５】帰還部２６０は第３及び第４ＮＡＮＤゲー
トＮＡ２３，ＮＡ２４からなる。第３ＮＡＮＤゲートＮ
Ａ２３は第１及び第２遅延信号が入力されるように接続
されて第１帰還信号を出力し、そして、この第１帰還信
号がラッチ部２２０のＮＭＯＳトランジスタＮ２４，Ｎ
２６のゲートに入力されるように接続される。第４ＮＡ
ＮＤゲートＮＡ２４は第１及び第２ＮＡＮＤゲートＮＡ
２１，ＮＡ２２からの第１及び第２ラッチ信号と第３Ｎ
ＡＮＤゲートＮＡ２３からの第１帰還信号が入力される
ように接続されて第２帰還信号を出力し、そして、この
第２帰還信号がパス用ＮＭＯＳトランジスタＮ２１，Ｎ
２２のゲートに入力されるように接続される。
【００２６】図２（Ａ）乃至（Ｊ）は正常的なアドレス
信号ＡＤＳが入力されるときの図１の動作波形図であ
る。このときは、ＮＯＲゲートＮＯ２に‘ロー’状態の
チップ選択信号ＣＳバーと図２（Ａ）のようなアドレス
信号ＡＤＳが印加される。このアドレス信号ＡＤＳはメ
モリ素子の内部回路を駆動させるために要求されるアド
レス遷移検出信号ＡＴＤＳの最小幅より大きい幅Ｔ１を
有する。
【００２７】このアドレス信号ＡＤＳが入力され、アド
レス信号ＡＤＳが‘ロー’から‘ハイ’に遷移すると、
ＮＯＲゲートＮＯ２はアドレス信号ＡＤＳを反対位相に
した、即ち‘ハイ’から‘ロー’に遷移した入力論理演
算信号をラッチ部２２０へ出力する。この際、第１及び
第２ＮＡＮＤゲートＮＡ２１，ＮＡ２２からの第１及び
第２ラッチ信号と第１及び第２遅延部２３０，２４０か
らの第１及び第２遅延信号は以前状態、即ちアドレス信
号ＡＤＳが‘ロー’であるときの状態を保持する。すな
わち、第１ラッチ信号と第１遅延信号は‘ロー’状態、
第２ラッチ信号と第２遅延信号は‘ハイ’状態として出
力される。従って、第４ＮＡＮＤゲートＮＡ２４は‘ロ
ー’及び‘ハイ’状態の第１及び第２ラッチ信号が入力
され、‘ハイ’状態の第２帰還信号を出力してＮＭＯＳ
トランジスタＮ２１，Ｎ２２を‘ターンオン’させる。
【００２８】従って、第１ＮＡＮＤゲートＮＡ２１の第
１入力端には入力論理演算信号が図２（Ｂ）のように
‘ハイ’から‘ロー’に遷移して直接入力され、第２入
力端には以前状態で第２遅延信号が‘ハイ’状態で入力
される。従って、第１ＮＡＮＤゲートＮＡ２１から出力
される第１ラッチ信号は図２（Ｆ）のように‘ロー’か
ら‘ハイ’に遷移して、アドレス遷移検出信号出力部２
５０のＰＭＯＳトランジスタＰ２３を‘ターンオフ’さ
せ且つＮＭＯＳトランジスタＮ２７を‘ターンオン’さ
せる。この際、‘ハイ’状態の第２遅延信号によってＮ
ＭＯＳトランジスタＮ２８が‘ターンオン’状態を保持
するので、ＮＭＯＳトランジスタＮ２７，Ｎ２８を介し
てアドレス遷移検出信号ＡＴＤＳは図２（Ｊ）のように
‘ロー’に遷移して活性状態が始まる。
【００２９】このとき、第２ＮＡＮＤゲートＮＡ２２の
第１入力端には入力論理演算信号がインバータＩ２１に
よって反転して図２（Ｃ）のように‘ロー’から‘ハ
イ’に遷移して入力され、第２入力端には‘ロー’状態
の第１遅延信号が入力される。従って、第２ＮＡＮＤゲ
ートＮＡ２２から出力される第２ラッチ信号は第１入力
端に入力される反転された入力論理演算信号に構わず図
２（Ｈ）のように‘ハイ’状態を保持する。
【００３０】‘ハイ’状態の第１及び第２ラッチ信号は
ＰＭＯＳトランジスタＰ２１，Ｐ２２を‘ターンオフ’
させるとともに、ＮＭＯＳトランジスタＮ２３，Ｎ２５
を‘ターンオン’させる。このとき、同時に、‘ロー’
及び‘ハイ’状態の第１及び第２遅延信号によって第３
ＮＡＮＤゲートＮＡ２３から出力される第１帰還信号が
‘ハイ’状態を保持するので、ＮＭＯＳトランジスタＮ
２４，Ｎ２６が‘ターンオン’状態となる。従って、第
１及び第２ＮＡＮＤゲートＮＡ２１，ＮＡ２２の第１入
力端はＮＭＯＳトランジスタＮ２３，Ｎ２４あるいはＮ
ＭＯＳトランジスタＮ２５，Ｎ２６を介して‘ロー’状
態に保持される。この際、第１及び第２ラッチ信号と第
１帰還信号がそれぞれ‘ハイ’状態を保持するので、第
４ＮＡＮＤゲートＮＡ２４から出力される第２帰還信号
は図２（Ｅ）のように‘ハイ’から‘ロー’に遷移す
る。従って、ＮＭＯＳトランジスタＮ２１，Ｎ２２を
‘ターンオフ’させて入力論理演算信号が第１及び第２
ＮＡＮＤゲートＮＡ２１，ＮＡ２２に伝送されるのを遮
断し、第１及び第２ＮＡＮＤゲートＮＡ２１，ＮＡ２２
のそれぞれの第１入力端を‘ロー’状態にする。
【００３１】前記第１ラッチ信号が図２（Ｆ）のように
‘ロー’から‘ハイ’に遷移する状態は、図２（Ｇ）の
ように第１遅延部２３０による所定の遅延時間（ｔ）遅
延した後、第１遅延部２３０出力の第１遅延信号を‘ハ
イ’状態にする。従って、第３ＮＡＮＤゲートＮＡ２３
の出力は‘ロー’、第４ＮＡＮＤゲートＮＡ２４の出力
は‘ハイ’になり、ＮＭＯＳトランジスタＮ２１，Ｎ２
２を‘ターンオン’させて第２ＮＡＮＤゲートＮＡ２２
の第１入力端を‘ハイ’にする。従って、第２ラッチ信
号は図２（Ｈ）のように‘ハイ’から‘ロー’に遷移す
る。この際、‘ハイ’から‘ロー’に遷移する第２ラッ
チ信号は第２遅延部２４０による所定の遅延時間（ｔ）
遅延した後、第２遅延部２４０出力の第２遅延信号を
‘ロー’状態とし、第１ＮＡＮＤゲートＮＡ２１の第２
入力端を‘ロー’状態にする。従って、第１ＮＡＮＤゲ
ートＮＡ２１出力の第１ラッチ信号は‘ハイ’状態を保
持する。
【００３２】そして、前記のように第２遅延信号が‘ハ
イ’から‘ロ’状態に遷移すれば、ＮＭＯＳトランジス
タＮ２８が‘ターンオフ’する一方、ＰＭＯＳトランジ
スタＰ２６が‘ターンオン’し、この時第２ラッチ信号
も‘ロー’状態でＰＭＯＳトランジスタＰ２５も‘ター
ンオン’するので、ＰＭＯＳトランジスタＰ２５，Ｐ２
６を介して図２（Ｊ）のようにアドレス遷移検出信号Ａ
ＴＤＳは‘ハイ’状態に遷移し、活性状態が完了する。
従って、この動作によれば、第１及び第２遅延部２３
０，２４０のそれぞれの遅延時間ｔを加算した時間２ｔ
の間ＮＭＯＳトランジスタＮ２７，Ｎ２８が‘ターンオ
ン’されて‘ロー’状態のアドレス遷移検出信号ＡＴＤ
Ｓが出力される。
【００３３】なお、上記の動作において、第１及び第２
遅延信号がそれぞれ‘ハイ’状態であると、第３ＮＡＮ
ＤゲートＮＡ２３から出力される第１帰還信号は‘ロ
ー’状態になる。そして、第１帰還信号が‘ロー’状態
になると、ＮＭＯＳトランジスタＮ２４，Ｎ２６が‘タ
ーンオフ’されるとともに、第４ＮＡＮＤゲートＮＡ２
４から出力される第２帰還信号が‘ハイ’状態になるの
で、ＮＭＯＳトランジスタＮ２１，Ｎ２２が‘ターンオ
ン’される。さらに、ＮＭＯＳトランジスタＮ２１，Ｎ
２２が‘ターンオン’されると、‘ロー’状態の入力論
理演算信号は第１ＮＡＮＤゲートＮＡ２１の第１入力端
には直接入力され、第２ＮＡＮＤゲートＮＡ２２の第１
入力端にはインバータＩ２１によって‘ハイ’に反転し
て入力される。この際、第１及び第２ＮＡＮＤゲートＮ
Ａ２１，ＮＡ２２の第２入力端に入力される第１及び第
２遅延信号が全て‘ハイ’状態を保持するので、第１ラ
ッチ信号は‘ハイ’に保持され、第２ラッチ信号は‘ロ
ー’に遷移する。
【００３４】また、ＮＯＲゲートＮＯ２から第２ＮＡＮ
ＤゲートＮＡ２２の第１入力端に入力される‘ハイ’状
態の入力論理演算信号は、ＮＭＯＳトランジスタＮＡ２
２のしきい値電圧ＶT だけ電圧降下が生じる。しかし、
‘ロー’状態の第２ラッチ信号によってＰＭＯＳトラン
ジスタＰ２２が‘ターンオン’され、ＮＭＯＳトランジ
スタＮ２５が‘ターンオフ’されるので、第２ＮＡＮＤ
ゲートＮＡ２２の第１入力端に入力される信号は電源電
圧Ｖｄｄによって電圧が補償された‘ハイ’状態にな
る。
【００３５】以上は、入力されるアドレス信号ＡＤＳが
‘ロー’から‘ハイ’に遷移する場合であるが、‘ハ
イ’から‘ロー’に遷移する場合にも、第１及び第２遅
延部２３０，２４０のそれぞれの遅延時間ｔを加算した
時間２ｔの間ＮＭＯＳトランジスタＮ２９，Ｎ３０が
‘ターンオン’されて‘ロー’状態のアドレス遷移検出
信号ＡＴＤＳが出力される。
【００３６】図３（Ａ）乃至（Ｊ）は第１及び第２遅延
部２３０，２４０の遅延時間ｔより短いパルスのアドレ
ス信号ＡＤＳが入力されたときの図１の動作波形図であ
る。このときは、ＮＯＲゲートＮＯ２に‘ロー’状態の
チップ選択信号ＣＳバーと図３（Ａ）のようなアドレス
信号ＡＤＳが印加される。このアドレス信号ＡＤＳの幅
Ｔ２はメモリ素子の内部回路を駆動させるために要求さ
れるアドレス遷移検出信号ＡＴＤＳの最小幅２ｔの１／
２より短いので、ＮＭＯＳトランジスタＮ２１，Ｎ２２
が‘ターンオン’される前に‘ロー’に遷移する。即ち
ｔ＞Ｔ２である。
【００３７】前記アドレス信号ＡＤＳが入力され、この
アドレス信号ＡＤＳが‘ロー’から‘ハイ’に遷移する
と、ＮＯＲゲートＮＯ２はアドレス信号ＡＤＳを反対位
相にした、即ち‘ハイ’から‘ロー’に遷移した入力論
理演算信号をラッチ部２２０へ出力する。この際、第１
及び第２ＮＡＮＤゲートＮＡ２１，ＮＡ２２からの第１
及び第２ラッチ信号と第１及び第２遅延部２３０，２４
０からの第１及び第２遅延信号は以前の状態、すなわち
第１ラッチ信号と第１遅延信号は‘ロー’状態、第２ラ
ッチ信号と第２遅延信号は‘ハイ’状態を保持するの
で、第４ＮＡＮＤゲートＮＡ２４の‘ハイ’出力により
ＮＭＯＳトランジスタＮ２１，Ｎ２２は‘ターンオン’
状態を保持する。従って、第１ＮＡＮＤゲートＮＡ２１
の第１入力端には図３（Ｂ）のように入力論理演算信号
が‘ハイ’から‘ロー’に遷移して入力され、第２入力
端には以前の状態の第２遅延信号が‘ハイ’で入力され
る。従って、第１ラッチ信号は図３（Ｆ）のように‘ロ
ー’から‘ハイ’に遷移して、アドレス遷移検出信号出
力部２５０のＰＭＯＳトランジスタＰ２３を‘ターンオ
フ’させ且つＮＭＯＳトランジスタＮ２７を‘ターンオ
ン’させる。この際、以前状態の‘ハイ’の第２遅延信
号によってＮＭＯＳトランジスタＮ２８が‘ターンオ
ン’状態を保持するので、アドレス遷移検出信号ＡＴＤ
ＳはＮＭＯＳトランジスタＮ２７，Ｎ２８を介して図３
（Ｊ）のように‘ロー’に遷移して活性状態が始まる。
【００３８】このとき、第２ＮＡＮＤゲートＮＡ２２の
第１入力端には前記入力論理演算信号がインバータＩ２
１によって反転して図３（Ｃ）のように‘ロー’から
‘ハイ’に遷移して入力され、第２入力端には第１遅延
信号が‘ロー’状態に入力される。従って、第２ＮＡＮ
ＤゲートＮＡ２２から出力される第２ラッチ信号は第１
入力端に入力される信号と関係なく、図３（Ｈ）のよう
に‘ハイ’状態を保持する。
【００３９】そして、前記第１及び第２遅延部２３０，
２４０から出力される第１及び第２遅延信号が‘ロー’
及び‘ハイ’状態で第３ＮＡＮＤゲートＮＡ２３から出
力される第１帰還信号が図３（Ｄ）のように‘ハイ’状
態になり、かつ第２ラッチ信号が‘ハイ’状態であるの
で、前記第１ラッチ信号が‘ハイ’状態になると、第４
ＮＡＮＤゲートＮＡ２４から出力される第２帰還信号は
図３（Ｅ）のように‘ハイ’から‘ロー’に遷移してＮ
ＭＯＳトランジスタＮ２１，Ｎ２２を‘ターンオフ’さ
せる。従って、入力論理演算信号が第１及び第２ＮＡＮ
ＤゲートＮＡ２１，ＮＡ２２へ伝送されるのを遮断し
て、第１ＮＡＮＤゲートＮＡ２１の第１入力を図３
（Ｂ）のように‘ロー’状態に保持させ、第２ＮＡＮＤ
ゲートＮＡ２２の第１入力を図３（Ｃ）のように‘ハ
イ’から‘ロー’状態に遷移させる。従って、前記ＮＯ
ＲゲートＮＯ２に入力されるアドレス信号ＡＤＳが図３
（Ａ）に示すように‘ハイ’から‘ロー’に遷移して
も、ＮＭＯＳトランジスタＮ２１，Ｎ２２が‘ターンオ
フ’状態を保持するので、第１及び第２ＮＡＮＤゲート
ＮＡ２１，ＮＡ２２の第１入力端の状態が変わらず‘ロ
ー’に保持される。
【００４０】また、図３（Ｆ）のように‘ロー’から
‘ハイ’に遷移する状態の第１ラッチ信号は第１遅延部
２３０に入力され、この第１遅延部２３０は所定の時間
ｔ遅延した‘ハイ’状態の第１遅延信号を図３（Ｇ）の
ように出力して第２ＮＡＮＤゲートＮＡ２２の第２入力
端が‘ハイ’状態となるようにする。この際、第２ＮＡ
ＮＤゲートＮＡ２２は第１入力端に‘ロー’状態の信号
が入力されるので、第２ラッチ信号は図３（Ｈ）のよう
に‘ハイ’状態を保持する。また、第１遅延信号が‘ハ
イ’状態となると、第１及び第２遅延信号によって第３
ＮＡＮＤゲートＮＡ２３から出力される第１帰還信号は
図３（Ｄ）のように‘ハイ’から‘ロー’に遷移し、こ
れにより第４ＮＡＮＤゲートＮＡ２４から出力される第
２帰還信号は図３（Ｅ）のように‘ロー’から‘ハイ’
に遷移してＮＭＯＳトランジスタＮ２１，Ｎ２２を‘タ
ーンオン’させる。
【００４１】従って、ＮＭＯＳトランジスタＮ２１，Ｎ
２２はアドレス遷移検出信号ＡＴＤＳが図３（Ｊ）のよ
うに‘ロー’に遷移して活性状態が始まった後、第１及
び第２遅延部２３０，２４０の遅延時間ｔの間‘ターン
オフ’状態になる。これに対して、アドレス信号ＡＤＳ
はパルス幅が前記第１及び第２遅延部２３０，２４０の
遅延時間ｔより短いので、ＮＭＯＳトランジスタＮ２
１，Ｎ２２がオンした時はＮＯＲゲートＮＯ２に‘ロ
ー’状態として入力され、ＮＯＲゲートＮＯ２の出力は
‘ハイ’状態となり、第１ＮＡＮＤゲートＮＡ２１の第
１入力端は‘ハイ’状態、第２ＮＡＮＤゲートＮＡ２２
の第１入力端は‘ロー’状態となる。このとき、第２入
力端に入力される第１及び第２遅延信号が‘ハイ’状態
なので、前述のようにＮＭＯＳトランジスタＮ２１，Ｎ
２２が‘オン’すると、第１ＮＡＮＤゲートＮＡ２１か
ら出力される第１ラッチ信号は図３（Ｆ）のように‘ハ
イ’から‘ロー’に遷移し、第２ＮＡＮＤゲートＮＡ２
２から出力される第２ラッチ信号は図３（Ｈ）のように
‘ハイ’状態を保持する。
【００４２】そして、‘ロー’状態に遷移した第１ラッ
チ信号は、アドレス遷移検出信号出力部２５０のＰＭＯ
ＳトランジスタＰ２３を‘ターンオン’させ、ＮＭＯＳ
トランジスタＮ２７を‘ターンオフ’させる。しかし、
このとき、‘ハイ’状態の第１遅延信号と‘ハイ’状態
の第２ラッチ信号でＮＭＯＳトランジスタＮ２９，Ｎ３
０が‘オン’するのでアドレス遷移検出信号ＡＴＤＳは
‘ロー’状態を保持する。また、‘ロー’状態に遷移し
た第１ラッチ信号は第１遅延部２３０に入力され、第１
遅延部２３０の遅延時間ｔだけ遅延した後‘ロー’状態
の第１遅延信号を出力してＮＭＯＳトランジスタＮ３０
を‘ターンオフ’させるとともに、ＰＭＯＳトランジス
タＰ２４を‘ターンオン’させる。従って、ＰＭＯＳト
ランジスタＰ２３，Ｐ２４の‘ターンオン’によって、
図３（Ｊ）のようにアドレス遷移検出信号ＡＴＤＳは
‘ハイ’状態に遷移し、活性状態が完了する。
【００４３】このように、上記動作によれば、入力され
るアドレス信号ＡＤＳのパルス幅が第１及び第２遅延部
２３０，２４０の遅延時間ｔより短いので、アドレス信
号ＡＤＳの‘ハイ’から‘ロー’への遷移は、ＮＭＯＳ
トランジスタＮ２１，Ｎ２２によって第１及び第２ＮＡ
ＮＤゲートＮＡ２１，ＮＡ２２に入力されず検出されな
い。そして、アドレス遷移検出信号出力部２５０のＮＭ
ＯＳトランジスタは、パス用ＮＭＯＳトランジスタＮ２
１，Ｎ２２が‘ターンオフ’される第１及び第２遅延部
２３０，２４０の遅延時間ｔと、パス用ＮＭＯＳトラン
ジスタＮ２１，Ｎ２２が‘ターンオン’されてＮＯＲゲ
ートＮＯ２の出力が入力された後、第１遅延部２３０の
出力が‘ロー’状態となるまでの間、すなわち、第１及
び第２遅延部２３０，２４０の遅延時間を加算した時間
２ｔの間‘ターンオン’状態を保持するので、２ｔの間
‘ロー’状態のアドレス遷移検出信号ＡＴＤＳが出力さ
れる。
【００４４】なお、上記の説明は、入力されるアドレス
信号ＡＤＳが‘ロー’から‘ハイ’に遷移する場合であ
るが、‘ハイ’から‘ロー’に遷移する場合にも、第１
及び第２遅延部２３０，２４０のそれぞれの遅延時間ｔ
を加算した時間２ｔの間アドレス遷移検出信号出力部２
５０のＮＭＯＳトランジスタが‘ターンオン’され、
‘ロー’状態のアドレス遷移検出信号ＡＴＤＳが出力さ
れる。
【００４５】図４（Ａ）乃至（Ｊ）は短いパルスのアド
レス信号ＡＤＳが入力されるときの図１の動作波形図で
ある。このときは、ＮＯＲゲートＮＯ２に‘ロー’状態
のチップ選択信号ＣＳバーと図４（Ａ）のようなアドレ
ス信号ＡＤＳが印加される。このアドレス信号ＡＤＳの
幅Ｔ３はメモリ素子の内部回路を駆動させるために要求
されるアドレス遷移検出信号ＡＴＤＳの最小幅２ｔより
短くて１／２幅より長い。即ち、ｔ＜Ｔ３＜２ｔであ
る。
【００４６】前記アドレス信号ＡＤＳが入力され、この
アドレス信号ＡＤＳが‘ロー’から‘ハイ’に遷移する
と、ＮＯＲゲートＮＯ２はアドレス信号ＡＤＳを反対位
相にした、即ち‘ハイ’から‘ロー’に遷移した入力論
理演算信号をラッチ部２２０へ出力する。この際、第１
及び第２ＮＡＮＤゲートＮＡ２１，ＮＡ２２からの第１
及び第２ラッチ信号と第１及び第２遅延部２３０，２４
０からの第１及び第２遅延信号は以前の状態、すなわち
第１ラッチ信号と第１遅延信号は‘ロー’状態、第２ラ
ッチ信号と第２遅延信号は‘ハイ’状態を保持するの
で、第４ＮＡＮＤゲートＮＡ２４の‘ハイ’出力により
ＮＭＯＳトランジスタＮ２１，Ｎ２２は‘ターンオン’
状態を保持する。従って、第１ＮＡＮＤゲートＮＡ２１
の第１入力端には前記入力論理演算信号が図４（Ｂ）の
ように‘ハイ’から‘ロー’に遷移して入力され、第２
入力端には以前状態で前記第２遅延部２４０から出力さ
れる第２遅延信号が‘ハイ’状態として入力される。従
って、第１ＮＡＮＤゲートＮＡ２１から出力される第１
ラッチ信号は図４（Ｆ）のように‘ロー’から‘ハイ’
に遷移して、アドレス遷移検出信号出力部２５０のＰＭ
ＯＳトランジスタＰ２３を‘ターンオフ’させ且つＮＭ
ＯＳトランジスタＮ２７を‘ターンオン’させる。この
際、以前状態の‘ハイ’の第２遅延信号によってＮＭＯ
ＳトランジスタＮ２８が‘ターンオン’状態を保持する
ので、アドレス遷移検出信号ＡＴＤＳはＮＭＯＳトラン
ジスタＮ２７，Ｎ２８を介して図４（Ｊ）のように‘ロ
ー’に遷移して活性状態が始まる。
【００４７】このとき、第２ＮＡＮＤゲートＮＡ２２の
第１入力端には前記入力論理演算信号がインバータＩ２
１によって反転して図４（Ｃ）のように‘ロー’から
‘ハイ’に遷移して入力され、第２入力端には第１遅延
部２３０から出力される以前状態の第１遅延信号が‘ロ
ー’状態に入力される。従って、第２ＮＡＮＤゲートＮ
Ａ２２から出力される第２ラッチ信号は第１入力端に入
力される信号と関係なく図４（Ｈ）のように‘ハイ’状
態を保持する。
【００４８】また、第１及び第２遅延信号によって第３
ＮＡＮＤゲートＮＡ２３から出力される第１帰還信号は
図４（Ｄ）のように‘ハイ’状態を保持する。そして、
第１帰還信号が‘ハイ’状態、第２ラッチ信号が‘ハ
イ’状態なので、前述のように第１ラッチ信号が‘ハ
イ’状態になると、第４ＮＡＮＤゲートＮＡ２４から出
力される第２帰還信号は図４（Ｅ）のように‘ハイ’か
ら‘ロー’に遷移してＮＭＯＳトランジスタＮ２１，Ｎ
２２を‘ターンオフ’させる。従って、ＮＯＲゲートＮ
Ｏ２から出力される入力論理演算信号が第１及び第２Ｎ
ＡＮＤゲートＮＡ２１，ＮＡ２２へ伝送されるのを遮断
して、第１ＮＡＮＤゲートＮＡ２１の第１入力を図４
（Ｂ）のように‘ロー’状態に保持させ、第２ＮＡＮＤ
ゲートＮＡ２２の第１入力を図４（Ｃ）のように‘ハ
イ’から‘ロー’に遷移させる。従って、第１及び第２
ラッチ信号は図４（Ｆ）及び（Ｈ）のように‘ハイ’状
態を保持する。
【００４９】図４（Ｆ）のように‘ロー’から‘ハイ’
に遷移する状態の第１ラッチ信号は第１遅延部２３０に
入力されて、所定の時間ｔ遅延した後‘ハイ’状態の第
１遅延信号を図４（Ｇ）のように出力して第２ＮＡＮＤ
ゲートＮＡ２２の第２入力端を‘ハイ’状態とする。こ
の際、第２ＮＡＮＤゲートＮＡ２２は第１入力端に信号
が‘ロー’状態として入力されるので、出力される第２
ラッチ信号は図４（Ｈ）のように‘ハイ’状態を保持す
る。また、第１遅延信号が‘ハイ’状態になると、第１
及び第２遅延信号によって第３ＮＡＮＤゲートＮＡ２３
から出力される第１帰還信号は図４（Ｄ）のように‘ハ
イ’から‘ロー’に遷移し、これにより第４ＮＡＮＤゲ
ートＮＡ２４から出力される第２帰還信号は図４（Ｅ）
のように‘ロー’から‘ハイ’に遷移してＮＭＯＳトラ
ンジスタＮ２１，Ｎ２２を‘ターンオン’させる。
【００５０】従って、‘ロー’状態の入力論理演算信号
は再び第１ＮＡＮＤゲートＮＡ２１の第１入力端に図４
（Ｂ）のように直接入力されるとともに、第２ＮＡＮＤ
ゲートＮＡ２２の第１入力端にインバータＩ２１を介し
て図４（Ｃ）のように‘ロー’から‘ハイ’に遷移して
入力される。すると、前記第１遅延信号が‘ハイ’状態
を保持するので、第２ＮＡＮＤゲートＮＡ２２から出力
される第２ラッチ信号は図４（Ｈ）のように‘ハイ’か
ら‘ロー’に遷移する。そして、第２ラッチ信号は第２
遅延部２４０に入力され、この第２遅延部２４０は所定
の時間ｔ遅延して図４（Ｉ）のように‘ハイ’から‘ロ
ー’に遷移する第２遅延信号を出力する。
【００５１】一方、第２ラッチ信号が前記図４（Ｈ）の
ように‘ロー’に遷移した後、第２遅延部２４０によっ
て所定の時間ｔ遅延して第２遅延信号が図４（Ｉ）のよ
うに‘ロー’に遷移する前にＮＯＲゲートＮＯ２に入力
されるアドレス信号ＡＤＳが図４（Ａ）のように‘ハ
イ’から‘ロー’に遷移すると、第１及び第２ＮＡＮＤ
ゲートＮＡ２１，ＮＡ２２のそれぞれの第１入力端に入
力される入力論理演算信号は図４（Ｂ）及び（Ｃ）のよ
うに‘ロー’から‘ハイ’に、及び‘ハイ’から‘ロ
ー’に遷移する。この際、前記第１及び第２遅延信号が
全て‘ハイ’状態なので、第３ＮＡＮＤゲートＮＡ２３
から出力される第１帰還信号は‘ロー’状態を保持し、
これにより第４ＮＡＮＤゲートＮＡ２４から出力される
第２帰還信号は‘ハイ’になって、ＮＭＯＳトランジス
タＮ２１，Ｎ２２は‘ターンオン’状態が保持される。
【００５２】さらに、第１及び第２遅延部２３０，２４
０から出力される第１及び第２遅延信号が全て‘ハイ’
状態を保持するので、第１ラッチ信号は図４（Ｆ）のよ
うに‘ハイ’から‘ロー’に遷移し、第２ラッチ信号は
図４（Ｈ）のように‘ロー’から‘ハイ’に遷移する。
すると、第１ＮＡＮＤゲートＮＡ２１から出力される第
１ラッチ信号によってＮＭＯＳトランジスタＮ２７を
‘ターンオフ’させるが、前記‘ハイ’状態の第２ラッ
チ信号および第１遅延信号によってＮＭＯＳトランジス
タＮ２９，Ｎ３０が‘ターンオン’状態を保持するの
で、アドレス遷移検出信号ＡＴＤＳは図４（Ｊ）のよう
に‘ロー’状態を保持する。そして、前記第１及び第２
ＮＡＮＤゲートＮＡ２１，ＮＡ２２から出力される第１
及び第２ラッチ信号は第１及び第２遅延部２３０，２４
０に入力され、この第１及び第２遅延部２３０，２４０
は所定の時間ｔだけ遅延して図４（Ｇ）及び（Ｉ）のよ
うな第１及び第２遅延信号を出力する。
【００５３】前記図４（Ｉ）のように第２遅延信号が
‘ハイ’から‘ロー’に遷移すると、第１ＮＡＮＤゲー
トＮＡ２１から出力される第１ラッチ信号が‘ロー’か
ら‘ハイ’に遷移し、第３ＮＡＮＤゲートＮＡ２３から
出力される第１帰還信号は図４（Ｄ）のように‘ロー’
から‘ハイ’に遷移する。このとき、第２ラッチ信号が
‘ハイ’であるので、第４ＮＡＮＤゲートＮＡ２４から
出力される第２帰還信号は図４（Ｅ）のように‘ロー’
となり、ＮＭＯＳトランジスタＮ２１，Ｎ２２を‘ター
ンオフ’させて、ＮＯＲゲートＮＯ２から出力される入
力論理演算信号が第１及び第２ＮＡＮＤゲートＮＡ２
１，ＮＡ２２の第１入力端に伝達されるのを遮断する。
【００５４】しかる後、第２遅延信号が‘ロー’から
‘ハイ’に遷移すると、第３ＮＡＮＤゲートＮＡ２３出
力の第１帰還信号が‘ロー’、第４ＮＡＮＤゲートＮＡ
２４出力の第２帰還信号が‘ハイ’となるので、ＮＭＯ
ＳトランジスタＮ２１，Ｎ２２が‘ターンオン’し、Ｎ
ＯＲゲートＮＯ２から出力される入力論理演算信号が第
１及び第２ＮＡＮＤゲートＮＡ２１，ＮＡ２２の第１入
力端に伝達される。この際、入力されるアドレス信号Ａ
ＤＳが‘ロー’状態なので、第１ＮＡＮＤゲートＮＡ２
１の第１入力端には図４（Ｂ）のように‘ハイ’状態の
入力論理演算信号が入力され、第２ＮＡＮＤゲートＮＡ
２２の第１入力端には図４（Ｃ）のように‘ロー’状態
を保持する入力論理演算信号が入力される。このとき、
第２遅延信号は‘ハイ’状態を保持するので、第１ラッ
チ信号は図４（Ｆ）のように‘ハイ’から‘ロー’に遷
移して、アドレス遷移検出信号出力部２５０のＰＭＯＳ
トランジスタＰ２３を‘ターンオン’させ且つＮＭＯＳ
トランジスタＮ２７を‘ターンオフ’させる。
【００５５】そして、前記‘ロー’状態に遷移した第１
ラッチ信号は第１遅延部２３０に入力され、この第１遅
延部２３０は所定の時間ｔ遅延して‘ロー’状態に遷移
した第１遅延信号を出力してＮＭＯＳトランジスタＮ３
０を‘ターンオフ’させるとともにＰＭＯＳトランジス
タＰ２４を‘ターンオン’させる。従って、ＰＭＯＳト
ランジスタＰ２３，Ｐ２４の‘ターンオン’によって図
４（Ｊ）のようにアドレス遷移検出信号ＡＴＤＳは‘ハ
イ’状態に遷移し、活性状態が完了する。この動作によ
れば、入力されるアドレス信号ＡＤＳのパルス幅Ｔ３と
第１及び第２遅延部２３０，２４０のそれぞれによる遅
延時間２ｔを加算した時間Ｔ３＋２ｔの間アドレス遷移
検出信号出力部２５０のＮＭＯＳトランジスタが‘ター
ンオン’され、‘ロー’状態のアドレス遷移検出信号Ａ
ＴＤＳが出力される。
【００５６】上述したように、本発明によるアドレス遷
移検出回路は、入力されるアドレス信号の位相が遷移し
たとき、第１ＮＡＮＤゲートから出力される第１ラッチ
信号および第２遅延部から出力される以前状態の第２遅
延信号により、アドレス遷移検出信号出力部から出力さ
れるアドレス遷移検出信号が‘ロー’に遷移するように
して、メモリ素子の内部回路が活性状態となるようにす
る。同時に、第１及び第２ラッチ信号が全て‘ハイ’状
態となるので、パス用ＮＭＯＳトランジスタを第１及び
第２遅延部の所定の遅延時間ｔの間‘ターンオフ’させ
て、ＮＯＲゲートから出力される入力論理演算信号が第
１及び第２ＮＡＮＤゲートの第１入力端に入力されるの
を遮断する。これにより、アドレス遷移検出信号出力部
のＮＭＯＳトランジスタは、少なくとも、パス用ＮＭＯ
Ｓトランジスタが‘ターンオフ’される第１及び第２遅
延部の遅延時間ｔと、パス用ＮＭＯＳトランジスタが
‘ターンオン’されてＮＯＲゲートから出力される入力
論理演算信号による第１及び第２ラッチ信号が第１及び
第２遅延部を通過する遅延時間ｔとを加算した時間２ｔ
の間‘ターンオン’状態を保持する。従って、アドレス
信号のパルス幅に関係なく内部回路で必要とする最小限
の幅、またはそれ以上の幅を有するアドレス遷移検出信
号を出力するので、メモリの誤動作を防止することがで
きる。
【００５７】
【発明の効果】このように本発明によるアドレス遷移検
出回路によれば、メモリに入力されるアドレス信号のパ
ルス幅に関係なく内部回路で必要とするパルス幅を有す
るアドレス遷移検出信号を出力することができ、メモリ
の誤動作を防止できる。
【図面の簡単な説明】
【図１】本発明によるアドレス遷移検出回路の実施の形
態を示す回路図。
【図２】正常的なアドレス信号が入力されたときの図１
の動作波形図。
【図３】第１及び第２遅延部の遅延時間より短いパルス
のアドレス信号が入力されたときの図１の動作波形図。
【図４】第１及び第２遅延部の遅延時間より長くてアド
レス遷移検出信号の最小幅より短いアドレス信号が入力
されたときの図１の動作波形図。
【図５】従来のアドレス遷移検出回路の回路図。
【符号の説明】
２１０ アドレス入力部 ２２０ ラッチ部 ２３０ 第１遅延部 ２４０ 第２遅延部 ２５０ アドレス遷移検出信号出力部 ２６０ 帰還部 ＮＡ２１ 第１ＮＡＮＤゲート ＮＡ２２ 第２ＮＡＮＤゲート Ｎ２１，Ｎ２２ パス用ＮＭＯＳトランジスタ Ｐ２１，Ｐ２２ ＰＭＯＳトランジスタ Ｎ２３，Ｎ２５ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−132293（ＪＰ，Ａ) 特開 平７−48306（ＪＰ，Ａ) 特開 平９−128969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 チップ選択信号と所定の幅を有し且つ位
    相が遷移するアドレス信号とを論理演算して、前記アド
    レス信号と反対に遷移する入力論理演算信号を出力する
    アドレス入力部と、 前記入力論理演算信号が第２帰還信号によって第１及び
    第２ＮＡＮＤゲートの第１入力端に同一及び反対の位相
    で伝達されるか或いは遮断され、第１及び第２ＮＡＮＤ
    ゲートの第２入力端には第２及び第１遅延信号が入力さ
    れ、第１及び第２ラッチ信号を出力するラッチ部と、 前記第１及び第２ラッチ信号が互いに反対の位相を有す
    ると前記入力論理演算信号を前記第１及び第２ＮＡＮＤ
    ゲートの第１入力端に伝達し、同じ位相を有すると遮断
    する前記第２帰還信号を出力する帰還部と、 前記第１及び第２ラッチ信号を所定の時間遅延させて前
    記第１及び第２遅延信号を出力する第１及び第２遅延部
    と、 前記第１及び第２ラッチ信号と前記第１及び第２遅延信
    号が入力され、前記アドレス信号が遷移すると、パルス
    幅が少なくとも第１または第２遅延部の遅延時間より２
    倍以上であるアドレス遷移検出信号を出力するアドレス
    遷移検出信号出力部とを備えることを特徴とするアドレ
    ス遷移検出回路。
  2. 【請求項２】 請求項１記載のアドレス遷移検出回路に
    おいて、前記ラッチ部は、前記第２帰還信号によって制
    御され、前記入力論理演算信号を第１及び第２ＮＡＮＤ
    ゲートの第１入力端に伝達するか或いは遮断するパス用
    トランジスタを備えることを特徴とするアドレス遷移検
    出回路。
  3. 【請求項３】 請求項１または２記載のアドレス遷移検
    出回路において、前記ラッチ部は、入力端が前記第１及
    び第２ＮＡＮＤゲートの出力端に共通に接続され、出力
    端が前記第１及び第２ＮＡＮＤゲートの第１入力端に接
    続され、電源電圧と接地との間に直列に接続されたＣＭ
    ＯＳトランジスタの構成をもつ電圧レベル調節手段を前
    記第１及び第２ＮＡＮＤゲートのそれぞれの第１入力端
    に備えることを特徴とするアドレス遷移検出回路。
  4. 【請求項４】 請求項１記載のアドレス遷移検出回路に
    おいて、前記帰還部は、入力端が前記第１及び第２ＮＡ
    ＮＤゲートの出力端に接続され、前記第２帰還信号を出
    力する第４ＮＡＮＤゲートからなることを特徴とするア
    ドレス遷移検出回路。
  5. 【請求項５】 請求項４記載のアドレス遷移検出回路に
    おいて、前記帰還部は、第１及び第２遅延部の出力端に
    接続され、前記第４ＮＡＮＤゲートへ第１帰還信号を出
    力する第３ＮＡＮＤゲートを更に備えることを特徴とす
    るアドレス遷移検出回路。
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