DE19629771A1 - Adreßübergangs-Erfassungsschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Adreßüber­ gangs-Erfassungsschaltung einer Speichervorrichtung und ins­ besondere auf eine solche Adreßübergangs-Erfassungsschaltung zum Verhindern einer Fehlfunktion durch die Erfassung eines Adreßübergangssignals mit einer Pulsbreite, die für eine in­ terne Schaltung notwendig ist, ungeachtet der Länge der Pulsbreite eines Adreßsignals, das einer Speichervorrichtung geliefert wird.

Adreßübergangs-Erfassungsschaltungen gleichen eine Datenbus­ leitung einer Speichervorrichtung ab und laden dieselbe vor, indem ein Adreßübergangs-Erfassungssignal mit einer konstan­ ten Breite jedesmal erzeugt wird, wenn sich eine Eingangs­ adresse ändert. Das Adreßübergangs-Erfassungssignal sollte vorgeschriebene oder größere Breiten aufweisen, um eine in­ terne Schaltung durch das ausreichende Abgleichen und Vor­ laden einer synchronisierten Datenbusleitung stabil zu be­ treiben.

Fig. 1 zeigt eine herkömmliche Adreßübergangs-Erfassungs­ schaltung. Die herkömmliche Adreßübergangs-Erfassungsschal­ tung weist eine Adreßeingabeschaltung 110, eine Latch-Schal­ tung 120, eine erste und eine zweite Verzögerungsschaltung 130 und 140 und eine Adreßübergangs-Erfassungssignal-Ausga­ beschaltung 150 auf. Die Adreßeingabeschaltung 110 weist ein NOR-Gatter NO1 für eine NOR-Verknüpfung eines Chipauswahlsi­ gnals/CS mit einem Adreßsignal ADS auf. Da das Chipauswahl­ signal/CS bei einem logisch "tiefen" Pegel aktiviert wird, erzeugt die Adreßeingabeschaltung 110 ein Signal mit einer Phase, die entgegengesetzt zu der des Adreßsignals ADS ist.

Die Latch-Schaltung 120 weist einen Inverter I11 und NAND-Gatter NA11 und NA12 auf. Das NAND-Gatter NA11 weist einen Eingangsanschluß auf, der die Ausgabe des NOR-Gatters NO1 invertiert durch den Inverter I11 empfängt. Das NAND-Gatter NA12 weist einen Eingangsanschluß auf, der die Ausgabe des NOR-Gatters NO1 direkt empfängt. Die NAND-Gatter NA11 und NA12 weisen jeweilige zweite Eingangsanschlüsse auf, die je­ weils die Ausgaben der NAND-Gatter NA12 und NA11 empfangen, und erzeugen durch das Invertieren der Eingangssignale, die an den jeweiligen ersten Eingangsanschluß angelegt werden, Signale, die Phasen aufweisen, die entgegengesetzt zueinan­ der sind. Wenn ein Eingangssignal eines logisch "tiefen" Pe­ gels an die jeweiligen ersten Eingangsanschlüssen der NAND-Gatter NA11 und NA12 angelegt wird, erzeugen die NAND-Gatter NA11 und NA12 Signale eines logisch "hohen" Pegels, ungeach­ tet der Eingangssignale der jeweiligen zweiten Eingangsan­ schlüsse. Wenn ein Eingangssignal eines logisch "hohen" Pe­ gels an den ersten Eingangsanschluß des NAND-Gatters ange­ legt wird, erzeugt das NAND-Gatter ein Signal eines logisch "tiefen" Pegels, da ein Signal eines logisch "hohen" Pegels an den zweiten Anschluß des NAND-Gatters angelegt wird. Wenn keine Änderung des Eingangsadreßsignals ADS existiert, wer­ den die Ausgaben der NAND-Gatter NA11 und Na12 beibehalten.

Die erste Verzögerungsschaltung 130 weist seriell verbundene Inverter I12 und I13 auf, während die zweite Verzögerungs­ schaltung 140 seriell verbundene Inverter I14 und I15 auf­ weist. Die erste und die zweite Verzögerungsschaltung 130 und 140 verzögern jeweilige Eingangssignale, die mit den Ausgängen der NAND-Gatter NA11 bzw. NA12 verbunden sind, für eine vorgeschriebene Zeit.

Die Adreßübergangs-Erfassungssignal-Ausgabeschaltung 150 weist einen CMOS-Flip-Flop-Aufbau auf, der aus PMOS-Transi­ storen P11 bis P14 und NMOS-Transistoren N11 bis N14 beste­ hen. Die PMOS- und NMOS-Transistoren P11, P12, N11 und N12 sind seriell zwischen einen Versorgungsspannungsanschluß Vdd und einen Massespannungsanschluß geschaltet. In gleicher Weise sind P13, P14, N13 und N14 seriell zwischen den Ver­ sorgungsspannungsanschluß Vdd und den Massespannungsanschluß geschaltet. Der Ausgang der ersten Verzögerungsschaltung 130 ist mit den Gate-Elektroden des PMOS- und des NMOS-Transi­ stors N11 und N14 verbunden, während der Ausgang der zweiten Verzögerungsschaltung 140 mit den Gate-Elektroden des PMOS- und des NMOS-Transistors P13 und N12 verbunden ist. Der Aus­ gang des NAND-Gatters NA11 ist mit der Gate-Elektrode des PMOS- und des NNOS-Transistors P12 und N11 verbunden, wäh­ rend der Ausgang des NAND-Gatters NA12 mit den Gate-Elektro­ den des PMOS- und des NMOS-Transistors P14 und N13 verbunden ist. Eine gemeinsame Drain-Elektrode zwischen dem PMOS- und dem NMOS-Transistor P12 und N11 und zwischen dem PMOS- und dem NMOS-Transistor P14 und N13 ist ein Ausgangsanschluß, der ein Adreßübergangs-Erfassungssignal ATDS erzeugt. Das Adreßübergangs-Erfassungssignal ATDS wird bei einem logisch "tiefen" Pegel aktiviert und treibt in diesem Zustand eine interne Schaltung.

Im Betrieb werden das Chipauswahlsignal/CS und das Adreß­ signal ADS, das eine Pulsbreite aufweist, die größer als die des Adreßübergangs-Erfassungssignals ATDS, die für die in­ terne Schaltung notwendig ist, ist, an das NOR-Gatter NO1 angelegt. Wenn das Adreßsignal ADS einen logisch "hohen" oder "tiefen" Pegel aufweist, erzeugt das NOR-Gatter NO1 durch das Chipauswahlsignal/CS auf einem logisch "tiefen" Pegel ein logisch "tiefes" oder "hohes" Signal mit einer bezüglich des Eingangsadreßsignals ADS entgegengesetzten Phase.

Wenn ein Adreßsignal ADS eines logisch "tiefen" Pegels an das NOR-Gatter NO1 angelegt wird, wird der Latch-Schaltung 120 ein logisch "hohes" Signal geliefert. Das logisch "hohe" Signal, das von dem NOR-Gatter NO1 erzeugt wird, wird durch den Inverter I11 dem ersten Eingangsanschluß des NAND-Gat­ ters NA11 geliefert, und ferner einem Eingangsanschluß des NAND-Gatters NA12. Daher erzeugt das NAND-Gatter NA11 ein logisch "hohes" Signal, ungeachtet eines Signals, das an den zweiten Eingangsanschluß angelegt wird. Das logisch "hohe" Signal, das von dem NAND-Gatter NA11 erzeugt wird, wird an den zweiten Eingangsanschluß des NAND-Gatters NA12 angelegt, wobei das NAND-Gatter NA12 ein logisch "tiefes" Signal er­ zeugt.

Das logisch "hohe" Signal, das von dem NAND-Gatter NA11 er­ zeugt wird, wird an die Gate-Elektroden des PMOS- und des NMOS-Transistors P12 und N11 der Adreßübergangs-Erfassungs­ signal-Ausgabeschaltung 150 angelegt. Das logisch "tiefe" Signal, das von dem NAND-Gatter NA12 erzeugt wird, wird an die Gate-Elektroden des PMOS- und des NMOS-Transistors P14 und N13 angelegt. Ferner wird das logisch "hohe" Signal, das von dem NAND-Gatter NA11 erzeugt wird, während der vorge­ schriebenen Zeit durch die erste Verzögerungsschaltung 130 verzögert und danach an die Gate-Elektroden des PMOS- und des NMOS-Transistors P11 und N14 angelegt. In gleicher Weise wird das logisch "tiefe" Signal, das von dem NAND-Gatter NA12 erzeugt wird, durch die zweite Verzögerungsschaltung 140 verzögert und danach an die Gate-Elektroden des PMOS- und des NMOS-Transistors P13 und N12 angelegt. Die PMOS-Transistoren P13 und P14 werden durch das logisch "tiefe" Signal, das an die jeweiligen Gate-Elektroden angelegt wird, eingeschaltet, wobei ein Adreßübergangs-Erfassungssignal ATDS eines logisch "hohen" Pegels erzeugt wird. Daher wird die interne Schaltung nicht getrieben.

Wenn ein Adreßsignal ADS eines logisch "hohen" Pegels ange­ legt wird, erzeugt das NOR-Gatter NO1 ein logisch "tiefes" Signal. Das NAND-Gatter NA12 der Latch-Schaltung 120 erzeugt ein logisch "hohes" Signal ungeachtet des zweiten Eingangs­ anschlusses, während das NAND-Gatter NA11 ein logisch "tie­ fes" Signal erzeugt. Die erste und die zweite Verzögerungs­ schaltung 130 und 140 verzögern die Ausgaben der NAND-Gatter NA11 und NA12 und erzeugen ein logisch "tiefes" bzw. "hohes" Signal. Die PMOS-Transistoren P11 und P12 werden eingeschal­ tet. Daher wird ein Adreßübergangs-Erfassungssignal ATDS ei­ nes logisch "hohen" Pegels erzeugt und die interne Schaltung wird nicht getrieben.

Wenn sich das Adreßsignal ADS jedoch von einem logisch "tie­ fen" zu einem "hohen" Pegel oder von einem "hohen" zu einem "tiefen" Pegel ändert, erzeugt das NOR-Gatter NO1 ein Si­ gnal, das bezüglich des Adreßsignals ADS eine entgegenge­ setzte Phase aufweist, das sich von einem logisch "hohen" zu einem "tiefen" Pegel oder von einem "tiefen" zu einem "ho­ hen" Pegel ändert.

Wenn sich das Adreßsignal ADS von einem logisch "tiefen" zu einem "hohen" Pegel oder von einem logisch "hohen" zu einem "tiefen" Pegel ändert, erzeugt das NOR-Gatter NO1 ein Si­ gnal, das sich von einem logisch "hohen" zu einem "tiefen" Pegel oder von einem logisch "tiefen" zu einem "hohen" Pegel ändert. Wenn sich das Adreßsignal ADS von einem logisch "tiefen" zu einem "hohen" Pegel ändert, erzeugt das NOR-Gat­ ter NO1 ein Signal, das sich von einem logisch "hohen" zu einen "tiefen" Pegel ändert. Das Signal, das von dem NOR-Gatter NO1 erzeugt wird, wird durch den Inverter I11 an den ersten Eingangsanschluß des NAND-Gatters NA11 angelegt und ferner an den ersten Eingangsanschluß des NAND-Gatters NA12 angelegt. Daher erzeugt das NAND-Gatter NA12 ein Signal, das sich von einem logisch "tiefen" zu einem "hohen" Pegel än­ dert, ungeachtet des zweiten Eingangsanschlusses. Das Signal des NAND-Gatters NA12, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wird an den zweiten Eingangs­ anschluß des NAND-Gatters NA11 angelegt, woraufhin das NAND-Gatter NA11 ein Signal erzeugt, das sich von einem lo­ gisch "hohen" zu einem "tiefen" Pegel ändert.

Das Ausgangssignal des NAND-Gatters NA11, das sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert, wird an die Gate-Elektroden des PMOS- und des NMOS-Transistors P12 und N11 der Adreßübergangs-Erfassungssignal-Ausgabeschaltung 150 angelegt. Der PMOS-Transistor P12 wird eingeschaltet, wäh­ rend der NMOS-Transistor N11 ausgeschaltet wird. Das Aus­ gangssignal des NAND-Gatters NA12, das sich von einem lo­ gisch "tiefen" zu einen "hohen" Pegel ändert, wird an die Gate-Elektroden des PMOS- und des NMOS-Transistors P14 und N13 angelegt. Der PMOS-Transistor P14 wird ausgeschaltet, während der NMOS-Transistor N13 eingeschaltet wird. Da die erste und die zweite Verzögerungsschaltung 130 und 140 die Ausgaben der NAND-Gatter NA11 und NA12 verzögern, werden die logisch "hohen" und "tiefen" Signale, die in einem vorheri­ gen Schritt erzeugt werden, d. h., wenn das Adreßsignal ADS auf einem logisch "tiefen" Pegel ist, an die Gate-Elektroden des PMOS- und des NMOS-Transistors P11 und N14 bzw. den Gate-Elektroden des PMOS- und des NMOS-Transistors P13 und N12 angelegt. Der NMOS- und der PMOS-Transistor N14 und P13 werden auf dem eingeschalteten Zustand gehalten. Daher wird das Adreßübergangs-Erfassungssignal ATDS auf einen logisch "tiefen" Pegel gesetzt, und die interne Schaltung wird ge­ trieben.

Wenn eine vorgeschriebene Zeit vergangen ist, erzeugen die erste und die zweite Verzögerungsschaltung 130 und 140 das Signal des NAND-Gatters NA11, das sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert, bzw. das Signal des NAND-Gatters NA12, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wobei der PMOS- und der NMOS-Transistor P11 und N12 eingeschaltet werden. Da der PMOS-Transistor P12 im eingeschalteten Zustand ist und der NMOS-Transistor N11 im ausgeschalteten Zustand ist, wird das Adreßübergangs-Erfassungssignal ATDS auf einen logisch "ho­ hen" Pegel gesetzt und die interne Schaltung wird nicht ge­ trieben. Folglich wird das Adreßübergangs-Erfassungssignal ATDS nur während der Verzögerungszeit der ersten und der zweiten Verzögerungsschaltung 130 und 140 auf einem logisch "tiefen" Pegel gehalten, und folglich die interne Schaltung getrieben.

Wenn sich das Adreßsignal ADS von einem logisch "hohen" zu einem "tiefen" Zustand ändert, erzeugt das NOR-Gatter 110 unterdessen ein Signal, das sich von einem logisch "tiefen" zu einem "hohen" Zustand ändert. Das Ausgangssignal des NOR-Gatters NO1 wird durch den Inverter I1 invertiert und an den ersten Eingangsanschluß des NAND-Gatters NA11 angelegt.

Das NAND-Gatter NA11 erzeugt ein Signal, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, ungeachtet des zweiten Eingangsanschlusses, während das NAND-Gatter NA12 ein Signal erzeugt, das sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert. Der PMOS- und der NMOS-Tran­ sistor P14 und N11 werden eingeschaltet. Da die erste und die zweite Verzögerungsschaltung 130 und 140 zu dieser Zeit ein logisch "tiefes" bzw. "hohes" Signal erzeugen, die in dem vorherigen Schritt erzeugt wurden, d. h. als das Adreßsi­ gnal ADS einen logisch "hohen" Pegel hatte, werden der PMOS- und der NMOS-Transistor P11 und N12 auf einem eingeschalte­ ten Zustand gehalten. Da die NMOS-Transistoren N11 und N12 auf einem eingeschalteten Zustand sind, wird das Adreßüber­ gangs-Erfassungssignal ATDS auf einen logisch "tiefen" Pegel gesetzt, und die interne Schaltung wird getrieben.

Wenn eine vorgeschriebene Zeit vergangen ist, werden der PMOS- und der NMOS-Transistor P14 und N11 eingeschaltet, da die erste und die zweite Verzögerungsschaltung 130 und 140 das Signal des NAND-Gatters NA11, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, bzw. das Signal des NAND-Gatters NA12, das sich von einem logisch "hohen" zu ei­ nem "tiefen" Pegel ändert, erzeugen. Da der PMOS-Transistor P13 im eingeschalteten Zustand ist, und der NMOS-Transistor N12 im ausgeschalteten Zustand ist, wird das Adreßüber­ gangs-Erfassungssignal ATDS auf einen logisch "hohen" Pegel gesetzt, und die interne Schaltung wird nicht getrieben. Da­ her wird das Adreßübergangs-Erfassungssignal ATDS nur wäh­ rend der Verzögerungszeit der ersten und der zweiten Verzö­ gerungsschaltung 130 und 140 auf einem logisch "tiefen" Pe­ gel gehalten, und folglich die interne Schaltung getrieben.

Wenn die Pulsbreite des Eingangsadreßsignals ADS kürzer als die des Adreßübergangs-Erfassungssignals ATDS, die für die interne Schaltung eines Speichers notwendig ist, ist, d. h., die vorgeschriebene Verzögerungszeit der ersten und der zweiten Verzögerungsschaltung 130 und 140, erzeugt die Adreßübergangs-Erfassungssignal-Ausgabeschaltung 150 das Adreßübergangs-Erfassungssignal ATDS durch die Ausgaben der NAND-Gatter NA11 und NA12 der Latch-Schaltung 120. Daher weist das Adreßübergangs-Erfassungssignal ATDS die gleiche Pulsbreite wie die Pulsbreite des Eingangsadreßsignals ADS auf, die kürzer ist als die vorgeschriebene Verzögerungszeit der ersten und der zweiten Verzögerungsschaltung 130 und 140, die für die interne Schaltung des Speichers notwendig ist.

Wenn die Pulsbreite des Adreßsignals ADS größer als die des Adreßübergangs-Erfassungssignals ATDS, die für die interne Schaltung notwendig ist, d. h. die vorgeschriebene Verzöge­ rungszeit der Verzögerungsschaltung, ist, weist, wie oben beschrieben wurde, das Adreßübergangs-Erfassungssignal ATDS die gleiche Pulsbreite wie die vorgeschriebene Verzögerungs­ zeit der Verzögerungsschaltung auf. Wenn die Pulsbreite des Adreßsignals ADS kürzer als die vorgeschriebene Verzöge­ rungszeit der Verzögerungsschaltung ist, wird ein Adreßüber­ gangs-Erfassungssignal ATDS erzeugt, das die gleiche Puls­ breite wie das Eingangsadreßsignal ADS aufweist. Da ein Adreßübergangs-Erfassungssignal, das eine kürzere Pulsbreite als die, die für die interne Schaltung notwendig ist, auf­ weist, jedoch die Datenbusleitung nicht ausreichend ab­ gleicht und vorlädt, arbeitet die interne Schaltung insta­ bil.

Ausgehend von dem genannten Stand der Technik liegt der vor­ liegenden Erfindung die Aufgabe zugrunde, eine Adreßüber­ gangs-Erfassungsschaltung zu schaffen, die in der Lage ist, ein Adreßübertragungs-Erfassungssignal zu erzeugen, das eine Pulsbreite aufweist, die für eine interne Schaltung notwen­ dig ist, um eine Fehlfunktion eines Speichers ungeachtet der Pulsbreite eines Adreßsignals, das dem Speicher zugeführt wird, zu verhindern.

Diese Aufgabe wird durch eine Adreßübergangs-Erfassungs­ schaltung gemäß den Ansprüchen 1 und 10 gelöst.

Gemäß einem Aspekt der vorliegenden Erfindung weist eine Adreßübergangs-Erfassungsschaltung folgende Merkmale auf: eine Adreßeingabeschaltung zum Erzeugen eines logischen Ein­ gabebetriebssignals durch eine logische Operation eines Chipauswahlsignals und eines Adreßsignals, eine Latch-Schal­ tung zum Erzeugen eines ersten und eines zweiten Latch-Si­ gnals, eine Rückkopplungsschaltung zum Erzeugen eines Rück­ kopplungssignals, eine erste und eine zweite Verzögerungs­ schaltung zum Erzeugen eines ersten und eines zweiten Ver­ zögerungssignals durch das Verzögern des ersten und des zweiten Latch-Signals für eine vorgeschriebene Zeit, und eine Adreßübertragungs-Erfassungssignal-Ausgabeschaltung zum Empfangen des ersten und des zweiten Latch-Signals und des ersten und des zweiten Verzögerungssignals und zum Erzeugen eines Adreßübergangs-Erfassungssignals, das eine Pulsbreite aufweist, die größer ist als zumindest zweimal die vorge­ schriebene Verzögerungszeit der ersten und der zweiten Ver­ zögerungsschaltung, wenn das Adreßsignal geändert wird. Wenn das erste und das zweite Latch-Signal eine entgegengesetzte Phase aufweisen, wird das logische Eingabebetriebssignal durch das Rückkopplungssignal zu jeweiligen ersten Eingangs­ anschlüssen eines ersten und eines zweiten NAND-Gatters der Latch-Schaltung übertragen. Wenn das erste und das zweite Latch-Signal die gleiche Phase aufweisen, wird das logische Eingabebetriebssignal nicht zu dem ersten und dem zweiten NAND-Gatter übertragen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die bei liegenden Zeich­ nungen näher erläutert. Es zeigen:

Fig. 1 ein Schaltungsdiagramm einer herkömmlichen Adreß­ übergangs-Erfassungsschaltung;

Fig. 2 ein Schaltungsdiagramm einer Adreßübertragungs- Erfassungsschaltung gemäß der vorliegenden Erfin­ dung;

Fig. 3A-3J Betriebssignalverlauf-Diagramme der Schaltung von Fig. 2, wenn ein normales Adreßsignal angelegt wird;

Fig. 4A-4J Betriebssignalverlauf-Diagramme der Schaltung von Fig. 2, wenn ein Adreßsignal angelegt wird, das kürzer als eine Verzögerungszeit der ersten und der zweiten Verzögerungsschaltung ist; und

Fig. 5A-5J Betriebssignalverlauf-Diagramme der Schaltung von Fig. 2, wenn ein Adreßsignal angelegt wird, das länger als eine Verzögerungszeit der ersten und der zweiten Verzögerungsschaltung und kürzer als eine minimale Breite eines Adreßübertragungs-Er­ fassungssignals ist.

Wie in Fig. 2 gezeigt ist, weist eine erfindungsgemäße Adreßübergangs-Erfassungsschaltung eine Adreßeingabeschal­ tung 210, eine Latch-Schaltung 220, eine erste und eine zweite Verzögerungsschaltung 230 und 240, eine Adreßüber­ gangs-Erfassungssignal-Ausgabeschaltung 250 und eine Rück­ kopplungsschaltung 260 auf.

Die Adreßeingabeschaltung 210 weist ein NOR-Gatter NO2 für eine NOR-Verknüpfung eines Chipauswahlsignals/CS mit einem Adreßsignal ADS auf. Da das Chipauswahlsignal/CS bei einem logisch "tiefen" Pegel aktiviert wird, erzeugt die Adreß­ eingabeschaltung 210 ein logisches Eingabebetriebssignal, das eine zu dem Adreßsignal ADS entgegengesetzte Phase auf­ weist.

Die Latch-Schaltung 220 weist einen Inverter I21, Durchlaß- NMOS-Transistoren N21 und N22, ein erstes und ein zweites NAND-Gatter NA21 und NA22, einen PMOS- und NMOS-Transistoren P21, N23 und N24 zum Einstellen des Pegels des ersten NAND-Gatters NA21 und einen PMOS- und NMOS-Transistoren P22, N25 und N26 zum Einstellen des Pegels des zweiten NAND-Gatters NA22 auf. Das erste NAND-Gatter NA21 weist einen Eingangsan­ schluß auf, der durch den Durchlaß-NMOS-Transistor N21 das logische Eingabebetriebssignal, das von dem NOR-Gatter NO2 erzeugt wird, empfängt. Das zweite NAND-Gatter NA22 weist einen Eingangsanschluß auf, der durch den Durchlaß-NMOS- Transistor N22 das logische Eingabebetriebssignal, das durch den Inverter I21 invertiert ist, empfängt. Das erste und das zweite NAND-Gatter NA21 und NA22 weisen jeweils zweite Ein­ gangsanschlüsse auf, die ein zweites bzw. ein erstes Verzö­ gerungssignal empfangen, die von der zweiten und der ersten Verzögerungsschaltung 240 und 230 erzeugt werden. Das erste und das zweite NAND-Gatter NA21 und NA22 erzeugen ein erstes und ein zweites Latch-Signal durch das Invertieren eines Si­ gnals, das an den ersten Eingangsanschluß angelegt wird, un­ geachtet des zweiten und des ersten Verzögerungssignals, das jeweils an den zweiten Eingangsanschluß angelegt wird. Wäh­ rend die Phase des Signals, das an den ersten Eingangsan­ schluß angelegt wird, beibehalten wird, wird die Phase des ersten und des zweiten Latch-Signals ebenfalls beibehalten.

Die Durchlaß-NMOS-Transistoren N21 und N22 weisen jeweils Gate-Elektroden auf, die ein zweites Rückkopplungssignal empfangen, das von der Rückkopplungsschaltung 260 erzeugt wird. Wenn sich das Adreßsignal ADS, das an das NOR-Gatter NO2 angelegt wird, ändert, verhindern die Durchlaß-NMOS- Transistoren N21 und N22, daß das logische Eingabebetriebs­ signal zu dem ersten bzw. dem zweiten NAND-Gatter NA21 und NA22 übertragen wird. Der PMOS- und die NMOS-Transistoren P21, N23 und N24 sind zwischen einen Versorgungsspannungsan­ schluß Vdd und einen Massespannungsanschluß geschaltet. In gleicher Weise sind der PMOS- und die NMOS-Transistoren P22, N25 und N26 zwischen den Versorgungsspannungsanschluß Vdd und den Massespannungsanschluß geschaltet. Der Ausgang des ersten NAND-Gatters NA21 ist mit den jeweiligen Gate-Elek­ troden des PMOS- und des NMOS-Transistors P21 und N23 ver­ bunden, während der Ausgang des zweiten NAND-Gatters NA22 mit den jeweiligen Gate-Elektroden des PMOS- und des NMOS-Transistors P22 und N25 verbunden ist. Ein erstes Rückkopp­ lungssignal, das von der Rückkopplungsschaltung 260 erzeugt wird, ist mit den jeweiligen Gate-Elektroden der NMOS-Tran­ sistoren N24 und N26 verbunden. Der PMOS- und die NMOS-Tran­ sistoren P21, N23 und N24 stellen den Eingangspegel des er­ sten NAND-Gatters NA21 ein, wenn verhindert ist, daß das lo­ gische Eingabebetriebssignal durch den NMOS-Transistor N21 zu demselben übertragen wird. In gleicher Weise stellen der PMOS- und die NMOS-Transistoren P22, N25 und N26 den Ein­ gangspegel des zweiten NAND-Gatters NA22 ein, wenn verhin­ dert ist, daß das logische Eingabebetriebssignal durch den NMOS-Transistor N22 zu demselben übertragen wird.

Die erste Verzögerungsschaltung 230 zum Verzögern eines er­ sten Latch-Signals, das von dem ersten NAND-Gatter NA21 er­ zeugt wird, für eine vorgeschriebene Zeit weist Inverter I22 und I23 auf. Die zweite Verzögerungsschaltung 240 zum Verzö­ gern eines zweiten Latch-Signals, das von dem zweiten NAND-Gatter NA22 erzeugt wird, für eine vorgeschriebene Zeit weist Inverter I24 und I25 auf. Wenn die Inverter I22 bis I25 die gleiche Größe aufweisen, weisen die erste und die zweite Verzögerungsschaltung 230 und 240 die gleiche Verzö­ gerungszeit t auf.

Die Adreßübergangs-Erfassungssignal-Ausgabeschaltung 250 weist einen CMOS-Flip-Flop-Aufbau auf, der aus PMOS-Transi­ storen P23 bis P26 und NMOS-Transistoren N27 bis N30 be­ steht. Die PMOS-Transistoren P23 und P24 und die NMOS-Tran­ sistoren N27 und N28 sind seriell zwischen den Versorgungs­ spannungsanschluß Vdd und den Massespannungsanschluß ge­ schaltet. In gleicher Weise sind die PMOS-Transistoren P25 und P26 und die NMOS-Transistoren N29 und N30 seriell zwi­ schen den Versorgungsspannungsanschluß Vdd und den Masse­ spannungsanschluß geschaltet. Das erste Latch-Signal, das von dem ersten NAND-Gatter NA21 erzeugt wird, wird zu der jeweiligen Gate-Elektrode des PMOS- und des NMOS-Transistors P23 und N27 gekoppelt. Das zweite Latch-Signal, das von dem zweiten NAND-Gatter NA22 erzeugt wird, wird zu der jeweili­ gen Gate-Elektrode des PMOS- und des NMOS-Transistors P25 und N29 gekoppelt. Ein erstes Verzögerungssignal, das von der ersten Verzögerungsschaltung 230 erzeugt wird, wird zu der jeweiligen Gate-Elektrode des PMOS- und des NMOS-Transi­ stors P24 und N30 gekoppelt, während ein zweites Verzöge­ rungssignal, das von der zweiten Verzögerungsschaltung 240 erzeugt wird, zu der jeweiligen Gate-Elektrode des PMOS- und des NMOS-Transistors P26 und N28 gekoppelt wird. Eine ge­ meinsame Drain-Elektrode zwischen dem PMOS- und dem NMOS-Transistor P24 und N27 und zwischen dem PMOS- und dem NMOS-Transistor P26 und N29 ist ein Ausgangsanschluß, der ein Adreßübergangs-Erfassungssignal ATDS erzeugt. Das Adreßüber­ gangs-Erfassungssignal ATDS wird bei einem logisch "tiefen" Pegel aktiviert und treibt in diesem Zustand eine interne Schaltung.

Die Rückkopplungsschaltung 260 besteht aus einem dritten und einem vierten NAND-Gatter NA23 und NA24. Das dritte NAND-Gatter NA23 empfängt das erste und das zweite Verzögerungs­ signal und erzeugt das erste Rückkopplungssignal. Das erste Rückkopplungssignal, das von dem dritten NAND-Gatter NA23 erzeugt wird, wird zu der jeweiligen Gate-Elektrode der NMOS-Transistoren N24 und N26 der Latch-Schaltung 220 gekop­ pelt. Das vierte NAND-Gatter NA24 empfängt das erste und das zweite Latch-Signal und das erste Rückkopplungssignal, das von dem ersten, dem zweiten bzw. dem dritten NAND-Gatter NA21, NA22 und NA23 erzeugt wird. Das vierte NAND-Gatter NA24 erzeugt das zweite Rückkopplungssignal, das zu den je­ weiligen Gate-Elektroden der Durchlaß-NMOS-Transistoren N21 und N22 gekoppelt wird.

Die Fig. 3A bis 3J sind Betriebssignalverlauf-Diagramme der Adreßübergangs-Erfassungsschaltung von Fig. 2, wenn ein nor­ males Adreßsignal ADS angelegt wird.

Ein Chipauswahlsignal/CS eines logisch "tiefen" Pegels und ein Adreßsignal ADS, das in Fig. 3A dargestellt ist, werden an das NOR-Gatter NO2 angelegt. Das Adreßsignal ADS weist eine Pulsbreite T1 auf, die größer als eine minimale Breite ist, die erforderlich ist, um die interne Schaltung des Speichers zu treiben. Wenn sich das Adreßsignal ADS von einem logisch "tiefen" zu einem "hohen" Pegel ändert, er­ zeugt das NOR-Gatter NO2 ein logisches Eingabebetriebssig­ nal, das sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert. Das erste und das zweite Latch-Signal, die von dem ersten und dem zweiten NAND-Gatter NA21 und NA22 erzeugt werden, sowie das erste und das zweite Verzögerungssignal, die von der ersten und der zweiten Verzögerungsschaltung 230 und 240 erzeugt werden, werden auf einem vorherigen Zustand gehalten, d. h. in einem solchen, in dem das Adreßsignal ADS auf einem logisch "tiefen" Pegel ist. Da in dem vorherigen Zustand das erste Latch-Signal und das erste Verzögerungs­ signal auf einem logisch "tiefen" Pegel sind, und das zweite Latch-Signal und das zweite Verzögerungssignal auf einem lo­ gisch "hohen" Pegel sind, erzeugt das vierte NAND-Gatter NA24 ein zweites Rückkopplungssignal eines logisch "hohen" Pegels durch das erste und das zweite Latch-Signal des lo­ gisch "tiefen" und "hohen" Pegels. Die NMOS-Transistoren N21 und N22 werden eingeschaltet.

Daher wird das logische Eingabebetriebssignal, das sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert, wie in Fig. 3B gezeigt ist, direkt an einen Eingangsanschluß des ersten NAND-Gatters NA21 angelegt. Das zweite Verzögerungs­ signal eines logisch "hohen" Pegels des vorherigen Zustands wird an den anderen Anschluß des ersten NAND-Gatters NA21 angelegt. Das erste Latch-Signal, das von dem ersten NAND-Gatter NA21 erzeugt wird, ändert sich von einem logisch "tiefen" zu einem "hohen" Pegel, wie in Fig. 3F gezeigt ist. Der PMOS-Transistor P23 der Adreßübergangs-Erfassungssi­ gnal-Ausgabeschaltung 250 wird ausgeschaltet, während der NMOS-Transistor N27 eingeschaltet wird. Da der NMOS-Transi­ stor N28 durch das zweite Verzögerungssignal auf einem Zu­ stand eines logisch "hohen" Pegels gehalten wird, wird das Adreßübergangs-Erfassungssignal ATDS auf einen logisch "tie­ fen" Pegel gesetzt, wie in Fig. 3J gezeigt ist, wobei ein aktivierter Zustand begonnen wird.

Unterdessen wird das logische Eingabebetriebssignal durch den Inverter I21 invertiert, und das invertierte logische Eingabebetriebssignal, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wie in Fig. 3C angezeigt ist, an den ersten Eingangsanschluß des zweiten NAND-Gatters NA22 angelegt. Das erste Verzögerungssignal des logisch "tiefen" Pegels wird dem zweiten Eingangsanschluß des zweiten NAND-Gatters NA22 zugeführt. Daher wird das zweite Latch-Signal, das von dem zweiten NAND-Gatter NA22 erzeugt wird, auf einem logisch "hohen" Pegel gehalten, ungeachtet des invertierten logischen Eingabebetriebssignals, das an den ersten Ein­ gangsanschluß angelegt wird, wie in Fig. 3H gezeigt ist.

Durch das erste und das zweite Latch-Signal eines logisch "hohen" Pegels werden die PMOS-Transistoren P21 und P22 aus­ geschaltet und die NMOS-Transistoren N23 und N25 werden ein­ geschaltet. Da das erste Rückkopplungssignal, das von dem dritten NAND-Gatter NA23 erzeugt wird, durch das erste und das zweite Verzögerungssignal eines logisch "tiefen" bzw. "hohen" Pegels auf einem logisch "hohen" Pegel gehalten wird, werden die NMOS-Transistoren N24 und N26 eingeschal­ tet. Daher werden die jeweiligen ersten Eingangsanschlüsse des ersten und des zweiten NAND-Gatters NA21 und NA22 auf einem logisch "tiefen" Pegel gehalten. Da das erste und das zweite Latch-Signal und das erste Rückkopplungssignal auf einem logisch "hohen" Pegel gehalten werden, ändert sich das zweite Rückkopplungssignal, das von dem vierten NAND-Gatter NA24 erzeugt wird, von einem logisch "hohen" zu einem "tie­ fen" Pegel, wie in Fig. 3E gezeigt ist. Die NMOS-Transisto­ ren N21 und N22 werden ausgeschaltet, wobei verhindert wird, daß das logische Eingabebetriebssignal zu dem ersten und dem zweiten NAND-Gatter NA21 und NA22 übertragen wird. Die je­ weiligen ersten Eingangsanschlüsse des ersten und des zwei­ ten NAND-Gatters NA21 und NA22 werden auf einen logisch "tiefen" Pegel gesetzt.

Das Latch-Signal, das in Fig. 3F gezeigt ist, wird durch die erste Verzögerungsschaltung 130 für eine vorgeschriebene Verzögerungszeit t verzögert, wobei der zweite Eingangsan­ schluß des zweiten NAND-Gatters NA22 auf einen logisch "ho­ hen" Pegel gesetzt wird. Das dritte und das vierte NAND-Gat­ ter NA23 und NA24 erzeugen einen logisch "tiefen" bzw. "ho­ hen" Pegel, und die NMOS-Transistoren N21 und N22 werden eingeschaltet. Der erste Eingangsanschluß des zweiten NAND-Gatters NA22 wird auf einen logisch "hohen" Pegel gesetzt, während sich das zweite Latch-Signal von einem logisch "ho­ hen" zu einem "tiefen" Pegel ändert, wie in Fig. 3H gezeigt ist. Das zweite Latch-Signal, das sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert, wird durch die zwei­ te Verzögerungsschaltung 140 für die vorgeschriebene Verzö­ gerungszeit t verzögert, und der zweite Eingangsanschluß des ersten NAND-Gatters NA21 wird auf einen logisch "hohen" Pe­ gel gesetzt. Da der erste Eingangsanschluß des ersten NAND-Gatters NA21 auf einem logisch "tiefen" Pegel ist, wird das erste Latch-Signal auf einem logisch "hohen" Pegel gehalten.

Wenn das erste und das zweite Verzögerungssignal auf einem logisch "hohen" Pegel sind, wird das erste Rückkopplungssi­ gnal, das von dem dritten NAND-Gatter NA23 erzeugt wird, auf einen logisch "tiefen" Pegel gesetzt, während das zweite Rückkopplungssignal, das von dem vierten NAND-Gatter NA24 erzeugt wird, auf einen logisch "hohen" Pegel gesetzt wird. Die NMOS-Transistoren N24 und N26 werden ausgeschaltet, wäh­ rend die NMOS-Transistoren N21 und N22 eingeschaltet werden. Daher wird das logische Eingabebetriebssignal eines logisch "tiefen" Pegels direkt an den ersten Eingangsanschluß des ersten NAND-Gatters NA21 angelegt, und durch den Inverter I21 auf einen logisch "hohen" Pegel invertiert. Das inver­ tierte logische Eingabebetriebssignal wird dem ersten Ein­ gangsanschluß des zweiten NAND-Gatters NA22 zugeführt. Da das erste und das zweite Verzögerungssignal, die an den je­ weiligen zweiten Anschluß des ersten und des zweiten NAND-Gatters NA21 und NA22 angelegt werden, auf einem logisch "hohen" Pegel gehalten sind, werden das erste und das zweite Latch-Signal auf einen logisch "hohen" bzw. "tiefen" Pegel gesetzt.

Andererseits tritt ein Spannungsabfall, der einer Schwellen­ spannung V_T des NMOS-Transistors N22 entspricht, in dem lo­ gischen Eingabebetriebssignal, das von dem NOR-Gatter NO2 an den ersten Eingangsanschluß des zweiten NAND-Gatters NA22 angelegt wird, auf. Jedoch wird, da der PMOS-Transistor P22 durch das zweite Latch-Signal eines logisch "tiefen" Pegels eingeschaltet ist, und der NMOS-Transistor N25 ausgeschaltet ist, ein Signal, das an den ersten Eingangsanschluß des zweiten NAND-Gatters NA22 angelegt wird, spannungsmäßig durch den Versorgungsspannungsanschluß Vdd kompensiert und auf einen logisch "hohen" Pegel gesetzt. Dadurch, daß das zweite Latch-Signal auf einen logisch "tiefen" Pegel gesetzt ist, wird der PMOS-Transistor P25 der Adreßübergangs-Erfas­ sungssignal-Ausgabeschaltung 250 eingeschaltet, während der NMOS-Transistor N29 ausgeschaltet wird. Das zweite Latch-Si­ gnal wird der zweiten Verzögerungsschaltung 240 zugeführt, wobei die zweite Verzögerungsschaltung 240 das zweite Verzö­ gerungssignal, das um die vorgeschriebene Zeit verzögert ist, erzeugt. Der PMOS-Transistor P26 wird eingeschaltet. Da die PMOS-Transistoren P25 und P26 eingeschaltet sind, wird das Adreßübergangs-Erfassungssignal ATDS auf einen logisch "hohen" Pegel gesetzt, wie in Fig. 3J gezeigt ist, und der aktivierte Zustand ist abgeschlossen.

In der obigen Beschreibung wurde ein Adreßsignal ADS be­ schrieben, das sich von einem "tiefen" zu einem "hohen" Pe­ gel ändert. Selbst wenn sich das Adreßsignal ADS von einem "hohen" zu einem "tiefen" Pegel ändert, werden die NMOS-Transistoren N29 und N30 während der Verzögerungszeit 2t der ersten und der zweiten Verzögerungsschaltung 230 und 240 eingeschaltet, und das Adreßübergangs-Erfassungssignal ATDS wird auf einen logisch "tiefen" Pegel gesetzt.

Die Fig. 4A bis 4J sind Betriebssignalverlauf-Diagramme der Adreßübergangs-Erfassungsschaltung von Fig. 2, wenn ein Adreßsignal ADS, das einen Puls aufweist, der kürzer als die jeweilige Verzögerungszeit t der ersten und der zweiten Ver­ zögerungsschaltung 230 und 240 ist, angelegt wird.

Ein Chipauswahlsignal/CS eines logisch "tiefen" Pegels und ein Adreßsignal ADS, das in Fig. 4A gezeigt ist, werden dem NOR-Gatter NO2 zugeführt. Eine Pulsbreite T2 des Adreßsi­ gnals ADS ist kürzer als die Hälfte einer minimalen Breite 2t des Adreßübergangs-Erfassungssignals ATDS, die erforder­ lich ist, um die interne Schaltung des Speichers zu treiben (d. h. t < T2). Bevor die NMOS-Transistoren N21 und N22 ein­ geschaltet werden, wird das Adreßsignal ADS wiederum auf ei­ nen logisch "tiefen" Pegel gesetzt.

Wenn sich das Adreßsignal ADS von einem logisch "tiefen" zu einem "hohen" Pegel ändert, erzeugt das NOR-Gatter NO2 ein logisches Eingabebetriebssignal, das sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert. Da das erste und das zweite Latch-Signal, die von dem ersten und dem zweiten NAND-Gatter NA21 und NA22 erzeugt werden, und das erste und das zweite Verzögerungssignal, die von der ersten und der zweiten Verzögerungsschaltung 230 und 240 erzeugt werden, auf dem vorherigen Zustand gehalten werden, werden die NMOS-Transistoren N21 und N22 in dem eingeschalteten Zustand gehalten. Ein Signal, das sich von einem "hohen" zu einem "tiefen" Zustand ändert, wie in Fig. 4B gezeigt ist, wird an den ersten Eingangsanschluß des ersten NAND-Gatters NA21 an­ gelegt. Das zweite Verzögerungssignal des logisch "hohen" Pegels des vorherigen Zustands wird an den zweiten Anschluß des ersten NAND-Gatters NA21 angelegt. Daher ändert sich das erste Latch-Signal von einem logisch "tiefen" zu einem "ho­ hen" Pegel, wie in Fig. 4F gezeigt ist. Der PMOS-Transistor P23 der Adreßübergangs-Erfassungssignal-Ausgabeschaltung 250 wird ausgeschaltet, während der NMOS-Transistor N27 einge­ schaltet wird. Da der NMOS-Transistor N28 durch das zweite Verzögerungssignal des logisch "hohen" Pegels des vorherigen Zustands auf einem eingeschalteten Zustand gehalten wird, wird das Adreßübergangs-Erfassungssignal ATDS auf einen lo­ gisch "tiefen" Pegel gesetzt, wie in Fig. 4J gezeigt ist, und der aktivierte Zustand wird begonnen.

Unterdessen wird das logische Eingabebetriebssignal durch den Inverter I21 invertiert, wobei das invertierte logische Eingabebetriebssignal, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wie in Fig. 4C gezeigt ist, an den ersten Eingangsanschluß des zweiten NAND-Gatters NA22 angelegt wird. Das erste Verzögerungssignal eines logisch "tiefen" Pegels wird dem zweiten Eingangsanschluß des zwei­ ten NAND-Gatters NA22 zugeführt. Daher wird das zweite Latch-Signal, das von dem zweiten NAND-Gatter NA22 erzeugt wird, auf einem logisch "hohen" Pegel gehalten, ungeachtet des invertierten logischen Eingabebetriebssignals, das an den ersten Eingangsanschluß angelegt wird, wie in Fig, 3H gezeigt ist.

Da das erste und das zweite Verzögerungssignal, die von der ersten und der zweiten Verzögerungsschaltung 230 und 240 er­ zeugt werden, einen logisch "tiefen" bzw. "hohen" Pegel auf­ weisen, weist das erste Rückkopplungssignal, das von dem dritten NAND-Gatter NA23 erzeugt wird, einen logisch "hohen" Pegel auf, wie in Fig. 4D gezeigt ist. Das zweite Rückkopp­ lungssignal, das von dem vierten NAND-Gatter NA24 erzeugt wird, ändert sich von einem "hohen" zu einem "tiefen" Pegel, wobei die NMOS-Transistoren N21 und N22 ausgeschaltet wer­ den. Daher wird verhindert, daß das logische Eingabebe­ triebssignal zu dem ersten und dem zweiten NAND-Gatter NA21 und NA22 übertragen wird. Das Signal, das an den ersten Ein­ gangsanschluß des ersten NAND-Gatters NA21 angelegt wird, wird auf einem logisch "tiefen" Pegel gehalten, wie in Fig. 4B gezeigt ist. Das Signal, das an den ersten Eingangsan­ schluß des zweiten NAND-Gatters NA22 angelegt wird, ändert sich von einem logischen "hohen" zu einem "tiefen" Pegel, wie in Fig. 4C gezeigt ist. Selbst wenn das Adreßsignal ADS, das an das NOR-Gatter NO2 angelegt wird, sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert, wie in Fig. 4A gezeigt ist, wird der jeweilige erste Eingangsanschluß des ersten und des zweiten NAND-Gatters NA21 und NA22 auf einem logisch "tiefen" Pegel gehalten, da die NMOS-Transi­ storen N21 und N22 in einem ausgeschalteten Zustand sind.

Das erste Latch-Signal, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wie in Fig. 4F gezeigt ist, wird der ersten Verzögerungsschaltung 230 zugeführt, wobei die erste Verzögerungsschaltung 230 das erste Verzögerungs­ signal erzeugt, das um die vorgeschriebene Zeit verzögert ist, wie in Fig. 4G gezeigt ist. Der zweite Eingangsanschluß des zweiten NAND-Gatters wird auf einen logisch "hohen" Zu­ stand eingestellt. Da das erste Verzögerungssignal eines lo­ gisch "tiefen" Pegels an den ersten Eingangsanschluß des zweiten NAND-Gatters NA22 angelegt wird, wird das zweite Latch-Signal auf einem logisch "hohen" Pegel gehalten, wie in Fig. 4H gezeigt ist. Das erste Rückkopplungssignal, das von dem dritten NAND-Gatter NA23 erzeugt wird, ändert sich durch das erste und das zweite Verzögerungssignal von einem logisch "hohen" zu einem "tiefen" Pegel, wie in Fig. 4D ge­ zeigt ist. Das zweite Rückkopplungssignal, das von dem vier­ ten NAND-Gatter NA24 erzeugt wird, ändert sich von einem lo­ gisch "tiefen" zu einem "hohen" Pegel, wie in Fig. 4E ge­ zeigt ist. Die NMOS-Transistoren N21 und N22 werden einge­ schaltet.

Die NMOS-Transistoren N21 und N22 werden während der jewei­ ligen Verzögerungszeit t der ersten und der zweiten Verzöge­ rungsschaltung 230 und 240 ausgeschaltet, nachdem das Adreß­ übergangs-Erfassungssignal ATDS auf einen logisch "tiefen" Pegel gesetzt ist und der aktivierte Zustand begonnen ist, wie in Fig. 4J gezeigt ist. Da die Pulsbreite des Adreßsi­ gnals ADS kürzer als die jeweilige Verzögerungszeit t der ersten und der zweiten Verzögerungsschaltung 230 und 240 ist, wird das Adreßsignal ADS des logisch "tiefen" Pegels an das NOR-Gatter NO2 angelegt. Da das erste und das zweite Verzögerungssignal eines logisch "hohen" Pegels an den je­ weiligen zweiten Anschluß des zweiten und des ersten NAND-Gatters NA22 und NA21 angelegt werden, ändert sich das erste Latch-Signal, das von dem ersten NAND-Gatter NA21 erzeugt wird, von einem logisch "hohen" zu einem "tiefen" Pegel, wie in Fig. 4F gezeigt ist, während das zweite Latch-Signal, das von dem zweiten NAND-Gatter NA22 erzeugt wird, auf einem lo­ gisch "hohen" Pegel gehalten ist, wie in Fig. 4H gezeigt ist.

Durch das erste Latch-Signal, das auf einen logisch "tiefen" Pegel gesetzt ist, wird der PMOS-Transistor P23 der Adreß­ übergangs-Erfassungssignal-Ausgabeschaltung 250 eingeschal­ tet, während der NMOS-Transistor N27 ausgeschaltet wird. Das erste Latch-Signal, das auf einen logisch "tiefen" Pegel ge­ setzt ist, wird der ersten Verzögerungsschaltung 230 zuge­ führt, wobei die erste Verzögerungsschaltung 230 das erste Verzögerungssignal, das um die vorgeschriebene Verzögerungs­ zeit verzögert ist, erzeugt. Dann wird der PMOS-Transistor P24 eingeschaltet. Da die PMOS-Transistoren P23 und P24 ein­ geschaltet sind, wird das Adreßübergangs-Erfassungssignal ATDS auf einen logisch "hohen" Pegel gesetzt, wie in Fig. 3J gezeigt ist, und der aktivierte Zustand ist abgeschlossen.

Da die Pulsbreite des Adreßsignals ADS kürzer als die jewei­ lige Verzögerungszeit der ersten und der zweiten Verzöge­ rungsschaltung 230 und 240 ist, wird das Adreßsignal ADS, das sich von einem "hohen" zu einem "tiefen" Pegel ändert, nicht durch die NMOS-Transistoren N21 und N22 dem ersten und dem zweiten NAND-Gatter NA21 und NA22 zugeführt. Daher wer­ den die NMOS-Transistoren N27 und N28 während einer Zeit 2t auf einem eingeschalteten Zustand gehalten, was die jeweili­ ge Verzögerungszeit t der ersten und der zweiten Verzöge­ rungsschaltung 230 und 240, während der die Durchlaß-NMOS- Transistoren N21 und N22 ausgeschaltet sind, zu jeder Ver­ zögerungszeit t der ersten und der zweiten Verzögerungs­ schaltung 230 und 240, während der die Durchlaß-NMOS-Tran­ sistoren N21 und N22 eingeschaltet sind und die Ausgaben des ersten und des zweiten NAND-Gatters NA21 und NA22 angelegt werden, addiert. Folglich wird das Adreßübergangs-Erfas­ sungssignal ATDS auf einen logisch "tiefen" Pegel gesetzt.

In der obigen Beschreibung wurde ein Adreßsignal ADS, das sich von einem "tiefen" zu einem "hohen" Pegel ändert, be­ schrieben. Auch wenn das Adreßsignal ADS von einem "hohen" zu einem "tiefen" Pegel geändert wird, werden die NMOS-Tran­ sistoren N29 und N30 während der Verzögerungszeit 2t der er­ sten und der zweiten Verzögerungsschaltung 230 und 240 ein­ geschaltet, und das Adreßübergangs-Erfassungssignal ATDS wird auf einen logisch "tiefen" Pegel gesetzt.

Die Fig. 5A bis 5J sind Betriebssignalverlauf-Diagramme der Adreßübergangs-Erfassungsschaltung von Fig. 2, wenn ein Adreßsignal ADS eines kurzen Pulses angelegt wird.

Ein Chipauswahlsignal/CS eines logisch "tiefen" Pegels und ein Adreßsignal ADS, das in Fig. 5A gezeigt ist, werden dem NOR-Gatter NO2 zugeführt. Eine Pulsbreite T3 des Adreßsi­ gnals ADS ist kürzer als eine minimale Breite 2t des Adreß­ übergangs-Erfassungssignals ATDS, die erforderlich ist, um die interne Schaltung des Speichers zu treiben, und länger als die Hälfte der minimalen Breite (d. h. t < T3 < 2t).

Wenn sich das Adreßsignal ADS von einem logisch "tiefen" zu einem "hohen" Pegel ändert, erzeugt das NOR-Gatter NO2 ein logisches Eingabebetriebssignal, das sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert. Da das erste und das zweite Latch-Signal, die von dem ersten und von dem zweiten NAND-Gatter NA21 und NA22 erzeugt werden, und das erste und das zweite Verzögerungssignal, die von der ersten und von der zweiten Verzögerungsschaltung 230 und 240 erzeugt wer­ den, auf dem vorherigen Zustand gehalten sind, werden die NMOS-Transistoren N21 und N22 auf einem eingeschalteten Zu­ stand gehalten. Ein Signal, das sich von einem "hohen" zu einem "tiefen" Pegel ändert, wie in Fig. 5B gezeigt ist, wird an den ersten Eingangsanschluß des ersten NAND-Gatters NA21 angelegt. Das zweite Verzögerungssignal des logisch "hohen" Pegels des vorherigen Zustands wird an den zweiten Anschluß des ersten NAND-Gatters NA21 angelegt. Das erste Latch-Signal, das von dem ersten NAND-Gatter NA21 erzeugt wird, ändert sich von einem logisch "tiefen" zu einem "ho­ hen" Pegel, wie in Fig. 5F gezeigt ist. Der PMOS-Transistor P23 der Adreßübergangs-Erfassungssignal-Ausgabeschaltung 250 wird ausgeschaltet, während der NMOS-Transistor N27 einge­ schaltet wird. Da der NMOS-Transistor N28 durch das zweite Verzögerungs-Signal des logisch "hohen" Pegels des vorheri­ gen Zustands auf einem eingeschalteten Zustand gehalten ist, wird das Adreßübergangs-Erfassungssignal ATDS auf einen lo­ gisch "tiefen" Pegel gesetzt, wie in Fig. 5J gezeigt ist, und der aktivierte Zustand wird begonnen.

Unterdessen wird das logische Eingabebetriebssignal durch den Inverter I21 invertiert, wobei das invertierte logische Eingabebetriebssignal, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wie in Fig. 5C gezeigt ist, an den ersten Eingangsanschluß des zweiten NAND-Gatters NA22 angelegt wird. Das erste Verzögerungssignal des logisch "tiefen" Pegels des vorherigen Zustands wird dem zweiten Eingangsanschluß des zweiten NAND-Gatters NA22 zugeführt. Daher wird das zweite Latch-Signal, das von dem zweiten NAND-Gatter NA22 erzeugt wird, auf einem logisch "hohen" Pegel gehalten, ungeachtet des invertierten logischen Ein­ gabebetriebssignals, das an den ersten Eingangsanschluß an­ gelegt wird, wie in Fig. 5H gezeigt ist.

Das erste Rückkopplungssignal, das von dem dritten NAND-Gat­ ter NA23 erzeugt wird, wird durch das erste und das zweite Verzögerungssignal auf einem logisch "hohen" Pegel gehalten, wie in Fig. 5D gezeigt ist. Da das erste und das zweite Latch-Signal einen logisch "hohen" Pegel aufweisen, ändert sich das zweite Rückkopplungssignal, das von dem vierten NAND-Gatter NA24 erzeugt wird, von einem "hohen" zu einem "tiefen" Pegel, wie in Fig. 5E gezeigt ist, und die NMOS-Transistoren N21 und N22 werden ausgeschaltet. Daher wird verhindert, daß das logische Eingabebetriebssignal, das von dem NOR-Gatter NO2 erzeugt wird, zu dem ersten und dem zwei­ ten NAND-Gatter NA21 und NA22 übertragen wird. Das Signal, das an den ersten Eingangsanschluß des ersten NAND-Gatters NA21 angelegt ist, wird auf einem logisch "tiefen" Pegel ge­ halten, wie in Fig. 5B gezeigt ist. Das Signal, das an den ersten Eingangsanschluß des zweiten NAND-Gatters NA22 ange­ legt ist, ändert sich von einem logisch "hohen" zu einem "tiefen" Pegel, wie in Fig. 5C gezeigt ist. Daher werden das erste und das zweite Latch-Signal auf einem logisch "hohen" Pegel gehalten, wie in Fig. 5F bzw. 5H gezeigt ist.

Das erste Latch-Signal, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wie in Fig. 5F gezeigt ist, wird der ersten Verzögerungsschaltung 230 zugeführt, wobei die Verzögerungsschaltung 230 das erste Verzögerungssignal, das um die vorgeschriebene Zeit t verzögert ist, erzeugt, wie in Fig. 5G gezeigt ist. Der zweite Eingangsanschluß des zweiten NAND-Gatters wird auf einen logisch "hohen" Pegel gesetzt. Da ein logisches Eingabebetriebssignal eines lo­ gisch "tiefen" Pegels an den ersten Anschluß des zweiten NAND-Gatters NA22 angelegt wird, wird das zweite Latch-Si­ gnal auf einem logisch "hohen" Pegel gehalten, wie in Fig. 5H gezeigt ist. Das erste Rückkopplungssignal, das von dem dritten NAND-Gatter NA23 erzeugt wird, ändert sich durch das erste und das zweite Verzögerungssignal von einem logisch "hohen" zu einem "tiefen" Pegel. Das zweite Rückkopplungssi­ gnal, das von dem vierten NAND-Gatter NA24 erzeugt wird, än­ dert sich von einem logisch "tiefen" zu einem "hohen" Pegel, wie in Fig. 5E gezeigt ist. Die NMOS-Transistoren N21 und N22 werden eingeschaltet.

Das logische Eingabebetriebssignal des logisch "tiefen" Pe­ gels, das in Fig. 5B gezeigt ist, wird direkt dem ersten Eingangsanschluß des ersten NAND-Gatters NA21 zugeführt, während das logische Betriebssignal, das sich von einem lo­ gisch "tiefen" zu einem "hohen" Pegel ändert, wie in Fig. 5C gezeigt ist, dem zweiten Eingangsanschluß des zweiten NAND-Gatters NA22 zugeführt wird. Da das erste Verzögerungssignal auf einem logisch "hohen" Pegel gehalten ist, ändert sich das zweite Latch-Signal, das von dem zweiten NAND-Gatter NA22 erzeugt wird, von einem logisch "hohen" zu einem "tie­ fen" Pegel, wie in Fig. 5H gezeigt ist. Das zweite Latch-Si­ gnal wird der zweiten Verzögerungsschaltung 240 zugeführt, wobei die zweite Verzögerungsschaltung 240 das zweite Verzö­ gerungssignal, das um die Verzögerungszeit t verzögert ist und sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert, erzeugt, wie in Fig. 5I gezeigt ist.

Nachdem das zweite Latch-Signal auf einen logisch "tiefen" Pegel gesetzt ist, wie in Fig, 5H gezeigt ist, wird das zweite Latch-Signal durch die zweite Verzögerungsschaltung 240 um die Verzögerungszeit t verzögert. Wenn das Adreßsi­ gnal ADS, das dem NOR-Gatter NO2 zugeführt wird, sich von einem logisch "hohen" zu einem "tiefen" Pegel ändert, wie in Fig. 5A gezeigt ist, bevor das zweite Verzögerungssignal auf einen logisch "tiefen" Pegel gesetzt wird, wie in Fig. 5I gezeigt ist, ändert sich das logische Eingabebetriebssignal, das an den jeweiligen ersten Eingangsanschluß des ersten und des zweiten NAND-Gatters NA21 und NA22 angelegt wird, von einem logisch "tiefen" zu einem "hohen" Pegel und von einem logisch "hohen" zu einem "tiefen" Pegel, wie in den Fig. 5B bzw. 5C gezeigt ist. Da das erste und das zweite Verzöge­ rungssignal einen logisch "hohen" Pegel aufweisen, wird das erste Rückkopplungssignal, das von dem dritten NAND-Gatter NA23 erzeugt wird, auf einem logisch "tiefen" Pegel gehal­ ten, während das zweite Rückkopplungssignal, das von dem vierten NAND-Gatter NA24 erzeugt wird, auf einen logisch "hohen" Pegel gesetzt wird. Die NMOS-Transistoren N21 und N22 werden eingeschaltet.

Da das erste und das zweite Verzögerungssignal, die von der ersten und der zweiten Verzögerungsschaltung 230 und 240 erzeugt werden, einen logisch "hohen" Pegel aufweisen, än­ dert sich das erste Latch-Signal von einem logisch "hohen" zu einem "tiefen" Pegel, wie in Fig. 5F gezeigt ist, während sich das zweite Latch-Signal von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wie in Fig. 5H gezeigt ist. Der NMOS-Transistor N29 wird durch das zweite Latch-Signal, das von dem zweiten NAND-Gatter NA22 erzeugt wird, eingeschal­ tet, während der NMOS-Transistor N30 durch das zweite Verzö­ gerungssignal eines logisch "hohen" Pegels auf einem einge­ schalteten Zustand gehalten wird. Daher wird das Adreßüber­ gangs-Erfassungssignal ATDS auf einem logisch "tiefen" Pegel gehalten, wie in Fig. 5J gezeigt ist. Das erste und das zweite Latch-Signal, die von dem ersten und dem zweiten NAND-Gatter NA21 und NA22 erzeugt werden, werden an die er­ ste und die zweite Verzögerungsschaltung 230 und 240 ange­ legt und um die Verzögerungszeit t verzögert, wodurch das erste und das zweite Verzögerungssignal, die in den Fig. 5G bzw. 5I gezeigt sind, erzeugt werden.

Das erste Latch-Signal, das von dem ersten NAND-Gatter NA21 erzeugt wird, ändert sich durch das zweite Verzögerungssi­ gnal, das sich von einem logisch "hohen" Pegel zu einem "tiefen" Pegel ändert, von einem logisch "tiefen" zu einem "hohen" Pegel, wie in Fig. 5I gezeigt ist. Das erste Rück­ kopplungssignal, das von dem dritten NAND-Gatter NA23 er­ zeugt wird, ändert sich von einem logisch "tiefen" zu einem "hohen" Pegel, wie in Fig. 5D gezeigt ist. Da das erste Latch-Signal einen logisch "hohen" Pegel aufweist, und das zweite Latch-Signal einen logisch "tiefen" Pegel aufweist, wird das zweite Rückkopplungssignal, das von dem vierten NAND-Gatter NA24 erzeugt wird, auf einen logisch "hohen" Pegel gesetzt, wie in Fig. 5E gezeigt ist. Die NMOS-Transi­ storen N21 und N22 werden eingeschaltet, und das logische Eingabebetriebssignal, das von dem NOR-Gatter NO2 erzeugt wird, wird zu dem jeweiligen ersten Eingangsanschluß des er­ sten und des zweiten NAND-Gatters NA21 und NA22 übertragen. Da das Adreßsignal ADS einen logisch "tiefen" Pegel auf­ weist, wird das logische Eingabebetriebssignal, das sich von einem logisch "tiefen" zu einem "hohen" Pegel ändert, wie in Fig. 5B gezeigt ist, dem ersten Eingangsanschluß des ersten NAND-Gatters NA21 zugeführt, während das logische Eingabebe­ triebssignal eines logisch "tiefen" Pegels, wie in Fig. 5C gezeigt ist, dem ersten Eingangsanschluß des zweiten NAND-Gatters NA22 zugeführt wird. Da das zweite Verzögerungssi­ gnal auf einem logisch "hohen" Pegel gehalten ist, ändert sich das erste Latch-Signal von einem logisch "hohen" zu ei­ nen "tiefen" Pegel, wie in Fig. 5F gezeigt ist. Der PMOS-Transistor P23 der Adreßübergangs-Erfassungssignal-Ausgabe­ schaltung 250 wird eingeschaltet, während der NMOS-Transi­ stor N27 ausgeschaltet wird.

Das erste Latch-Signal, das auf einen logisch "tiefen" Pegel gesetzt ist, wird an die erste Verzögerungsschaltung 230 an­ gelegt und um die vorgeschriebene Verzögerungszeit t verzö­ gert, wodurch das ersten Verzögerungssignal, das auf einen logisch "tiefen" Pegel gesetzt ist, erzeugt wird. Danach wird der PMOS-Transistor P24 eingeschaltet. Da die PMOS-Transistoren P23 und P24 eingeschaltet sind, wird das Adreß­ übergangs-Erfassungssignal ATDS auf einen logisch "hohen" Pegel gesetzt, wie in Fig. 3J gezeigt ist, und der aktivier­ te Zustand ist abgeschlossen. Die NMOS-Transistoren N27, N28, N29 und N30 sind während einer Zeit (T3+2t), die durch das Addieren der Pulsbreite T3 des Adreßsignals ADS zu der Verzögerungszeit 2t der ersten und der zweiten Verzögerungs­ schaltung erhalten wird, eingeschaltet, und das Adreßüber­ gangs-Erfassungssignal ATDS ist auf einen logisch "tiefen" Pegel gesetzt.

Wie aus der obigen Beschreibung offensichtlich wird, weisen, wenn sich die Phase des Eingangsadreßsignals ändert, das er­ ste und das zweite Latch-Signal, die von dein ersten und dem zweiten NAND-Gatter erzeugt werden, unterschiedliche Phasen auf. Daher wird das Adreßübergangs-Erfassungssignal auf ei­ nen logisch "tiefen" Pegel gesetzt, und die interne Schal­ tung der Speichervorrichtung wird aktiviert. Das erste und das zweite Latch-Signal werden durch das zweite und das er­ ste Verzögerungssignal, die von der zweiten bzw. ersten Ver­ zögerungsschaltung erzeugt werden, auf einen logisch "hohen" Pegel gesetzt, wobei die Durchlaß-NMOS-Transistoren während der jeweiligen Verzögerungszeit t der ersten und der zweiten Verzögerungsschaltung ausgeschaltet sind. Folglich wird das logische Eingabebetriebssignal, das von dem NOR-Gatter er­ zeugt wird, nicht zu dem jeweiligen ersten Eingangsanschluß des ersten und des zweiten NAND-Gatters übertragen. Daher ist der NMOS-Transistor der Adreßübergangs-Erfassungsschal­ tung während der Zeit 2t eingeschaltet, was die jeweilige Verzögerungszeit t der ersten und der zweiten Verzögerungs­ schaltung, während der der Durchlaß-NMOS-Transistor ausge­ schaltet ist, zu der Verzögerungszeit t, während der der Durchlaß-NMOS-Transistor eingeschaltet ist und das erste und das zweite Latch-Signal durch die erste und die zweite Ver­ zögerungsschaltung gelangen, addiert.

Folglich kann die erfindungsgemäße Adreßübergangs-Erfas­ sungsschaltung eine Fehlfunktion durch das Erzeugen des Adreßübergangs-Erfassungssignals mit einer minimalen oder größeren Pulsbreite, die für die interne Schaltung notwendig ist, verhindern, ungeachtet der Pulsbreite des Eingangs­ adreßsignals, das der Speichervorrichtung zugeführt wird.

Claims (11)

1. Adreßübergangs-Erfassungsschaltung mit folgenden Merk­ malen:
einer Adreßeingabeschaltung (210) zum Erzeugen eines lo­ gischen Eingabebetriebssignals durch eine logische Ope­ ration zwischen einem Chipauswahlsignal (/CS) und einem Adreßsignal (ADS), das eine gegebene Pulsbreite und eine sich ändernde Phase aufweist, wobei das logische Einga­ bebetriebssignal entgegengesetzt zu dem Adreßsignal (ADS) geändert wird;
einer Latch-Schaltung (220) zum Übertragen des logi­ schen Eingabebetriebssignals der gleichen und der entge­ gengesetzten Phase zu einem jeweiligen ersten Eingangs­ anschluß eines ersten und eines zweiten NAND-Gatters (NA21, NA22) durch ein zweites Rückkopplungssignal, oder zum Verhindern, daß das logische Eingabebetriebssignal zu dem ersten und dem zweiten NAND-Gatter (NA21, NA22) übertragen wird, und zum Anlegen eines ersten und eines zweiten Verzögerungssignals an einen jeweiligen zweiten Eingangsanschluß des ersten und des zweiten NAND-Gatters (NA21, NA22), um dadurch ein erstes und ein zweites Latch-Signal zu erzeugen;
einer Rückkopplungsschaltung (260) zum Erzeugen des zweiten Rückkopplungssignals, wobei das zweite Rückkopp­ lungssignal das logische Eingabebetriebssignal zu dem jeweiligen ersten Eingangsanschluß des ersten und des zweiten NAND-Gatters (NA21, NA22) überträgt, wenn das erste und das zweite Latch-Signal eine entgegengesetzte Phase aufweisen, und wobei das zweite Rückkopplungssi­ gnal verhindert, daß das logische Eingabebetriebssignal zu dem ersten und dem zweiten NAND-Gatter (NA21, NA22) übertragen wird, wenn das erste und das zweite Latch-Si­ gnal die gleiche Phase aufweisen;
einer ersten und einer zweiten Verzögerungsschaltung (230, 240) zum Erzeugen des ersten und des zweiten Ver­ zögerungssignals durch das Verzögern des ersten und des zweiten Latch-Signals um eine vorgeschriebene Zeit; und
einer Adreßübergangs-Erfassungssignal-Ausgabeschaltung (250) zum Empfangen des ersten und des zweiten Latch-Si­ gnals und des ersten und des zweiten Verzögerungssignals und zum Erzeugen eines Adreßübergangs-Erfassungssignals (ATDS), das eine Pulsbreite aufweist, die größer als zu­ mindest zweimal die vorgeschriebene Verzögerungszeit der ersten und der zweiten Verzögerungsschaltung (230, 240) ist, wenn das Adreßsignal geändert wird.

2. Adreßübergangs-Erfassungsschaltung gemäß Anspruch 1, bei der die Latch-Schaltung einen Durchlaß-Transistor (N21, N22) zum Übertragen des logischen Eingabebetriebssignal zu dem jeweiligen ersten Eingangsanschluß des ersten und des zweiten NAND-Gatters (NA21, NA22) durch das zweite Rückkopplungssignal oder zum Verhindern, daß das logi­ sche Eingabebetriebssignal zu dem ersten und dem zweiten NAND-Gatter (NA21, NA22) übertragen wird, aufweist.

3. Adreßübergangs-Erfassungsschaltung gemäß Anspruch 2, bei der der Durchlaß-Transistor (N21, N22) ein NMOS-Transi­ stor ist.

4. Adreßübergangs-Erfassungsschaltung gemäß einem der An­ sprüche 1 bis 3, bei der die Latch-Schaltung (220) fer­ ner Spannungspegel-Einstelleinrichtungen (P21, N23, N24, P22, N25, N26), die jeweils mit dem ersten Eingangsan­ schluß des ersten und des zweiten NAND-Gatters (N21, NA22) verbunden sind, zum Einstellen eines Spannungspe­ gels aufweist.

5. Adreßübergangs-Erfassungsschaltung gemäß Anspruch 4, bei der die Spannungspegel-Einstelleinrichtungen (P21, N23, N24, P22, N25, N26) einen Eingangsanschluß, der gemein­ sam mit den Ausgangsanschlüssen des ersten und des zwei­ ten NAND-Gatters (NA21, NA22) verbunden ist, und einen Ausgangsanschluß aufweisen, der mit den Eingangsan­ schlüssen des ersten und des zweiten NAND-Gatters (NA21, NA22) verbunden ist, wobei dieselben ferner einen PMOS-Transistor (P21, P22) und einen ersten NMOS-Transistor (N23, N25) eines CMOS-Transistor-Aufbaus aufweisen, die seriell zwischen einen Versorgungsspannungsanschluß (Vdd) und einen Massespannungsanschluß geschaltet sind.

6. Adreßübergangs-Erfassungsschaltung gemäß Anspruch 5, bei der die Spannungspegel-Einstelleinrichtungen (P21, N23, N24, P22, N25, N26) ferner einen zweiten NMOS-Transistor (N24, N26) aufweisen, der zwischen den ersten NMOS-Tran­ sistor (N23, N25) und den Massespannungsanschluß ge­ schaltet ist.

7. Adreßübergangs-Erfassungsschaltung gemäß einem der An­ sprüche 1 bis 6, bei der die Rückkopplungsschaltung (260) ein viertes NAND-Gatter (NA24) zum Erzeugen des zweiten Rückkopplungssignals aufweist, wobei das vierte NAND-Gatter (NA24) einen Eingangsanschluß aufweist, der mit den Ausgangsanschlüssen des ersten und des zweiten NAND-Gatters (NA21, NA22) verbunden ist.

8. Adreßübergangs-Erfassungsschaltung gemäß Anspruch 7, bei der die Rückkopplungsschaltung (260) ferner ein drittes NAND-Gatter (NA23) zum Übertragen eines ersten Rückkopp­ lungssignals zu dem vierten NAND-Gatter (NA24) aufweist, wobei das dritte NAND-Gatter (NA23) mit den Ausgangsan­ schlüssen der ersten und der zweiten Verzögerungsschal­ tung (230, 240) verbunden ist.

9. Adreßübergangs-Erfassungsschaltung gemäß Anspruch 8, bei der das erste Rückkopplungssignal an eine Gate-Elektrode des zweiten NMOS-Transistors (N24, N26) angelegt wird, der zwischen den ersten NMOS-Transistor (N23, N25) und den Massespannungsanschluß geschaltet ist.

10. Adreßübergangs-Erfassungsschaltung mit folgenden Merkma­ len:
einer Adreßeingabeschaltung (210) zum Erzeugen eines lo­ gischen Eingabebetriebssignals durch eine logische Ope­ ration zwischen einem Chipauswahlsignal (/CS) und einem Adreßsignal (ADS), das eine gegebene Pulsbreite und eine sich ändernde Phase aufweist, wobei das logische Einga­ bebetriebssignal entgegengesetzt zu dem Adreßsignal ge­ ändert wird;
einer Latch-Schaltung (220) zum Erzeugen eines ersten und eines zweiten Latch-Signals, wobei die Latch-Schal­ tung (220) ein erstes und ein zweites NAND-Gatter (NA21, NA22) aufweist, die jeweils einen ersten Eingangsan­ schluß aufweisen, zu dem das logische Eingabebetriebs­ signal mit der gleichen und der entgegengesetzten Phase durch das Einstellen eines Durchlaß-Transistors (N21, N22) durch ein zweites Rückkopplungssignal übertragen oder nicht übertragen wird, wobei dieselben ferner einen jeweiligen zweiten Eingangsanschluß aufweisen, an die ein erstes und ein zweites Verzögerungssignal angelegt werden, wobei die Latch-Schaltung (220) ferner Span­ nungseinstelleinrichtungen (P21, N23, N24, P22, N25, N26) zum Einstellen einer Spannung des jeweiligen ersten Anschlusses des ersten und des zweiten NAND-Gatters (NA21, NA22) durch das Erden des Ausgangs derselben durch das erste und das zweite Rückkopplungssignal, wenn das logische Eingabebetriebssignal nicht übertragen wird, aufweist;
einer Rückkopplungsschaltung (260) mit einem dritten NAND-Gatter (NA23) zum Erzeugen des ersten Rückkopp­ lungssignals durch das erste und das zweite Verzöge­ rungssignal und mit einem vierten NAND-Gatter (NA24) zum Empfangen des ersten Rückkopplungssignals und des ersten und des zweiten Latch-Signals und zum Erzeugen des zwei­ ten Rückkopplungssignals, wobei das zweite Rückkopp­ lungssignal das logische Eingabebetriebssignal zu dem jeweiligen ersten Eingangsanschluß des ersten und des zweiten NAND-Gatters (NA21, NA22) überträgt, wenn das erste und das zweite Latch-Signal eine entgegengesetzte Phase aufweisen, und zum Verhindern, daß das logische Eingabebetriebssignal zu dem ersten und dem zweiten NAND-Gatter (NA21, NA22) übertragen wird, wenn das erste und das zweite Latch-Signal die gleiche Phase aufweisen;
einer ersten und einer zweiten Verzögerungsschaltung (230, 240) zum Erzeugen des ersten und des zweiten Ver­ zögerungssignals durch das Verzögern des ersten und des zweiten Latch-Signals um eine vorgeschriebene Zeit; und
einer Adreßübergangs-Erfassungssignal-Ausgabeschaltung (250) zum Empfangen des ersten und des zweiten Latch-Si­ gnals und des ersten und des zweiten Verzögerungssi­ gnals, und zum Erzeugen eines Adreßübergangs-Erfassungs­ signals (ATDS), das eine Pulsbreite aufweist, die größer als zumindest zweimal die vorgeschriebene Verzögerungs­ zeit der ersten und der zweiten Verzögerungsschaltung ist, wenn das Adreßsignal geändert wird.

11. Adreßübergangs-Erfassungsschaltung gemäß Anspruch 10, bei der die Spannungspegel-Einstelleinrichtungen (P21, N23, N24, P22, N25, N26) einen PMOS-Transistor (P21, P22) und einen ersten und einen zweiten NMOS-Transistor (N23, N24, N25, N26) aufweisen, die seriell zwischen ei­ nen Versorgungsspannungsanschluß (Vdd) und einen Masse­ spannungsanschluß geschaltet sind, wobei der PMOS- und der erste NMOS-Transistor (P21, P22, N23, N25) eines CMOS-Transistor-Aufbaus einen Eingangsanschluß, der ge­ meinsam mit den Ausgangsanschlüssen des ersten und des zweiten NAND-Gatters (NA21, NA22) verbunden ist, und ei­ nen Ausgangsanschluß, der mit den Eingangsanschlüssen des ersten und des zweiten NAND-Gatters (NA21, NA22) verbunden ist, aufweisen, wobei der zweite NMOS-Transi­ stor (N24, N26) eine Gate-Elektrode aufweist, die mit dem dritten NAND-Gatter (NA23) verbunden ist.