DE3138038A1

DE3138038A1 - Integrierter halbleiterspeicher

Info

Publication number: DE3138038A1
Application number: DE19813138038
Authority: DE
Inventors: Hiroshi Yokohama Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-09-25
Filing date: 1981-09-24
Publication date: 1982-04-22
Also published as: JPS5758298A; DE3138038C2; GB2084828B; JPS5856199B2; US4503518A; GB2084828A

Description

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Henkel,Kern,Feuer&Hinzel ,;*..: %o° »»* ··' Patentanwälte

Registered Representatives

European Patent Office

Möhlstraße 37 D-8000 München 80

Tel.: 089/982085-87 Telex: 0529802 hnkld Telegramme: ellipsoid

ΜΡ-56Ϊ406-3

TOKIO SHIBAÜEA DEHKI KABÜSHIKI KAISHAt Kawasaki» Japan

Integrierter Halbleiter-Speicher

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- 11 -

^ΗIntegrierter Halbleiter-Speicher"

Die Erfindung betrifft einen integrierten Halbleiter-Festwertspeicher kleiner Chipgröße.

Ein festwertspeicher (EOM) wird im allgemeinen aus einem Transistor pro Speicherzelle gebildet. Für die Speicherung von Daten in einem solchen Pestwertspeicher sind folgende Verfahren bekannt:

a) Hohe und niedrige Pegel der G-ate-Schwellenwertspannung des Zellentransistors werden den gespeicherten Daten entsprechend eingestellt. Beispielsweise ist eine logische "1" den gespeicherten Daten des Zellentransistors hohen Schwellenwertpegels zugeordnet. Eine logische "0^M ist den gespeicherten Daten des Zellentransistors niedrigen Schwellenwertpegels zugewiesen.

b) Die Unterscheidung der gespeicherten Daten erfolgt in Abhängigkeit davon, ob Drain (oder Source) des Zellentransistors mit einer Datenleitung des Speichers verbunden ist oder nicht. Beispielsweise ist eine logische "O" den gespeicherten Daten des mit der Datenleitung verbundenen Zellentransistors zugewiesen, während eine logische ⁿ1" den gespeicherten Daten des von der Datenleitung getrennten Zellentransistors zugeordnet ist. 30

Das Auslesen von Daten beim zuerst genannten Verfahren erfolgt auf die nachstehend beschriebene Weise. Zunächst wird

eine Ansteuer- bzw. Treiberspannung Va eines vorgegebenen Potentials an eine Wortleitung angelegt» mit welcher die Gate-Elektroden der einer logischen ⁿ0ⁿ oder "1" zugewiesenen Zellentransistoren verbunden sind. Wenn die Schwellenwertspannung des Transistors mit der logischen "1" mit VH und die Schwellenwertspannung des Transistors mit der logischen "0" mit VL bezeichnet werden» gilt die Beziehung VH>Va>Vl. Infolgedessen wird der Zellentransistor mit der logischen "1" gesperrt, während der Zellentransistor mit der logischen "0" durchschaltet. Mittels dieses Durchschalt/Sperrvorgangs werden die Datenleitungen» mit denen diese Transistoren verbunden sind, aufgeladen bzw. entladen. Sodann werden auf der Grundlage des hohen oder niedrigen Datenleistungspotentials entsprechend die- -15 sem Aufladen bzw. Entladen die gespeicherten Daten» d.h. logische ^M1ⁿ bzw. "0ⁿ, ausgelesen.

Das Auslesen von Daten beim zweitgenannten Verfahren geschieht wie folgt: Zunächst wird eine Ansteuer- bzw. Treiberspannung Vb eines vorgegebenen Potentials an eine Wortleitung angelegt, an welche die Gate-Elektroden der Zellentransistoren mit logischer "0ⁿ sowie der Zellentransistoren mit logischer "1" angeschlossen sind. Die Gate-Schwellenwertspannungen dieser Zellentransistoren werden sämtlich durch VTH dargestellt, so daß der Bedingung Vb >VTH genügt wird. Infolgedessen schalten alle Zellentransistoren durch. Eine mit einem dieser durchgeschalteten Transistoren verbundene Datenleitung nimmt ein niedriges Potential an. Eine mit keinem dieser durchgeschalteten Zellentransistoren verbundene Datenleitung erreicht ein hohes Potential. In Abhängigkeit von dem hohen oder niedrigen Potential werden nun die gespeicherten Daten, d.h. logische "1" bzw. "0" ausgelesen.

β «« *e

β » β * β

Bei den beiden beschriebenen Verfahren kann in einer Speicherzelle (jeweils) nur eine Einbit-Dateneinheit (logische 1 oder 0) gespeichert werden. Wenn daher versucht wird, die Speicherkapazität eines bisherigen integrierten Fest-Wertspeichers (IC EOM) zu vergrößern, vergrößern sich die Abmessungen des Chips entsprechend. Diese Tatsache stellt einen Hauptfaktor für die erhöhten Kosten für integrierte Speicher dar.

Aufgabe der Erfindung ist damit insbesondere die Ausschaltung der Mangel des Standes der Technik durch Schaffung' eines intergrierten Halbleiter-Speichers, bei dem ein IQ-Chip mit· der gewünschten Speicherkapazität kleine Abmessungen besitzen kann.

Diese Aufgabe wird durch die in den beigefügten Patentansprüchen gekennzeichneten Merkmale gelöst.

Erfindungsgemäß werden in einer Speicherzelle eines integrierten Halbleiter-Speichers 2-Bit-Daten gespeichert. Insbesondere sind dabei vier verschiedene Datenleitungspotentiale entsprechend den gespeicherten Daten der Speicherzellen zugewiesen. Zwei dieser vier Potentiale entsprechen, wie im Pail des bisherigen Festwertspeichers, der logischen "1" oder der logischen "0". Die beiden anderen Potentiale entsprechen einer logischen "1" und einer logischen "0" für die 2-Bit-Daten. Eine gewünschte 1-Bit-Dateneinheit (Datenwert) kann aus den 2-Bit-Daten mittels einer logischen Schaltung erhalten werden, die in Übereinstimmung mit speziellen Adressendaten arbeitet. Da auf diese Weise zwei verschiedene Dateneinheiten (logische "1" und logische "0") in einer einzigen Speicherzelle gespeichert werden können, läßt sich die Größe des integrierten Schaltkreis-Chips gegenüber dem bisherigen integrierten Pestwertspeicher verkleinern«,

Im folgenden sind "bevorzugte Ausführungsformen der Erfindung anhand der "beigefügten. Zeichnung näher erläutert. Es zeigen i

Pig. 1 ein Blockschaltbild einer Ausführungsform eines integrierten Halbleiter-Speichers gemäß der Erfindung,

Pig. 2 eine graphische Barstellung der Änderungen des Lesepotentials YS im Zeitverlauf, wenn eine Datenleitung 16 gemäß Pig. 1 aufgeladen ist» wobei die Schwellenwertspannungen YTH der Zellentransistoren 1Oij als Parameter herangezogen werden,

Pig. 3 ein Schaltbild eines Leseverstärkers gemäß Fig.1,

Pig. 4 eine schematische Darstellung des integrierten Schaltkreismusters der Zellentransistoren gemäß Pig. 1, .

Pig. 5 eine schematische Darstellung eines integrierten Schaltkreismusters des integrierten Halbleiter-Speichers als bevorzugte Abwandlung gegenüber Pig. 4,
25

Pig. 6 ein Schaltbild einer anderen Ausführungsform der Erfindung,

Pig. 6A ein Blockschaltbild eines Schaltkreises, der in Verbindung mit der Schaltung nach Pig. 6 eingesetzt wird und der Impulse fh bis φ3 aus einem Chip-Preigabesignal US erzeugt,

Pig. 7A bis 7^ Zeitsteuerdiagramme zur Yeranschaulichung der Arbeitsweise der Schaltungsblöcke gemäß Pig.6A,

A A * φ ft * * * * M

15 -

7E eine graphische Darstellung der zeitabhängigen Änderungen der Potentiale VS und VC auf ausgewählten Leitungen gemäß Fig. 6» wobei die Gate-Schwellenwert spannungen VTH als Parameter benutzt werden,

Pig. 8 ein Schaltbild eines !Comparators gemäß Pig. 6,

Fig. 9 und 10 Schaltbilder von Logikschaltungen, die in Verbindung mit der Schaltung gemäß Fig. 6 einge

setzt werden und die vorbestimmte, gespeicherte Daten von den Ausgängen von Komparatoren herausgreifen _s

Fig. 11 ein Sehaltbild einer Schaltung zur Erzeugung von Adressendaten aus einer anderen Adressendateneinheit,

Fig. 11A ein Schaltbild eines in Fig. 1 und 6 verwendeten Zeilendekodierers,

Fig. 12 ein Schaltbild einer Schaltung, die in Verbindung mit der Schaltung nach Fig. 11 verwendet wird und die anhand von Daten Impulse erzeugt,

Fig. 13 ein Schaltbild einer Schaltung zur Erzeugung eines

Impulses φ\ aus den eben erwähnten Impulsen,

Fig. 14 ein Schaltbild einer Schaltung zur Erzeugung von Impulsen φ2 und φ3 aus dem Impuls φ\,

Fig.15A bis 15M Zeitsteuerdiagramme zur Veranschaulichung der Arbeitsweise der Schaltung gemäß den Fig. 11 bis 14t wobei die Art und Weis® der Erzeugung der

OQO OO * O ft O

β ft 0 O 00« 6· «

β ο 0 0 C θ ο »J O

16 -

Impulse ^1 bis $3 durch, die Inderung der Adressen-

dateneinheit dargestellt ist und

Pig. 16 und 16A "bis 16M Zeitsteuerdiagramme zur Verdeut-' lichung der Arbeitsweise der Schaltung gemäß

Pig. 11 bis 14 und zur Yeransehaulichung der Art und Weise» auf welche di© Impulse φ\ bis $3 mittels der Inderung des Chip-lreigabesignals erzeugt werden.
10

In den Figuren sind einander entsprechende Seile mit jeweils gleichen Bezugsziffern bezeichnet? die mit gleichen Bezugsziffern versehenen Teile können dabei auf für den Fachmann ersichtlicher Weise einfach und mit nur gering-1^ fügigen Änderungen gegeneinander ausgetauscht werden.

Bei der in Pig. 1 dargestellten Ausführungsform des erfindungsgemäßen integrierten Halbleiter-Speichers sind sämtliche MOS-Transistoren vom n~Eanal~2yp. Eine Speichermatrix 8 enthält eine Ansah! von Zellentransistoren 10ij. Die Gate-Elektroden der Transistoren 10ij sind mit Wortleitungen 12i verbunden» während ihre Brato-SLektroden mit Datenleitungen I63 verbunden sind und ihre Source~Blektroden an Masse liegen. Obgleich ditse Source-Elektroden an einer geeigneten negativen Speisespannung liegen können, sind sie im allgemeinen mit Schaltungsmasse verbunden« die einen Stromkreis von O V darstellt. Me Gate-Schwellenwertspannungen der Zellentransistoren 1Oi3 sind entsprechend den Speicherinhalten auf "einem der Pegel VTH1 - YTH4 gesetzt. Die betreffenden Wortleitungen I2i der Speichermatrix 8 sind an einen Zeilendekodierer 14 angeschlossen. Die jeweiligen Datenleitungen 16;| der Matrix 8 sind mit den Source-Elektroden von MOS-Gate-Transistoren 18j vom n-Eanal-Anreicherungstyp für die Speicherspalten verbun-

Aft· β »4 O Ο«

4 *.««·» 6 β *« A 4 6

- 17 -

den. Die jeweiligen Gate-Elektroden der Transistoren 18j sind an einen Spaltendekodierer 20 angeschlossen, während ihre Drain-Elektroden mit einem Lese- oder Meßpunkt S verbunden sind. Der Meßpunkt S ist mit einer positiven Speisespannung YD (z.B. +5 V) über eine Source-Drain-Strecke eines MOS-Lasttransistors 22 vom n-Kanal-Yerarmungstyp verbunden.

Die niedrigstwertigen Adressendaten aO und aO" werden dem Dekodierer 20 eingegeben» während die den Daten aO und äTT entsprechenden Adressendaten AO und AQ" dem Dekodierer 14 nicht eingegeben werden.

Am Meßpunkt S erscheint ein Meßpotential YS entsprechend der Gate-Schwellenwertspannung V!EH eines gewählten Zellentransistors 1pij. letzterer besitzt die Gate-Schwellenwertspannungen ΥΪΗ1, VTH2, YTH3 und YTH4. Diese Gate-Schwellenwertspannungen entsprechen der Beziehung VEH1 < YTH2 <■ VTH3 < YTH4 und sie entsprechen jeweils speziellen gespeicherten Daten D1 und D2. Die Beziehung zwischen den Speicherdaten D1 und D2 sowie den Gate-Schwellenwertspannungen YTH1 YTH4 sind in nachstehender Tabelle I aufgeführt:

TABELLE I	D1	D2
	0	0
Schwellenwert- Speicherdaten	0	1
spannung	1	1
VTH1	1	0
VTH2
VTH3
YTH4

O 90Ο« · β O

β ο · ν

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Da das Meßpotential VS, wie noch, zu "beschreiben sein wird, in Abhängigkeit von der Gate-Schwellenwertspannung VTE des gewählten Zellentransistors 1Oi;) variiert, können die Speicherdaten D1 und D2 anhand des Pegels des lesepotentials VS erfaßt werden.

Die Lesespannung VS wird an einen ersten» einen zweiten und einen dritten Komparator 30» 40 bzw. 50 angelegt, die jeweils mit einem ersten» einem zweiten bzw. einem dritten Vergleichspegel V1, V2 bzw. V3 beschickt werden. Der erste Komparator 30 gibt ein erstes Vergleichsausgangssignal E10 ab, das im Falle von VS * V1 zu einer logischen "1" und im Pail von VS > V1 zu einer logischen ⁵¹Q⁸³ wird. Der zweite Komparator 14 gibt ein zweites Vergleichsausgaagssignal B20 S 15 ab, das im Falle von VS < V2 zu einer logischen "1" und im Falle von VS>V2 2U einer logischen ^H0".wird. Der dritte

; Komparator 50 liefert ein drittes Vergleichsausgangssignal

E30, das im Falle von VS < V3 zu einer logischen ^M1ⁿ und ^: im Valle von VS>V3 zu einer logisches "O" ivird»

20

Die Vergleichsausgangssignale E1O_S E20 und E30 werden einer Wähllogilc 60 zugeführt, welcher (auch) die Adressendaten AO und A"ö" entsprechend den niedrigstwertigen Adressendaten des Zeilendekodierers 14 eingespeist x^erden.

25

Im Fall von VS < V1 sind die logischen Pegel von (EIO₉ E20, E30) entsprechend (1, 1, 1). In diesem Fall gibt die logikschaltung 60 unabhängig voa den Größen der Daten AO und SD" ein torgesteuertes (gated) Ausgangssignal E40 .30 als logische "O" ab. Dies entspricht einem Fall, in welchem die Speicherdateneinheit "logische 0" aus dem Zellentransistor 10ij des Gate-Schwellenwertspannungspegels VTH1 ausgelesen wird.

9 « AOf) SOd

- 19 -

Im Fall von V1 < VS < V2 sind die logischen Pegel von (Ξ10<> E20, E30) jeweils (O, 1, 1). In diesem Pail gilt E40 = O, wenn AO = 1» und E4-0 = 1» wenn AO = O. Dies stellt den Pail dar, in welchem die logischen 2-Bit-Daten "logische O" und "logische 1" aus dem Zellentransistor 1Oij mit der Gate-Schwellenwertspannung VTH2 ausgelesen werden.

Wenn 72< VS < V3 gilt, sind die logischen Pegel von (EIO₉ S20, E30) jeweils (O, 0, 1). In diesem Pail gilt E40 = 1, unabhängig von den Größen von AO und ID". Dies stellt den Pail dar, in welchem die Dateneinheit "logische 1." aus dem Zellentransistor 1Oij mit der Gate-Schwellenwertspan-, nung VTH3. ausgelesen wird.

Wenn Y3<YS gilt, sind die logischen Pegel von (E10, E20, E30) jeweils (0, 0, 0). In diesem Pail gilt E40 = 1, wenn AO = 1, und E40 = 0, wenn AO = 0. Dies entspricht dem Pail, in welchem die 2-Bit-Daten "logische 1" und "logische 0" aus dem Zellentransistor 10i;j mit der Gate-Schwellenwertspannung YTH4 ausgelesen werden.

Das torgesteuerte Ausgangssignal E40 wird zu einem Ausgangs-Puffer "bzw. -Zwischenspeicher 70 geliefert. Wenn ein ebenfalls dem Ausgangs-Puffer 70 zugeführtes Chip-Wahlsignal CS einer logischen "1" entspricht, wird das Ausgangssignal Ξ40 als Auslesedateneinheit E50 ausgelesen.

Die Bauteile 30 - 60 bilden einen leseverstärker 80.

Pig. 2 veranschaulicht die zeitabhängigen Änderungen des Lesepotentials YS bei aufgeladener Datenleitung 16, und zwar unter Heranziehung der Gate-Schwellenwertspannung VTH eines gewählten Zellentransistors 10ig als Parameter. Wie

sich aus Pig. 2 ergibt , liegen zwei Leseperioden des Lesepotentials VS vor:

1. Eine transiente bzw. Einschwingperiode (vor TS;

dVS/dt φ O)
5

2. eine stationäre "bzw. Dauerperiode (nach !DSj dVS/dt~O).

Die Auslesezeit kann verkürzt werden, wenn das Lesepotential YS in der transienten Periode abgetastet bzw. abgegriffen wird. Andererseits läßt sich der Schaltungsaufbau der Speichervorrichtung vereinfachen, wenn das Lesepotential VS in der stationären Periode abgegriffen wird.

Pig. 3 ist ein Schaltbild eines Leseverstärkers 80 zum Abgreifen (sensing) des Lesepotentials VS in der stationären Periode. Das Lesepotential VS wird dabei an die Gate-Elektrode eines MOS-Transistors 32 vom Verarmungstyp angelegt. Die Souree-Elektrode des Transistors 32 ist mit Drain- und Gate-Elektrode von MOS-Transistoren 34 bzw. 36 vom Anreicherungstyp verbunden. Die Source-Elektroden der Transistoren 34 tmd 36 liegen an Masse. Die Drain- und Gate-Elektrode der Transistoren 34 bzw. 36 sind an die Source-Elektrode eines MOS-Transistors 38 vom Verarmungstyp angeschlossen. Die Drain-Elektroden der Transistoren 32 und 38 liegen an der positiven Speicherspannung VD. Die Transistoren 32 - 38 bilden den ersten Komparator 30.

Die Gate-Elektrode des Transistors 38 ist mit Source- und Gate'-Elektrode eines MOS-Transistors 92 vom Verarmungstyp verbunden, dessen Drain-Elektrode an der positiven Speisespannung VD liegt, während seine Source-Elektrode an die Drain-Elektrode eines MOS-Traneistors 94 vom Anreicherungs-

δ «β·* ·« ·θ

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typ angeschlossen ist. Die Source-Elektrode des Transistors 94 liegt über die Drain-Source-Strecke eines MOS-Transistors 96 vom Anreicherungstyp an Masse. Die Gate-Elektroden der Transistoren 94 land 96 liegen an'der positiven Speisespannung VD. Der Transistor 92 besitzt dieselbe Größe wie der Lasttransistor 22 (Fig. 1). Der Transistor 94 besitzt dieselbe Größe wie der Gate-Transistor 18. Die Gate-Sehwellenwertspanming des Transistors 96 ist auf VTH1 eingestellt. Die Transistoren 92 - 96 bilden einen Spannungsteiler. Der erste Vergleichspegel V1 wird von der Drain-Elektrode des Transistors 94 erhalten. Die Transistoren 92 - 96 bilden sine Quelle 90 eines ersten Pegels.

Die Größen der Transistoren 32 und 38 sind so gewählt, daß der Komparator 30 ein erstes Vergleichsausgangssignal 110 liefert» das im !Fall von VS < V1 zu einer logischen 1 und im Fall von VS * V1 zu einer logischen 0 wird. Das Ausgangssignal E10 wird von der Drain-Elektrode des Transistors 36 erhalten.

Das Lesepotential VS wird an die Gate-Elektrode eines MOS-Transistors 42 vom Verarmungstyp angelegt. Die Source-Elektrode dieses Transistors 42 ist mit Drain- und Gate-Elektrode von MOS-Transistoren 44 bzw. 46 des Anreicherungstyps verbunden. Die Source-Elektroden der Transistoren 44 und 46 liegen an Masse. Gate- und Drain-Elektrode der Transistoren 44 bzw. 46 sind mit der Source-Elektrode eines MOS-Transistors 48 vom Verarmungstyp verbunden. Die Drain-Elektroden der Transistoren 42 und 48 liegen an der positiven Speisespannung VD. Die Transistoren 42 - 48 bilden den zweiten Komparator 40.

Die Gate-Elektrode des Transistors 48 ist mit Source- und Gate-Elektrode eines MOS-Transistors 102 vom Verarmungstyp

■ ;;„ ο

ο ο β» '.

- 22 -

verbunden» dessen Drain-Elektrode an der positiven Speisespannung VD liegt, während seine Source-Elektrode mit der Drain-Elektrode eines MOS-Transistors 104 vom Änreicherungstyp verbunden ist. Die Source-Elektrode des Transistors 104 ist über die Drain-Source-Strecke eines MOS-Transistors 106 vom .Anreicherungstyp an Masse gelegt. Die Gate-Elektroden der Transistoren 104 und 106 liegen an der positiven Speisespannung VD. Der Transistor 102 besitzt dieselbe Größe wie der lasttransistor 22 gemäß Pig. 1. Der Transistor 104 besitzt dieselbe Größe wie der Gate-Transistor 18. Die Gate-Schwellenwertspannung des Transistors 106 ist auf VTH2 eingestellt. Die Transistoren 102 - 106 bilden einen Spannungsteiler. Der zweite Vergleichspegel Y2 wird von der Drain-Elektrode des Transistors 104 erkalten. Die Transistoren 102 - 106 bilden eine Quelle 100 eines zweiten Pegels. .

Die Größen der Transistoren 42 - 48 sind so gewählt, daß der Komparator 40 ein zweites Vergleieiisausgangssignal E20 liefert, das für VS < V2 zu einer logischen 1 und für VS>V2 zu einer logischen 0 wird. Das Ausgangssignal E20 wird an der Drain-Elektrode des Transistors 46 erhalten.

Das Lesepotential VS wird an die Gate-Elektrode eines MOS-Transistors 52 vom Verarmungstyp angelegt. Die Source-Elektrode des Transistors 52 ist mit Drain- und Gate-Elektrode von MOS-Transistoren 54 bzw. 56 des Anreicherungstyps verbunden, deren Source-Elektroden an Masse liegen, während ihre Gate- bzw» ihre Drain-Elektroden mit der Source-Elektrode eines MOS-Transistors 58 vom Verarmungstyp verbunden sind. Die Drain-Elektroden der Transistoren 52 und 58 liegen an der positiven Speisespannung VD. Die Transistoren 52 - 58 bilden den dritten Komparator 50.

β ft *

Die Gate-Elektrode dee Transistors 58 ist mit Source- und Gate-Elektrode eines MOS-Transistore 112 vom Verarmungstyp verbunden. Die Drains-Elektrode des Transistors 112 liegt an der positiven Speisespannung VD> während seine Source-Elektrode mit der Drain-Elektrode eines MOS-Transistors 114 vom Anreicherungstyp verbunden ist. Die Source-Elektrode des Transistors 114 ist über die Drain-Source-Streeke eines MOS-Transistors 116 vom Anreicherungstyp an Masse gelegt. Die Gate-Elektroden der Transistoren 114 und 116 liegen an der positiven Speisespannung TD. Der Transistor 112-"besitzt dieselbe Größe wie der lasttransistor 22 gemäß Pig. 1. Der Transistor 114 besitzt dieselbe Größe wie der Gate-Transistor 18. Die Gate-Schwellenwertspannung des Transistors 116 ist auf YTH3 eingestellt. Die Transistoren 112-116 bilden einen Spannungsteiler. Der dritte 7ergleichspegel T3 wird an der Drain-Elektrode des Transistors 114 erhalten. Die Transistoren 112 - 116 bilden eine Quelle 110 eines dritten Pegels.

Die Größen der Transistoren 52 - 58 sind so gewählt» daß der Komparator 50 ein drittes Yergleichsausgangssignal E30 abgibt, das für VS < V3 zu einer logischen 1 und für VS>73 zu einer logischen 0 wird. Das Ausgangs signal E30 wird an der Drain-Elektrode des Transistors 56 erhalten.

Das Ausgangssignal Ξ10 wird an einen ersten Eingang eines NOE-Glieds 62 angelegt. Das Ausgangssignal E20 wird durch einen Umsetzer 64 zu einem invertierten Ausgangs signal WB umgesetzt» das an einen ersten Eingang eines NOR-Glieds angelegt wird. Die Adressendateneinheit ÜB wird einem zweiten Eingang des NOR-Glieds 66 aufgeprägt. Ein einer NOE-Funktipn (NORed) unterworfenes Ausgangssignal E22 des NOR-Glieds 66 wird an einen zweiten Eingang des NOR-Glieds 62

angelegt. Das AusgangssignalE 30 wird einem ersten Eingang eines HOR-Glieds 68 aufgeprägt. Die Adressendateneinheit AO wird einem zweiten Eingang des NOR-Glieds 68 eingespeist. Ein einer NOR-Punktion unterworfenes Ausgangssignal E24 des NOR-Glieds 68 wird an einen dritten Eingang des NOR-Glieds 62 angelegt» das daraufhin das torgesteuerte Ausgangssignal E40 mittels einer logischen NOR-Punktion der AusgangssignaleE10, E22 und E24 liefert. Die Bauteile 62 - 68 bilden die Wähl-Logik 60. 10

Der Leseverstärker 80 gemäß Pig. 3 arbeitet auf die im folgenden zu beschreibende Weise. Zur Vereinfachung der Beschreibung sei im folgenden die Arbeitsweise des Le aeverstärkers 80 zum Zeitpunkt TS gemäß Pig. 2 erläutert, -j 5 Entsprechend der Gate-Schwellenwertspannung VTH eines gewählten Zellentransistors 10i;j, der durch die Adressendaten Ai und ai angewählt worden ist» nehmen die Auslesedaten E50 die folgenden Größen an:

(i) Wenn VTH = VTH1:

Da VS < VKV2<V3 (Pig. 2), gilt E10 =1, E20 = 1 und E30 = 1. Da in diesem Pail E10 = 1 gilt, ist E40 = 0 unabhängig von AO und 3Ö".

(ii) Wenn VTH = VTH2:

Da VK V2 < V2<V3 (Pig. 2), gilt E10 = 0, E20 = 1 und E30 = 1. In diesem Pail gilt S2o" = 0, weil E20 = 1, und E24 = 0, weil E30 = 1. Da E10 = 0 und E24 = 0_/hängt der logische Pegel von E40 vom logischen Pegel von E22 ab. Da E2ü = 0, bestimmt sich der logische Pegel von E22 . durch W. Infolgedessen .gilt E22 = 1 und E40 = 0, wenn SO" = Qi und E22 = 0 sowie E40 = 1, wenn AÖ" = 1. Auf diese Weise werden die 2-Bit-Daten (entsprechend den Daten bzw.

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der Dateneinheit der beiden Adressen) In dem Zellentrassistor 1Oij gespeichert, für den gilt VTH = YTH2. ³

(iii) Wenn VTH « VTH3:

Da V1 < V2< VS < V3 (Pig. 2) gilt E1O = O, E20 = 0 und E3O = 1. In diesem Pail gilt S2Ü - 1 und E22 = O, weil E2Q β 0, sowie E24 - 0» weil E30 = 1. Weil sodann die Beziehung E10 - E22 = E24 = 0 vorliegt, gilt E40 = 1, unabhängig von AO, 35.

' * (iv) Wenn VTH = VTH4:

Da-71 < V2<73< VS (Pig. 2), gilt S1O = 0, E20 = 0 und E30 = O-. In diesem Pail gilt 12Ü = 1 und E22 = 0, weil E20 = 0. Da S10 = S22 = 0 hängt der logische Pegel von E40 vom logischen Pegel von E24 ab. Da E30 = 0» hängt der logische Pegel von E24 vom logischen Pegel von AO ab. Infolgedessen gilt 124 = 1 und Ξ40 = 0, wenn AO a O, sowie E24 - 0 und E40 =1» wenn AO = 1. Auf diese Weise werden die 2-Bit-Daten im Zellentransistor 1Oi;j gespeichert, für den VTH = VTH4 gilt, wie im Pail des Zellentransistors für den VTH = VTH2 gilt,.

In Pig. 2 sind die Vergleichspegel V1, V2 und V3 größer dargestellt als die stationären Pegel VS1» VS2 "bzw. VS3 des lesepotentials. Diese Darstellung ist jedoch lediglich aus Gründen der Vereinfachung gewählt worden. Wenn die Gate-Schwellenwertspannungen der Transistoren 96, 106 und 116, wie erwähnt, gleich VTH1, VTH2 und VTH3 sind, gilt V1 = VSIf V2 = VS2 und V3 = VS3. Die tatsächliche Datenauslesung erfolgt daher vor dem Zeitpunkt TS (von TSI bis TS3 gemäß Pig. 2). Obgleich sodann der Abgriff der gespeicherten Daten in der transienten bssw. Übergangsperiode erfolgt, sei allgemein angenommen, daß die Schaltung gemäß Pig. 3 den Abgriff bzw. die Abtastuagj im Gegensatz zur

Ö θ » β

Ausführungsform gemäß Pig. 6, in der stationären "bzw. Dauerperiode durchführt.

Um den Pegel V1 auf eine Größe zwischen VS1 und 7S2 zu bringen» den Pegel V2 auf irgendeine Größe zwischen VS2 und VS3 einzustellen und den Pegel V3 auf irgendeine Größe zwischen VS3 und-VS4 gemäß Pig. 2 zu "bringen, reicht es aus, den !Transistoren 92, 102 und 112 einen niedrigeren Durchschalt- bzw. Leitungswiderstand als dem Transistor 22 gemäß Pig. 1 zu verleihen. Genauer gesagt: wenn die Transistoren 92, 102 und 112 dieselbe Kanallänge besitzen wie der Transistor 22, genügt es, die Transistoren 92, 102 und 112 mit einer größeren Kanalbreite als beim Transistor 22 auszulegen. In diesem Pail ist es wünschenswert, daß bei den Komparatoren 30, 40 und 50 die Transistoren 32 und 38, die Transistoren 42 und 4-8, die Transistoren 52 und 58, die Transistoren 34· und 36, die Transistoren 44 und 46 bzw. die Transistoren 54 und 56 jeweils dieselbe Größe besitzen. Wie erwähnt, besitzen bei der Schaltung gemäß Pig. 3 die Transistoren 32 - 38 des Komparators 30 beispielsweise jeweils eine solche Größe, daß das Ausgangssignal E10 den logischen Pegel "1" besitzt, wenn VS und V1 denselben Potentialpegel besitzen.

Pig» 4 veranschaulicht ein Beispiel des integrierten Schaltkreis- bzw. IC-Musters der Zellentransistoren 10ij. Bei dem in Pig. 4 dargestellten Beispiel sind MOS-Transistoren 10i;j mit verschiedenen Kanalbreiten ¥ unter Wortleitungen 12 einer konstanten Breite L ausgebildet. Die Breite I der Wortleitung 12 entspricht einer Kanallänge L der Transistoren 1Oij. Die Stromführungskapazität des Transistors 1Oij wird mit einer Vergrößerung der Breite W bei fester Länge L erhöht. Hit anderen Worten: wenn die Länge L konstant ist, wird die Gate-Schwellenwertspannung

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ViDH mit zunehmender Kanalbreite V !deiner. Die Kanalbreiten ¥1 .-. ¥4 (wobei ¥4 = Null sein kann) entsprechen den Schwellenwertspannungen VTH1 - VTH4. Die Source-Elektroden der Zellentransistoren 1Oij sind an Schaltungsmasse angeschlossen! während ihre Drain-Elektroden über Kontaktlöcher 17 mit nicht dargestellten Datenleitungen verbunden sind.

5 zeigt eine Abwandlung der Anordnung nach Fig. 4.

Bei diesem abgewandelten IC-Muster sind MOS-ZeIlentramsistoren 10ji konstanter Kanalbreite ¥ unter ¥ortleitungen 12 unterschiedlicher Länge Ii ausgebildet. Je kleiner die Kanallänge Ii ist, umso mehr Strom kann über den Sransistor fließest sofern die Breite W unverändert bleibt. ¥enn somit die Kanalbreite ¥ konstant ist, wird die Gate-Schwellenwertspannung VIH des Transistors 1.0i;} mit.abnehmender Kanallänge L kleiner. Die Kanallängen L1 bis 14 entsprechen den Schwellenwert spannungen VTH1 - VTH4. Die ¥ortleitungen· 12 können aus polykristallinem Silicium ausgebildet sein.

Beim IC-Muster gemäß Pig. 5 können nach der Ausbildung der Zonen für Source-, Drain- und Gate-Elektrode der Zellentransistoren 10i3 die gespeicherten Daten durch die Mustermaskenauslegung der Polysilicium-¥ortleitungen 12 bestimmt werden. Dabei können andere Mustermasken als die für die ¥ortleitungen 12 unabhängig von den gespeicherten Daten sein bzw. verwendet werden. Die Daten können somit schnell und einfach im Pestwertspeicher abgespeichert werden. Dies beruht darauf, daß Source-, Drain- und Gate-Zonen in einer Stufe des Pertigungsvorgangs ausgebildet werden, die wesentlich vor dem Schritt der Auebildung des ■Polysiliciummusters liegt, so daß die Fertigung unmittelbar vor der Ausbildung des Polysilieiumausters bis zu diesem

β O O 4 Oe β to* <p

28 -

Schritt weitergeführt werden kann. Wenn ein Hersteller . einen Auftrag für spezielle Pestwertspeicher erhält, kann er diese daher kurzfristig liefern.

Wenn für den !Transistor ohne Anwendung des genannten PoIysilicium-Verfahrens vier Schwellenwertspannungen vorgesehen werden sollen, muß der Verfahrensschritt zur Festlegung "bzw. Bestimmung einer Schwellenwertspannung (z.B. durch Ionenimplantation) viermal durchgeführt werden.

Diese zusätzlichen Arbeitsgänge sind jedoch unnötig, wenn Polysilicium zur Änderung der Mustergröße der Leitung 12 benutzt wird. Da weiterhin die Kanalbreite W konstant ist bzw. nicht vergrößert zu werden braucht, kann die Sperrschicht- bzw. tJbergangskapazität der Datenleitungen 16, ebenso wie der Widerstand der Wortleitungen 12 kleiner ausgelegt werden. Kit der Konfiguration gemäß Fig. 5 kann ein Festwertspeicher höherer Auslesegeschwindigkeit als mit der Konfiguration nach Fig. 4 erzielt werden.

Die IC-Muster gemäß Fig. 4 und 5 können auch gemeinsam angewandt werden. In diesem Fall werden sowohl Kanalbreite W als auch Kanallänge L zur Erzielung einer gewünschten Schwellenwertspannung VTH variiert.

Die Transistoren 96, 106 und 116 gemäß Fig. 3 können auf dieselbe Weise gebildet werden wie die Zellentransistoren

Fig. 6 veranschaulicht eine andere Ausführungsform der Erfindung, bei welcher die MOS-Transistoren beispielsweise sämtlich vom n-Kanal-Typ sind. Bei der Ausführungsform gemäß Fig. 6 wird das Lesepotential VS in der transienten Periode (Pig. 2) abgegriffen.

- 29 -

Die Gate-Elektroden von Schein- bzw. Blindzellentransistoren 12Oi, I22i und 124i sind mit Wortleitungen 12i verbunden» während ihre Source-Elektröden an Hasse liegen. Bie Transistoren 12Oi - 124i bilden eine Schein- bzw. Blindzelienanordnung 128. Sie Drain-Elektroden der !Transistoren 12Oi sind mit einer Blinddatenleitung 130^ verbunden. Die Drain-Elektroden der Transistoren 122i sind an eine Blinddatenleitung 13Ο2 angeschlossen» während die Drain-Elektroden der Transistoren I24i mit einer Blinddatenleitung 130, verbunden sind. Die Datenleitungen 16j sind über die Drain-Source^-Strecken zugeordneter Entladungstransistoren 24j an Masse gelegt. Die Blinddatenleitung 13O₁ - 130, liegen über die Drain-Source-Strecken von Sntladungstransistoren 126., 126₂ und 126, an Masse. An die Gate-Elektroden der Transistoren 243 und 126.. bis 126- wird ein Entladeimpuls φΛ angelegt.

Eine Gate-Schwellenwertspannung VTH11 des Transistors 12Oi ist so gewählt, daß die Bedingung YTH1 <YTH1KYTH2 erfüllt ist. Wenn die Transistoren 10ij die Konfiguration

.20 gemäß Pig. 5 besitzen, ist die Kanallänge L11 des Transistors 12Oi so gewählt, daß die Beziehung 11< L11< 12 gilt. Auf ähnliche Weise sind die Gate-Schwellenwertspannungen VTH22 und VTH33 der Transistoren 122i bzw. 124i so ausgelegt, daß die Beziehungen oder Bedingungen ΥΤΞ2< VTH22<VTH3 bzw. YTH3 < VTH33< VTH4 gelten. Dies läßt sich duich Festlegung der Kanallängen 122 und L33 der Transistoren 122i und 1241 in der Weise realisieren, daß die Beziehungen L2 < L22< L3 bzw. L3 < 133 < 14 gelten. Wahlweise können die Äquivalenteninnenwiderstände der Transistoren 134 - 134, kleiner ausgelegt werden als beim Transistor 26. In diesem Pail können YTH1, VTH2 und VTH3 gleich groß wie VTH11, VTH22 bzw. VTH33 ausgelegt werden.

Die Datenleitungen 16;j sind über Gate-Transistoren I83 mit dem Meßpunkt S verbunden, der seinerseits über die Source-Drain-Strecke eines MOS-Transistors 26 vom Anreicherungstyp an der positiven Speisespannung YD liegt. Die Leitungen 13O₁ - 130, sind mit den Source-Elektroden von MOS-Transistoren 132. - 132» vom Anreicherungstyp verbunden. Die Transistoren 132. bis 132, besitzen dieselbe Größe wie die Transistoren 18;). Die Drain-Elektroden der Transistoren 132.J - 132, sind mit den Source-Elektroden von MOS-Transistoren 134.« - 134» vom Anreicherungstyp verbunden. Die Drain-Elektroden der Transistoren 134- - 134, sowie die Gate-Elektroden der Transistoren 132. - 132,.

1 3

liegen an der positiven Speisespannung YD. An die Gate-Elektroden der Transistore
Aufladeimpuls φΖ angelegt.

Elektroden der Transistoren 26 und 134., - 134, wird ein

Das Lesepotential VS wird einem ersten, einem zweiten und einem dritten Komparator 3OA, 4OA bzw. 5OA eingespeist. Ein an der Source-Slektrode des Transistors 134₁ erhaltenes erstes Vergleichs signal VC1 wird dem ersten Komparator 3OA eingespeist. Ein an der Source-Slektrode des Transistors 134£ abgenommenes zweites Vergleiclissignal VC2 wird dem zweiten Komparator 4OA eingespeist. Ein an der Source-Elektrode des Transistors 134, erhaltenes drittes Vergleiclissignal VC3 wird dem dritten Komparator 5OA aufgeprägt. Den Komparatoren 3OA, 4OA und 5OA wird ein Taktimpuls φ"5 zugeführt. In Abhängigkeit von diesem Impuls φ3 vergleichen die Komparatoren 3OA, 4OA und 5OA die Signale VC1» VC2 bzw. VC3 mit dem Lesepotential VS, um daraufhin Vergleichsausgangssignale E10, STO; E20, E20 bzw. E30, E30 abzugeben.

Fig. 6A veranschaulicht eine Schaltung, welche die Impulse

«ο Φ*

- 31 -

φ^ -.φ3 in Synchronismus mit einem Chip-Preigabesignal ül erzeugt. Die Piguren 7A - 7D veranschaulichen den Arbeitstakt der Schaltung gemäß Pig. 6A. Das Chip-Preigabesignal CT5 bestimmt, ob der gesamte IC-Speichertyp mit der Schaltung gemäß Pig. 6 aktiviert oder deaktiviert werden soll.

Im Pail von Cf » O, wird der IC-Speicherchip aktiviert bzw. freigegeben. Das Signal ÜB wird einem durch eine negative Planke getriggerten monostabilen Multivibrator 140 (MM?) zugeführt. In Abhängigkeit von der Hinterflanke (t1O gemaß Pig. 7A) des Signals US wird der Multivibrator 140 getriggerts um den Impuls φ1 während einer vorbestimmten-Zeitspanne (t10 - t12 gemäß Pig. 7B) zu liefern..Der Impuls $1 wird einem durch eine negative Planke getriggerten bistabilen Multivibrator bzw. Plig-PJLop (PP) 142 eingespeist..In Abhängigkeit von der Hinterflanke (t12 ge-.maß Pig. 7B) des Impulses φϊ erzeugt das Plip-Plop 142 den Impuls φ2. (t12 gemäß Pig. 7C). Der Impuls φΖ wird durch eine Yerzögerungsschaltung 144 um eine bestimmte Zeitspanne verzögert, so daß er zum Impuls φ3 (t12 t14 gemäß Pig. 7D) wird.

Die Schaltung gemäß Pig. 6 arbeitet wie folgt: Pur das Auslesen von Daten aus dem Speicher gemäß Pig. 6 gilt CU = (Pig. 7A). Der Impuls φ 1 wird somit zu einer logischen 1 (Pig. 7B), und die Transistoren 24j werden durchgeschaltet, weil der Impuls φ\ = 1 entspricht. Sodann werden die Datenleitungen 163 entladen, so daß VS β 0 gilt (t10 - t12 in Pig. 7S). Da der Impuls φ*\ - 1, werden auch die Transistoren 126.. bis 126, durchgeschaltet. Sodann werden auch die Blindleitungen 13O₁ - 13O₅ entladen,und VCt - VC3 gehen auf den Pegel 0 über (t10 - t12 in Pig. 7E). Das vorzugsweise kurze Zeitintervall (t10 - t12) ist die Zeitspanne, während welcher die Leitungen 16j und 130- - 130, vollständig entladen werden..Wenn das Zeitintervall (t10 -

t12) lang ist, wird auch, die-Aueleeezeit vom Auslesebeginn (tiO) bis zum Ausleseende (t14) entsprechend lang. Wenn der Impuls φ\ eine logische 0 wird» entspricht der Impuls fte = 1 (Fig. 7B und 70). Da der Impuls fh = 0, werden entsprechend die Transistoren 24^ und 126.J - 126₅ gesperrt. Da der Impuls j$2 = 1, werden gleichzeitig die !Transistoren 26 und 134₁ - 134, durchgeschaltet. Sodann beginnen sich die durch den Dekodierer 20 gewählte Datenleitung sowie die Blindleitungen 130.. - 130, aufzuladen (t12 in Pig. 7B). Wenn nach Beginn der Aufladung der leitungen 16 und 130 der Impuls fö - 1 (t14 in Fig. 7D), vergleichen die Komparatoren 30Ai 4OA und 5OA ihre Eingangssignale. Dieser Vergleich erfolgt zu einem Zeitpunkt t14 während der Aufladezeitspanne der Leitungen 16 und 130. Dies stellt das wesentlichste Merkmal bei der Schaltung gemäß Fig. 6 dar.

Es sei nunmehr angenommen, daß die Gate-Schwellenwertspannung TTH des gewählten Zellentransistors IO13 gleich VTH1 ist; in diesem Fall gilt zum Zeitpunkt t14 -TS-< VCI <VC2< VC3. In diesem Fall entsprechen die logischen Pegel von (E10, E20, E30) jeweils (1, 1, 1), so daß die gespeicherte Dateneinheit "logische 0ⁿ ausgelesen wird.

Wenn die Grate-Schwellenwertspannung VTH des gewählten Zellentransistors !Oil gleich VTH2 ist, gilt V01 <VS<VC2< VC3. In diesem Fall sind die logischen Pegel von (EIO₉ E20, E30) jeweils (0, 1, 1). Infolgedessen werden die 2-Bit-Daten "logische 0ⁿ und "logische 1" bei Diskriminierung entsprechend der Adressendateneinheit A0~ ausgelesen.

Wenn die Gate-Schwellenwertspannung VTH des gewählten ZeI-lentransistors 1Oi;) gleich VTH3 ist, gilt VC1 < VC2 < VS < VC3. In diesem Fall werden die logischen Pegel von (E10, E20,

E3G) zu (O, O, 1), so daß die gespeicherte Dateneinheit "logische 1^M ausgelesen wird.

Wenn die Gate-Schwellenwertspannung VTH des gewählten ZeI-lentransistors'iOij gleich VTH4 ist, gilt V01 * VC2 < VQ3 < VS. In diesem Pail werden die logischen Pegel von (E10, E20» E3Q) zu (0, O, 0). Sodann werden die 2-Bit-Daten "logische 1^W und "logische 0"» diskriminiert nach den Adressendaten AO, ausgelesen.

Die Auslesezeit der Speicherdaten kann gekürzt werden, wenn die Verzögerungszeit (ti2 - t14) der Verzögerungsschaltung 144 gemäß. Fig." 6A verkürzt wird. Je kurzer die Verzögerungsseit ist, umso kleiner ist jedoch der Pegelunterschied zwi-. sehen VS und VC1 .- VC3, so daß der Datenabgriff durch die Komparatoren 3OA, 4OA und 5OA umso schwieriger wird. Demzufolge wird es "bevorzugt, die Verzögerungszeit (ti2 - t14) nur so weit zu verkürzen, daß die Pegelvergleichsoperation der Komparatoren 3OA, 4OA und 5OA zuverlässig durchführbar ist. Auf diese Weise kann die Auslesegeschwindigkeit mittels dieses Merkmals gegenüber der Schaltung gemäß Fig,3 erhöht werden.

Fig. 8 veranschaulicht ein Beispiel für den Schaltungsauf-"bau des Komparators 3OA gemäß Fig. 6. Die Komparatoren 4OA und 5OA "besitzen dabei jeweils denselben Schaltungsaufbau wie der Komparator 3OA. Das Lesepotential VS wird an die Gate-Elektrode eines MOS-Transistors 150 vom Anreicherungstyp angelegt. Die Drain-Elektrode des Transistors 150 ist mit der G-ate- und der Source-Elektrode eines MOS-Transistors 152 vom Verarmungstyp verbunden, während seine Source-Elektrode mit der Source-Elektrode eines MOS-Transistors 154 vom Anreieherungstyp verbunden ist. Das erste Vergleichssignal VC1 wird der ©ate-Elektrode des Transistors 154 auf-

• β O

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geprägt, dessen Drain-Elektrode mit Gate- und Souroe-Elektrode eines MOS-Transistors 156 vom Verarmungstyp verbunden sind. Die Drain-Elektroden der !Transistoren 152 und 156 liegen an der positiven Speisespannung VD. Die Source-Elektroden der Transistoren 150 und 154 sind mit der Drain-Elektrode eines MOS-Transistor s 157 vom Verarmungstyp verbunden. Gate- und Source-Elektrode des Transistors 157 liegen über die Drain-Souree-Strecke eines MOS-Transistors 158 vom Anreicherungstyp an Masse. Der Taktimpuls #3 wird an die Gate-Elektrode des Transistors 158 angelegt.

Die Drain-Elektrode des Transistors 150 ist mit der Gate-Elektrode eines MOS-Transistors 160 vom Anreicherungstyp verbunden» dessen Source-Elektrode mit Drain- und Gate-Elektrode von MOS-Transistoren 162 bzw. 164 vom Anrei-. cherungstyp verbunden sind. Gate- und Drain-Elektrode der Transistoren 162 bzw. 164 sind an die Source-Elektrode eines MOS-Transistors 166 vom Anreicherungstyp angeschlossen. Die Drain-Elektroden der Transistoren 160 und 166 liegen an der positiven Speisespannung VD. Die Source-Elektroden der Transistoren 162 und 164 liegen über die Drain-Source-Strecke eines MOS-Transistors 168 vom Anreicherungstyp an Masse* Der Taktimpuls φ3 wird der Gate-Elektrode des Transistors 168 aufgeprägt. Das erste Vergleichsausgangssignal E10 wird an der Drain-Elektrode des Transistors 162 abgegeben. Von der Drain-Elektrode des Transistors 164 wird das Ausgangs signal eTo" erhalten, welches das invertierte Signal des Ausgangs signals E10 darstellt. Die Transistoren 150 und 154 können vom Verarmungstyp sein.

Ausgangssignal^s E20, EZO und E30, E30 werden von den Komparatoren 4OA und 5OA geliefert, welche denselben Aufbau wie der Komparator gemäß Pig. 8 besitzen.

Beim Komparator 3OA gemäß Pig. 8 gilt B1O » E1O = 1? wenn der Impuls ji3 = O. Wenn im Tall von φ3 = 1 gilt TS < YCi, so gelten E10 s 1 und EtO = 0. Im PaIl von YS>YCi gilt andererseits E10 = 0 und EiO =1. Beim Komparator 4OA mit demselben Aufbau wie in Fig. 8 gilt auf ähnliche Weise im Fall von YS<VC2, wenn 43 = 1t E20 = 1 und 3SSÜ = 0. Im Fall von VS>VC2 gilt andererseits E20 = 0 und E20 = 1. Auf ähnliche Weise gilt beim Komparator 5OA im Fall von YS < VC3» wenn Φ3 = 1» E30 = 1 und 13Ü = 0. Im Fall von VS>YC3 gilt andererseits E30 = 0 und E30 = 1. .

Fig. 9 veranschaulicht einen Ausgangspuffer bzw.,-zwischen--. verstärker oder eine erste Wahl-Logik 60A» welche die ersten Speicherdaten D1 (Tabelle I) aus den Ausgangssignalen E10 und E20 der Komparatoren 3OA und 4OA zusammensetzt. Die Ausgangssignale S10 und E20 werden an erste und zweite Eingänge eines NOH-GIieds 200 angelegt. Ein einerNOS-Funktion unterworfenes Ausgangssignal E200 des NOR-Glieds 200 wird durch einen Einsetzer 202 in ein invertiertes Ausgangssignal E2O2 umgesetzt. Bas Ausgangssignal E202 wird der Gate-Elektrode eines MOS-Transistors 204 vom Anreicherungstyp aufgeprägt. Die Sonrce-Elektrode des Transistors 204 liegt an Hasse» während seine Drain-Elektrode mit der Source-Elektrode eines MOS-Transistors 206 vom Yerarmungstyp verbunden ist. Das Ausgangssignal E200 wird an die Gate-Elektrode des Transistors 206 angelegt. Die Drain-Elektrode des Transistors 206 liegt über die Source-Drain-Strecke eines MOS-Transistors 208 vom Anreicherungstyp an der positiven Speise - spannung VD. Ein Ausgangs-Freigabe signal OE wird der Gate-Elektrode des Transistors 208 aufgeprägt. Die Drain-Elektrode des Transistors 204 ist über die Drain-Source-Strecke eines MOS-Transistors 210 vom Anreicherungstyp an Masse angeschaltet. Sin invertiertes Ausgangs-Freigabesignal ÖS wird an die Gate-ELektrote des Transistors

angelegt. Die Pegel der Signale OB und OE werden zu OE = 1 und OE = O, wenn die Logikachaltung 6OA aktiviert "bzw. freigegeben wird.

Das Ausgangssignal E200 wird auch der Gate-Elektrode eines MOS-Transistors 212 vom Anreicherungstyp zugeführt. Me Source-Elektrode des Transistors 212 liegt an Masse» während seine Drain-Elektrode mit der Source-Elektrode eines MOS-Transistors 214 vom Verarmungstyp verbunden ist. Das Ausgangssignal E202 wird der Gate-Elektrode des Transistors 214 aufgeprägt. Die Drain-Elektrode des Transistors 214 liegt über die Source-Drain-Strecke eines MOS-Transistors 216 vom Anreicherungstyp an der positiven Speisespannung TD. Das Signal OE wird der Gate-Elektrode des Transistors 216 eingespeist. Die Drain-Elektrode des Transistors 212 liegt über die Drain-Souree-Strecke eines MOS-Transistors 218 vom Anreicherungstyp an Masse. Das Signal ÜE wird der Gate-Elektrode des Transistors 218 aufgeprägt.

Ein von der Drain-Elektrode des Transistors 212 abgenommenes Ausgangssignal E212 wird der Gate-Elektrode eines MOS-Transistors 220 vom Anreicherungs-typ auf ge schalt et. Die Source-Elektrode des Transistors 220 liegt an Masse» während seine Drain-Elektrode über die Source-Drain-Strecke eines MOS-Transistors 222 vom Anreicherungstyp an der positiven Speisespannung VD liegt. Ein an der Drain-Elektrode des Transistors 204 erhaltenes Ausgangssignal E204 wird der Gate-Elektrode des Transistors 222 aufgeprägt. Die erste gespeicherte Dateneinheit D1 wird von der Drain-Elektrode des Transistors 220 erhalten bzw. abgenommen.

Jig. 10 veranschaulicht einen Ausgangspuffer bzw. eine zweite Wähl-Iogik 60Bf welche die zweite gespeicherte Dateneinheit D2 (Tabelle I) aus den Ausgangssignalen E10 und 130" der

#β · β*.A» β A A

β»· α »β Φ «· *

-■37 -

Komparatoren 3OA und 50Α zusammensetzt. Die Ausgangssignale Ε10 und E30 werden an ersten und zweiten Eingang eines NOR-Glieds 300 angelegt. Ein einerN0R-Pun3rtion unterworfenes Ausgangssignal E300 des NOR-Glieds 300 wird durch einen Umsetzer 302 zu einem invertierten Ausgangssignal E302 umgesetzt, das an die Gate-Elektrode eines MOS-Transistors 304· vom Anreicherungstyp angelegt wird, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit der Source-Elektrode eines MOS-Transistors 306 vom Verarmungs-

10. typ verbunden ist. Das Ausgangssignal E300 wird an die Gate-Elektrode des Transistors 306 angelegt» dessen Drain-Elektrode über die Source-Drain-Strecke eines MOS-Transistors 308 vom Anreicherungstyp an der positiven Speisespannung TD liegt. Das Ausgangs-3?reigabesignal OE wird der Gate-Elektrode des Transistors 308 aufgeprägt. Die Drain-Elektrode des Transistors 304 liegt über die Drain-Soure erstrecke eines MOS-Transistors 310 vom Anreicherungstyp an Masse. Das invertierte Ausgangs-Preigabesignal 0Έ wird an die Gate-Elektrode des Transistors 310 angelegt. Bei Akti-

20. vierung bzw. Freigabe der Logikschaltung 6OB werden die Pegel der Signale OE und CS zu OE = 1 bzw. 3I = Q.

Das Ausgangssignal E300 wird auch an die Gate-Elektrode eines MOS-Transistors 312 vom Anreicherungstyp angelegt, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit der Source-Elektrode eines MOS-Transistors 314 vom Verarmungstyp verbunden ist. Das Ausgangssignal E302 wird an die Gate-Elektrode des Transistors 314 angelegt, dessen Drain-Elektrode über die Source-Drain-Strecke eines MOS-Transistors 316 vom Anreicherungstyp an der positiven Speisespannung VD liegt. Das Signal OE wird der Gate-Elektrode des Transistors 316 aufgeprägt. Die Drain-Elektrode des Transistors 312 liegt über die Drain-Source-Strecke eines MOS-Transistors 318vom Anrei-

cherungstyp an Masse. Das Signal OE wird an die Gate-Elektrode des Transistors 318 angelegt.

Ein von der Drain-Elektrode des Transistors 312 erhaltenes Ausgangs signal E312 wird an die Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 320 angelegt, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode über die Source-Drain-Strecke eines MOS-Transistors 322 vom Anreicherungstyp an der positiven Speisespannung TD liegt. Ein an der Drain-Elektrode des Transistors 304- erhaltenes Ausgangssignal E304 wird an die Gate-Elektrode' des Transistors 322 angelegt. Die zweite gespeicherte Dateneinheit D2 wird von der Drain-Elektrode des Transistors 320 erhalten "bzw. abgenommen.

	VC1	VS	TABELLE	II	E20	E3Ö"	DI	D2
VTH	VC2	>VS		E10	1	O	O	O
VTH1	VC 3	> VS		1	1	O	O	1
VTH2		>VS	>V01	O	O	O	1	1
VTH3		VS	>VC2	O	O	1	1	O
VTH4	>VC3	O

Tabelle II ist eine Wahrheits- bzw. !Funktions tab eile zur Veranschaulichung des Arbeitsprinzips der Anordnung nach Pig. 8 - 10. Es sei angenommen, daß der Zellentransistor 10i~3 (Pig. 1) gewählt ist, bei dem VTH = VTH1 gilt. In diesem Pail gilt VC1>VS (Pig. 7E), Hierbei liefern die Komparatoren 3OA und 4OA mit dem Aufbau gemäß Pig. 8 Ausgangssignale E10 = 1 und E20 = 1. Sodann gilt E200 = 0 und

Ε202 = 1 (Pig. 9). Im Pall von OB = 1 und US= O gilt E2O4 = Of B212 = 1 und somit D1 = 0. Die Komparatoren und 5OA lief ern Ausgangssignale E10 = 1 und E30 = 0. Da E10 = 1, gilt B300 = 0 und B302 = 1 (Jig. 1). Wenn OB = 1 und "US = 0 gelten, ergibt sich E304 = 0 und E312 - 1, so daß D2 = O gilt. Wenn die logischen Zustände gemäß den Pig. 8 "bis 10 auf ähnliche Weise "betrachtet werden» ergeben sich die Beziehungen gemäß Tabelle II. Die Dateneinheiten D1 und D2 können über eine Auslesedatenleitung ausgelesen werden, die durch eine geeignete logische Torschaltung gewählt wird, die nach Maßgabe der Adressendaten AO und ΊΪΟ" wirksam ist.

Bei der Schaltung gemäß Pig. 9 kann die logische ITSD-15. Punktion (OE-AO) der Signale OB und AO anstelle des Signals OB benutzt werde^ und die logische ODER-Punktion (Ül+ΐδ") der Signale US* und AO* kann anstelle des Signals US verwendet werden. Bei der Schaltung gemäß Pig. 10 kann weiterhin die logische UND-Punktion (ΟΕ·Αθ") der Signale ÜE und JJS anstelle des Signals OE benutzt werden, während die logische ODER-Punktion (OE+AO) der Signale OE und AO anstelle des Signals US angewandt werden kann. In diesem Pail kann eine Auslesedateneinheit erhalten werden, wenn die Drain-Elektrode des Transistors 220 an die Drain-Elektrode des Transistors 320 angeschlossen ist. Wenn zwei Auslesedatenleitungen für das Auslesen der Dateneinheiten D1 und D2 vorhanden sind, brauchen die Daten D1 und D2 nicht mittels der Dateneinheiten AO und So" gewählt zu werden.

Wenn dies der Pail ist, wird in eine Speicherzelle eine 2-Bit<-Dateneinheit einer Adresse und nicht eine 2-Bit-Ausgangsdateneinheit von-zwei Adressen eingeschrieben.

Pig. 11 veranschaulicht ein Beispiel für eine Adressenpuf-

.J

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ferschaltung zum Zusammensetzen von Adressendaten Ai und ÄT (Pig. 1) aus Adressendaten Ai¹. Die Adressendateneinheit Ai' wird an die Gate-Elektrode eines Anreicherungstyp--MOS-Transistors 400 angelegt» dessen Source-Elektrode an Masse liegt und dessen Drain-Elektrode mit Gate- und Source-Elektrode eines MOS-Transistors 402 vom Verarmungstyp verbunden ist. Die Drain-Elektrode des Transistors 402 ist über die Source-Drain-Strecke eines Anreicherungstyp-MOS-Transistors 404 mit Kull-Schwellenwertspannung an die positive Speisespannung VD angeschlossen. Die Drain-Elektrode des Transistors 400 ist mit der Gate-Elektrode eines MOS-Transistors 406 vom Anreicherungstyp verbunden, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit Gate- und Source-Elektrode eines Verarmungstyp-MOS-Transistors 408 verbunden ist, dessen Drain-Elektrode wiederum über die Source-Drain-Strecke eines Anreicherungstyp-MOS-Transistors 410 mit Null-Sehwellenwertspannung an der positiven Speisespannung YD liegt. Die Drain-Elektrode des Transistors 406 liegt über die Drain-Source-Strecke eines Anreicherungstyp-MOS-Transistors 412 an Masse. Das Chip-3?reigabesignal CE wird an die Gate-Elektroden der Transistoren 404 und 410 angelegt, während das invertierte Chip-Freigabesignal ül" der Gate-Elektrode des Transistors 412 aufgeprägt wird.

Die Drain-Elektrode des Transistors 406 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 414 verbunden, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit Gate- und Source-Elektrode eines Veraxmungstyp-MOS-Transistors 416 verbunden ist, dessen Drain-Elektrode wiederum über die Source-Drain-Strecke eines Anreicherungstyp-MOS-Transistors 418 mit · Null-Schwellenwertspannung an der positiven Speisespannung VD liegt. Das Signal CE wird der Gate-Elektrode des Tran-

- m: m
Λ φ

- 41 -

sistors 418 aufgeprägt. Die Drainelektrode des Transistors 414 liegt über die Drain-Source-Strecke eines MOS-Transistors 420 vom Anreicherungstyp an Masse. Das Signal üü wird an die Gate-Elektrode des Transistors 420 angelegt. Die Drain-Elektrode des Transistors 414 ist mit den Gate-

. 5 Elektroden von Anreieherungstyp-MOS-Transistoren 422 und 430 verbunden. Die Drain-Elektrode des Transistors 406 ist an die Gate-Elektroden von Anreieherungstyp-MOS-Transistoren 424 und 428 angeschlossen. Die Source-Elektrode des Transistors 422 liegt an Masse» wahrend seine Drain-Elektrode über die Source-Drain-Strecke des Transistors 424 an der positiven Speisespannung VD liegt. Die Source--Elektrode des Transistors 428 liegt an Masse» während seine Drain-Elektrode iiber die Source-Drain-Strecke des Transistors 430 an der positiven Speisespannung VD liegt.

Die Drain-Elektroden der Transistoren 422 und 428 sind über die Drain-Source-Strecken von Anreicherungstyp-MOS-Transistoren 426 und 432 an Masse gelegt. Die Adressendateneinheit Ai (Pig. 1) wird von der Drain-Elektrode des Transistors 422 erhalten und die Adressendateneinheit AT (Pig. 1) wird von der Drain-Elektrode des Transistors 428 abgenommen.

Pig. 11A veranschaulicht ein Beispiel für den Schaltungsaufbau des Zeilendekodierers 14 (Pig. 1 und 6). Dieser Dekodierer 14 weist gemäß Pig.HA eine der Zahl von Wortleitungen I2i entsprechende Zahl von Schaltkreisen auf. Die Wortleitungen 12i und die Adressendaten Ai sind jedoch nicht notwendigerweise in jeweils gleicher Zahl vorgesehen» vielmehr kann die Zahl der Wortleitungen wesentlich größer sein als die Zahl der vorhandenen Adressendaten. Die Adressendaten AO-Ai (oder SD* - IT) werden jeweils an die Gate-Elektroden von Anreicherungstvp-MOS-Transistoren 5QQq - 500^ angelegt. Die Source-Elektroden

der Transistoren 5OCK liegen an Masseι während ihre Drain-Elektroden mit Gate- und Source-Elektrode eines Verarmungstyp-MOS-Transistors 502 verbunden sind, dessen Drain-Elektrode wiederum über die Source-Drain-Strecke eines Anreicherungs typ-MOS-Transistors 504 mit Sull-Schwellenwertspannung an der positiven Speisespannung VD liegt. Das Chip-Preigabesignal CE wird der Gate-Elektrode des Transistors 504 aufgeprägt. Die Source-Elektrode des Transistors 502 liegt über die Drain-Source-Strecke eines MOS-Transistors 506 vom .Anreicherungstyp an Masse. Das invertierte Chip-Preigabesignal CE wird der Gate-Elektrode des Transistors 506 aufgeprägt.

Die Source-Elektrode des Transistors 502 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 508 sowie : mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transi-

. store 514 mit Null-Schwellenwertspannung verbunden. Die

Source-Elektrode des Transistors 508 liegt an Masses wäh-

■ rend seine Drain-Elektrode mit Gate- und Source-Elektrode

eines Verarmungstyp-MOS-Transistors 510 verbunden ist, dessen Drain-Elektrode wiederum an der positiven Speisespannung VD liegt. Die Drain-Elektrode des Transistors 508 ist an die Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 512 angeschlossen. Die Source-Elektrode des Transistors 512 liegt an Masse, und. seine Drain-Elektrode liegt über die Source-Drain-Strecke des Transistors 514 an der positiven Spei Bespannung VD. Ein Signal ¥12 zur -Ansteuerung der Wortleitung 12 wird von der Drain-Elektrode deB Transistors erhalten.
30

Pig. 12 veranschaulicht eine Schaltung zum Zusammensetzen von Impulsen Bi und ST mit einer vorbestimmten Impulsbreite aus den Adressendaten Ai und ÄT. Schaltungen dieses Aufbaus werden in.einer der Zahl der Adressendaten aO, äT> ... und AO,

β β ·

ft β O

ο β β

β * * ο«

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AO ... entsprechenden Zahl verwendet.

Die Dateneinheit Ai wird an die Gate-Elektrode eines Anreicherungs iyp-MOS-Transistors 600 angelegt, dessen S.ource-Elektrode an Masse liegt, -während seine Drain-Elektrode mit Gate- und Source-Elektrode eines Verarmungstyp-MOS-Transistors 602 verbunden ist. Die Drain-Elektrode des Transistors 602 ist an die positive Speisespannung VD angeschlossen. Die Drain-Elektrode des Transistors 600 ist mit der Drain-Elektrode eines Veraxmungstyp-MOS-Transistors verbunden, dessen Gate-Elektrode mit seiner Source-Elektrode verbunden ist, die über einen Kondensator 060 an Masse liegt. Die Source-Elektrode dee Transistors 604 ist an die Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 606 angeschlossen, dessen Source-Elektrode an Masse liegt und dessen Drain-Elektrode mit Gate- und Source-Elektrode eines Yerarmungstyp-MOS-Transistors 608 verbunden ist. Die Drain-Elektrode des Transistors 608 ist über die Source-Drain-Strecke eines Anreicherungstyp-MQS-Transistors 610 mit Sfull-Schwellenwertspannung mit der positiven Speisespannung VD verbunden. Das CMp-Pr eigabe signal CE wird der Gate-Elektrode des Transistors 610 zugeführt.

Die Drain-Elektrode des Transistors 606 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 612 verbunden, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode an Gate- und Source-Elektrode eines Verarmungstyp-MOS-Transistors 614 angeschlossen ist. Die Drain-Elektrode des Transistors 614 liegt an der positiven Speisespannung VD. Ein von der Drain-Elektrode des Transistors 612 erhaltenes verzögertes Signal DAi wird der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 616 aufgeprägt, dessen Drain-Elektrode mit der Adressendateneinheit Ai beschickt wird und dessen Source-Elektrode mit

• · β

• · ο

,„ β ·β «··

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der Drain-Elektrode eines Verarmungstyp-MOS-Transistors 618 verbunden ist. Gate- und Source-Elektrode des Transistors 618 liegen an Masse. Yon der Source-Slektrode des Transistors 616 wird ein Impuls Bi erhalten.

Die Dateneinheit Ai wird der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 700 aufgeprägt, dessen Source-Elektrode an Masse liegt und dessen Drain-Elektrode mit Gate- und Source-Elektrode eines Verarmungstyp-MOS-Transistors 702 verbunden ist, dessen Drain-Elektrode wiederum an der positiven Speisespannung VD liegt, während seine Drain-Elektrode mit der Drain-Elektrode eines Verarmungstyp-MOS-Transistors 704 verbunden ist. Die Gate-Elektrode des Transistors 704 ist an dessen Source-Elektrode angeschlossen, die über einen Kondensator C70 an.Masse liegt. Die Source-Elektrode des Transistors 704 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 706 verbunden, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit Gate- und Souree-Elektrode eines MOS-Transistors 708 vom Verarmungs1yp verbunden ist. Die Drain-Elektrode des Transistors 708 ist über die Source-Drain-Strecke eines Anreicherungstyp-MOS-Transistors 710 mit Null-Schwellenwertspannung an die positive Speisespannung VD angeschlossen. Das Ghip-S'reigabesignal CE wird der Gate-Elektrode des Transistors 710 aufgeprägt.

Die Drain-Elektrode des Transistors 706 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 712 verbunden, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit Gate- und Source-Elektrode eines Verarmungstyp-MOS-Transistors 714 verbunden ist, dessen Drain-Elektrode wiederum an der positiven Speisespannung VD liegt. Ein an der Drain-Elektrode des Transistors 712 erhaltenes verzögertes Signal DAi wird an die Gate-Elektro-

4 6 · β ·

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de eines Anreicherungstyp-MOS-Transistors 716 angelegte dessen Drain-Elektrode mit der Adressendateneinheit U gespeist wird, während seine Source-Elektrode mit der Drain-Elektrode eines Verarmungstyp-MOS-Transistors 718 verbunden ist, dessen Gate- und Source-Elektrode wiederum an Masse liegen. Yon der Source-Elektrode des Transistors 716 wird ein Impuls Bi erhalten.

Pig ο 13 veranschaulicht eine Schaltung zum Zusammensetzen des Entladeimpulses φ\ aus den Impulsen Bi und !Γ. Der angehängte Buchstabe i bei Bi und Bi bezeichnet dabei alle Adressenzahlen der Dateneinheiten aO, aO ... und AO, AÖ"-...-Die Impulse Bi und ST werden an die Gate-Elektroden von Anreicherungstyp-MOS-ITransistoren 80Oq - 8QQ. angelegt, wobei die Source-Elektroden der Transistoren 800* an Masse liegen, während ihre Drain-Elektroden mit Gate- und Source-Elektrode eines Verarmungstyp-MOS-Transistors 802 verbunden sind. Die Drain-Elektrode des Transistors 802 liegt an der positiven Speisespannung TD. Ein von der Source-Elektrode des Transistors 802 erhaltenes bzw. abgenommenes Signal E802 wird der Gate-Elektrode eines Aareicherungstyp-MOS-Transistors 805 aufgeprägt, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit Gate- und Source-Elektrode eines Verarmungstyp-MOS-Transistors 807 verbunden ist. Die Drain-Elektrode des Transistors 807 ist über die Source-Drain-Strecke eines Anreieherungstyp-MOS-Transistors 809 mit Null-Schwellenwertspannung an die positive Speisespannung VD angeschlossen. Daa Ohip-lreigabesignal CS wird der Gate-Elektrode des Transistors 809 aufgeprägt.

Die Drain-Elektrode des Transistors 805 ist mit der Gatellektrode eines Anreicherungstyp-MOS-Transistors 808 sowie der Gate-Elektrode eines Anreicherungstyp-MOS-Transi-

stors 814 mit Null-Schwellenwertspannung verbunden. Die ■ Source-Elektrode des Transistors 808 liegt an Masse, während seine Drain-Elektrode mit Gate- und Source eines Verarmungstyp-MOS-Transistors 810 verbunden ist, dessen Drain wiederum an der positiven Speisespannung VD liegt. Die Drain-Elektrode des Transistors 808 ist mit der Gate-Elektrode eines Jüareicherungstvp-MOS-Transistors 812 verbunden, dessen Source-Elektrode an Masse liegt und dessen Drain-Elektrode über die Source-Drain-Strecke des Transistors 814 an die positive Speisespannung YD ange-, schlossen ist. Yon der Drain-Elektrode des Transistors 812 wird ein Signal E812 abgenommen bzw. erhalten.

Das Signal E812 wird an die Drain-Elektrode eines Verarmungstyp-MOS-Transistors 816 angelegt» bei dem Gate und Source über einen Kondensator C80 an Masse liegen. Der Transistor 816 und der Kondensator C80 bilden eine Verzögerungseinheit. Die Source-Elektrode des Transistors 816 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 818 verbunden, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit Gate und Source eines Verarmungstyp-MOS-Transistors 820 verbunden ist. Die Drain-Elektrode des Transistors 820 ist mit der positiven Speisespannung VD verbunden.

Ein von der Drain-Elektrode des Transistors 818 erhaltenes verzögertes Signal E818 wird der Gate-Elektrode eines Anreicherungstvp-MOS-Transistors 822 aufgeprägt, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode mit der Source-Elektrode eines .Anreicherungstyp-MOS-Transistors 824 verbunden ist» dessen Drain-Elektrode wiederum mit Gate und Source eines Verarmungstyp-MOS-Transistors 826 verbunden ist. Die Gate-Elektrode des Transistors 824 liegt an Gate und Source eines Verar-

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mungstyp-MOS-Transistors 828. Die Drain-Elektroden der Transistoren 826 und 828 liegen an der positiven Speisespannung YD. Die Source-Elektrode des Transistors 828 ist mit der Drain-Elektrode eines Anreicherungstyp-MQS-Transistors 830 verbunden, dessen Gate an die Source-Elektrode des Transistors 826 angeschlossen ist» während . seine Source-Elektrode über die Drain-Source-Strecke eines Anreicherungstyp-MOS-Transistors 832 an Masse liegt. Das Signal E802 wird an die Gate-Elektrode des Transistors 832 angelegt.

Ein von der Drain-Elektrode des Transistors 824 erhaltenes Signal E824 wird den Gate-Elektroden von Anreicherungstyp-MOS-Transistoren 834 "und 838 zugeführt, deren Source-Elektroden an Masse liegen. Die Drain-Elektrode des Transistors 834 ist mit Gate und Source eines Yerarmungstyp-MOS-Transistors 836 sowie mit der Gate-Elektrode eines .Anreicherungstyp-MOS-Transistors 840 mit Null-Schwellenwertspannung verbunden. Die Drain-Elektroden der Transisto- ren 836 und 840 liegen an der positiven Speisespannung YD. Die Source-Elektrode des Transistors 840 ist mit der Drain-Elektrode des Transistors 838 verbunden, von dessen Drain-Elektrode der Entladeimpuls φΛ abgegeben wird.

Fig. 14 veranschaulicht eine Schaltung zum Zusammensetzen des Ladeimpulses φ2 und des Taktimpulses φΊ aus dem Impuls ji1. Der Impuls φ\ wird der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 900 aufgeprägt, dessen Source-Elektrode an Masse liegt, während seine Drain-Elektrode an Gate und Source eines Verarmungstyp-MOS-

_/"" Sifansistors 902 angeschlossen ist, dessen Drain-Elektrode wiederum an der positiven Speisespannung VD liegt. Die Brain-Elektrode des Transistors 900 ist mit der Gate-Blektrode eines Anreicherungstyp-MOS-Transistors 906 über

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die Drain-Source-Strecke eines Verarmungstyp-MOS-Transistors 904 verbunden, dessen Gate an der positiven Speisespannung VD liegt, während seine Source-Elektrode über einen Kondensator C90 an Masse liegt. Die Source-Elektrode des Transistors 906 liegt an Masse, und seine Drain-Elektrode ist mit Gate und Source eines Verarmungstyp-MOS-Transistors 908 verbunden, dessen Drain seinerseits an die positive Speisespannung VD angeschlossen ist. Die Drain-Elektrode des Transistors 906 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 910 verbunden, dessen Source an Masse liegt, während seine Drain-Elektrode mit Gate und Source eines Verarmungstyp-MOS-Transistors 912 verbunden ist, dessen Drain-Elektrode wiederum an der positiven Speisespannung VD liegt.

Die Drain-Elektrode des Transistors 910 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 914 verbunden, dessen Source an Masse liegt und dessen Drain mit Gate und Source eines Verarmungstyp-MOS-Transistors 916 verbunden ist. Die Source-Elektrode des Transistors 916 liegt über die Drain-Source-Strecke eines Anreicherungstyp-MOS-Transistors 918 an Masse, dessen Gate mit Gate und Source eines Verarmungstyp-MOS-Transistors 920 verbunden ist. Die Drain-Elektroden der Transistoren 916 und 920 liegen an der positiven Speisespannung VD. Die Source-Elektrode des Transistors 920 ist über jede Drain-Source-Strecke von Anreicherungstyp-MOS-Transistoren 922 und 924 an Masse geschaltet. Die Gate-Elektrode des Transistors . 922 ist dabei mit der Source-Elektrode des Transistors 916 verbunden. An die Gate-Elektrode des Transistors 924 wird der Impuls ^1 angelegt. Der Ladeimpuls ^2 wird von der Source-Elektrode des Transistors 920 erhalten.

Die Drain-Elektrode des Transistors 910 Ist ebenfalls mit

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der Gate-Elektrode eines Anreicherungstyp-MQS-Transistors 926 verbunden, dessen Source an Masse liegt, während seine Drain-Elektrode mit Gate und Source eines Verarmungstyp-MOS-Transistors 928 verbunden ist. Die Drain-Elektrode des Transistors 928 ist an die positive Speisespannung VD angeschlossen. Die Drain-Elektrode des Transistors 926 ist mit der Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 932 über die Drain-Source-Strecke eines Verarmungstyp-MOS-Transistors 93Ο verbunden, dessen Gate an der positiven Speisespannung VD liegt, während seine Söurce-Elektrode über einen Kondensator C92 an Masse liegt. Die Sourcs-Elektrode des Transistors 932 liegt anlasse, während sein Drain mit Gate und Source eines Verarmungstyp-MOS-Transistors 924 verbunden ist, dessen Drain wiederum an der positiven Speisespannung VD liegt.

Die Drain-Elektrode des Transistors 932 ist an die Gate-Elektrode eines Anreicherungstyp-MOS-Transistors 936 angeschlossen, dessen Source an Masse liegt und dessen Drain mit Gate und Source eines Verarmungstyp-MOS-Transistors 928 verbunden ist. Die Drain-Elektrode des Transistors 938 liegt an der positiven Speisespannung VD. Die Source-Elektrode des Transistors 938 liegt über die Drain-Source-Strecke eines Anreicherungstyp-MOS-Transistors 940 an Masse, dessen Gate an Gate und Source eines Verarmungstyp-MOS-Transistors 942 angeschlossen ist. Die Drain-Elektrode des Transistors 942 liegt an der positiven Speisespannung VD. Die Source-Elektrode des Transistors 942 liegt über Jede Drain-Source-Strecke

3Ö von Anreicherungstyp-MOS-Transistoren 944 und 946 an Masse. Die Gate-Elektrode des Transistors 944 ist an die Source-Elektrode des Transistors 938 angeschlossen,und der Impuls j^1 wird der Gate-Elektrode des Transistors 946 aufgeprägt. Der Taktimpuls jfö wird an d@r Source-Elektro-

de des Transistors 942 erhalten.

Die Transistoren 900 - 912 bilden eine invertierte bzw. invertierende Verzögerungsleitung, und die Transistoren 926 - 934 stellen eine nicht-invertierte bzw. nicht-invertierende Verzögerungsleitung dar. Die Transistoren - 924 sowie die Transistoren 936 - 946 bilden jeweils Flip-Flops, die durch den Impuls $\ rückgesetzt werden.

Die Figuren 15A- 15M, 16 und 16A - 16M sind Zeitsteuerdiagramme zur Verdeutlichung der Arbeitsweise der Schaltung gemäß den Fig. 11 bis 14. Die Fig. 15A- 15M veranschaulichen die Art und Weise, auf welche die Impulse jzft bis $3 nach Maßgabe der Änderung der Adressendateneinheit Ai¹ erhalten werden, wenn CE - 1 und CE = 0 gilt. Während die durch die Verzögerungsleitung bewirkte Zeitverzögerung veranschaulicht ist, ist die Betriebs- oder Arbeitsverzögerung der Torschaltungen, Umsetzer usw. nicht angegeben, weil vorausgesetzt werden kann, daß sie vernachläßigbar ist.

Es sei nunmehr angenommen, daß sich die Dateneinheit Ai¹ von einer logischen "1ⁿ auf eine logische "0" zu einem Zeitpunkt t20 (Fig. 15A) ändert. Die Dateneinheit Ai¹ durchläuft die drei Stufen der Umsetzer (400, 406, 414) sowie die Pufferschaltung (422) gemäß Fig. 11, wobei sie zur Dateneinheit Ai (Fig. 15B) mit derselben Phase wie die Dateneinheit Ai^f wird. Die Dateneinheit Ai' durchläuft die drei Stufen der Umsetzer (400, 406, 414) und die Pufferschaltung (428), wobei sie zur Adressendateneinheit ÄT (Fig. 15C) mit der der Dateneinheit Ai' entgegengesetzten Phase wird. Die Dateneinheit Ai wird durch den Umsetzer 600, den Verzögerungskondensator C60 sowie die Umsetzer 600 und 612 gemäß Fig. 12 zu einem verzögerten

• β »ft

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Signal DAi XMgewandelt, Die Pegeländerung (t23) des Signals DAi wird gegenüber der Pegeländerung (t20) der Dateneinheit Al um eine vorbestimmte Zeitspanne (t20 t23; Fig. 15E) verzögert. Auf ähnliche Weise wird die Dateneinheit ÄT durch die Umsetzer (700, 706, 712) und einen Verzögerungskondensator C70 in ein verzögertes Signal Ai umgesetzt. Die Pegeländerung (t20) der Dateneinheit ÄT wird um eine vorbestimmte Zeitspanne (t20 t23) verzögert, um die Pegeländerung (t23) des Signals DAi (Fig. 15D) herbeizuführen. Obgleich die Verzögerungszeiten der Signale DAi und DAi in diesem Fall gleich sinds können sie auch verschieden sein. Diese Verzögerungszeiten werden auf noch zu beschreibende Weise entsprechend den Impulsbreiten der Impulse Bi und Si zweck- mäßig geändert.

Wenn die Dateneinheit Ai' zum Zeitpunkt t30 vom Pegel O auf den Pegel 1 übergeht, erfahren die Daten Ai und ÄT ebenfalls Pegeländerungen (Fig. 15A - 15C). Die Pegeländerung (t30) der Dateneinheit ÄT wird um eine vorbestimmte Zeitspanne (t30 - t33) verzögert, um die Pegeländerung (t33) des Signals DAi (Fig. 15D) herbeizuführen. Auf ähnliche Weise bewirkt die Pegeländerung der Dateneinheit Ai zum Zeitpunkt t30 die Pegeländerung des Signals 5ÄT (Fig. 15E) zum Zeitpunkt t33. Der Impuls Bi entspricht der Dateneinheit Ai, die durch das Signal DAi vorgesteuert bzw, durchgetastet wird. Der Impuls Bi wird daher zu einer logischen "1" (Fig. 15B, 15E, 15F) nur während des Zeitintervalls von Ai » BAT - 1 (t30 - t33). Der Impuls BT entspricht der durch das Signal DAi vorgesteuerten bzw. S durchgetasteten Dateneinheit ÄT. Der Impuls IT wird zu einer logischen 1 (Fig. 15C, 15D, 15G) nur während des Zeitintervalls von ÄT « DAi - 1 (t20 - t23).

Die Impulse Bi und 5Γ werden den Transistoren 800^ gemäß Fig. 13 aufgeprägt. Die Impulse Bi und Bi werden zum Signal E802 umgesetzt, das. den logischen Pegel ¹¹O" (Fig. 15H) annimmt, wenn einer der Impulse Bi oder BT den logischen Pegel ¹¹I" erreicht (t20 - t23; t30 - t33). Das Signal E802 wird durch die Umsetzer 805 - 814 mit einer ähnlichen Konfiguration wie der Zeilendekodierer gemäß Fig. 11 zu einem Signal 812 umgesetzt, das die dem Signal E802 entgegengesetzte Phase besitzt (Fig.15I).

Das Signal E812 wird durch den Verzögerungskondensator' C80 um eine vorbestimmte Zeitspanne (t20 - t22; t30 t33) verzögert und durch den umsetzer 818 in seiner Phase invertiert bzw. umgekehrt, so daß es zu einem verzögerten Signal, E818 (Fig. 15J) wird. Die Pegeländerungen von 0 auf 1 des Signals E812 zu den Zeitpunkten t20 und t30 führen die Pegeländerungen von 1 auf 0 des Signals E818 zu den Zeitpunkten t22 und t32 herbei.

Die Flip-Flops 822 - 832 werden durch den logischen Pegel "0" des Signals E802 zum Zeitpunkt t20 (oder t30) (Fig. 15H) gesetzt, um das Signal E824 des logischen Pegels "0" (nicht dargestellt) abzugeben. Das Signal E824 wird durch die Umsetzer 834 - 840 in seiner Phase invertiert und zum Impuls jzft (Fig. 15K) umgesetzt. Zum· Zeitpunkt t22 (oder t32) werden die Flip-Flops 822 - 832 durch den logischen Pegel "0" des verzögerten Signals E818 (Fig. 15J) rückgesetzt. Der Impuls jzft geht sodann auf eine logische "0" zurück. Infolgedessen ist der Impuls 4 ^β 1 zum Zeitpunkt t20 (oder t30), weil E802 « 0 gilt, und der Impuls φΛ » 0 zum Zeitpunkt t22 (oder t32), weil E818 « 0 gilt. Die Impulsbreite des Impulses φ\ wird durch die Verzögerungszeit bestimmt (t20 - t22; t30 - t32).

Die Flip-Flops 914 - 924 und 936 - 946 gemäß Fig.14 werden

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durch den Impuls jrf ■ 1 zum Zeitpunkt t20 (oder t30) gesetzt. Sodann gilt jzfe » O und ^3-0 (Fig. 15K - 15M). Nach einer ersten vorbestimmten Zeitspanne T1 (t20 t24 oder t30 oder bzw. bis t34) werden die Flip-Flops 914 * 924 durch das Ausgangssignal 0 —* 1 des Umsetzers 910 rückgesetzt. Der Impuls $2 kehrt sodann zu einem Zeitpunkt t24 (oder t34) (Fig. 15L) auf den Pegel »1» zurück. Auf ähnliche Weise werden nach einer zweiten vorbestimmten Zeitspanne T2 (t20 - t26 oder t30 - t36) die Flip-Flops 936 - 946 durch das Ausgangssignal 0 —♦ des Umsetzers 932 rückgesetzt. Der Impuls #5 wird daraufhin zu einem Zeitpunkt t26 (oder t36) (Fig. 15M) auf "1" rückgeführt. Die erste vorbestimmte Zeitspanne T1 wird durch die Verzögerungszeit des Verzögerungskondensators C90 bestimmt. Die zweite vorbestimmte Zeitspanne T2 wird durch die Verzögerungszeit der Verzögerungskondensatoren C90 und C92 bestimmt.

Die Verzögerungszeit des Vexzögerungskondensators C90 gemäß Fig. 14 entspricht der Zeitspanne t22 - t24, während die Verzögerungszeit des Verzögerungskondensators C92 der Zeitspanne t24 - t26 entspricht. Auf diese Weise können die Zeitkonstanten der Verzögerungskreise (904, C90; 930, C92) kleiner eingestellt werden als diejenigen die dann erhalten werden, wenn die Zeitverzögerung vom Zeitpunkt t20 aus erfolgt. Dieses Merkmal ist für integrierte bzw. IC-Schaltkreise vorteilhaft.

Die Fig. 16 und 16A bis 16M veranschaulichen die Art und Weise, auf welche die Impulse jrfi - jzfö nach Maßgabe der F^geländerung des Chip-.Freigabesignals CE erzeugt werden, wobei vor einem Zeitpunkt t40 (Fig. 16) CE » 0 und CHI » . gelten. Da die Transistoren 426 und 432 gemäß Fig. 11 durchgeschaltet sind., gilt Ai - JST =< O₉ unabhängig vom

9 a

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Pegel der Dateneinheit Ai¹ (Fig. 16A - 16C). In diesem Fall besitzen beide Dateneinheiten DAi und SST den logischen Pegel "1" (Fig. 16D und' 16E). Wenn zum Zeitpunkt t40 CE « 1 und CU » 0 gilt, spricht die Schaltung gemäß Fig. 11 auf den logischen Pegel der Dateneinheit Ai^f an. Da zum Zeitpunkt t40 Ai¹ - 0 gilt, sind Ai » 0 und Ii (Fig. 16A - 16C). Die Pegeländerung von "0" auf "1" der Dateneinheit JX wird um eine vorbestimmte Zeitspanne (t40 - t43) verzögert, um die Pegeländerung von "1" auf "0" der Dateneinheit DAi zum Zeitpunkt t43 (Fig. 16D) herbeizuführen.

Es wird Bi » 1 erhalten (Fig. 16G), weil während der Zeitspanne (t40 - t43) ÄT - DAi » 1 gilt. Wenn zum Zeitpunkt t48 CE « 0 und US *. 1 gilt, werden dieselben logischen Zustände wie vor dem Zeitpunkt t40 erreicht (Fig. 16 und 16A bis 16G).

Im folgenden seien nunmehr Fälle betrachtet, in denen gilt: Ai¹ - 1 (Fig. 16A) zum Zeitpunkt t50 sowie CE = i und CI = 0 zum Zeitpunkt t60 (Fig. 16). Da hierbei Ai' « 1 entspricht, gilt Ai « 1 und ÄT « 0 (Fig. 16B und 16C). Die Pegeländerung von "0" auf "1" der Dateneinheit Ai wird um eine vorbestimmte Zeitspanne (t60 - t63) verzögert, um die Pegeländerung von "1" auf "0" der Dateneinheit SaT zum Zeitpunkt t63 (Fig. 16E) herbeizuführen. Während der Zeitspanne (t60 - t63) ist Bi - 1, weil Ai « EÄT - 1 gilt (Fig. 16F). Da die Operation (Fig. 16H 16M) nach der Gewinnung der Impulse Bi und IT dieselbe ist wie sie anhand der Fig. 15H bis 15M beschrieben worden ist, kann auf eine nähere Erläuterung verzichtet werden.

Bei der Schaltungsanordnung gemäß Fig. 11 bis 14 werden

η * β » „ O

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die Impulse jzii bis jzfö zum Auslesen der Speicherdaten in Synchronismus mit der Pegeländerung der Adressendateneinheit Ai' oder des Chip-Freigabesignals CE zusammengesetzt. Beim Festwertspeicher gemäß Fig. 6 kann somit unmittelbar ein Hochgeschwindigkeit- bzw. Schnellauslesevorgang eingeleitet werden, wenn ein Zugriff zum IC-Chip dieses Festwertspeichers erfolgt.

Es ist wünschenswert, daß die Verzogerungseinheit gemäß Fig. 13 (d.h. der Transistor 816 und der Kondensator C8Q) einen Widerstand bzw. eine Kapazität besitzen, die gleich groß oder größer sind als diejenigen der Wortleitung. Wenn die Verzögerungseinheit einen solchen Widerstand und eine solche Kapazität besitzt, wird die gewählte Wortleitung gleichmäßig auf den logischen Pegel "1" aufgeladen, wobei der Impuls jzfi, ebenso wie der Impuls jzi2, auf den logischen Pegel "1" übergeht und dabei der Betrieb stabilisiert wird.

Wenn die gewählte Wortleitung den Pegel "1" genau zum Zeitpunkt t24 erreicht, können die Daten mit höherer Geschwindigkeit ausgelesen werden, Um die Wortleitung der Pegel "1" zum Zeitpunkt t24 erreichen zu lassen, reicht es aus, die Verzögerungseinheit gemäß Fig. 13 sowie die Verzögerungseinheit gemäß Fig. 14 (d.h. den Transistor 904 und den Kondensator C90) so auszulegen, daß die Summe ihrer Verzögerungszeiten zum Zeitpunkt t24 abläuft.

Die Erfindung ist keineswegs auf die vorstehend beschriefeenen Ausführungsformen beschränkt. Bei den beschriebenen tosführungsformen sind beispielsweise alle Transistoren vom n-Kanal-Typ. Wahlweise können jedoch in äquivalenter Weise Transistoren des p-Kanal-Typs verwendet werden.

Zusammenfassend läßt sich sagen, daß erfindungsgemäß die Datenleitungpotentiale zum Zeitpunkt der Beendigung des Aufladens oder Entladens der Datenleitungen der MOS-Transistoren für die Speicherzellen auf vier verschiedene Pegel gesetzt werden. Infolgedessen können 2-Bit-Daten-(einheiten) in einem einzigen Speicher (Speicherzelle) gespeichert werden, so daß ein integrierter Halbleiter-Speicher geschaffen wird, dessen Chip-Größe entsprechend verkleinert werden kann. Wenn weiterhin acht verschiedene Datenleitungspotentiale benutzt werden, können in einer Speicherzelle 3-Bit-Dateneinheiten gespeichert werden. Hierdurch wird der Anwendungsbereich der Erfindung weiter vergrößert. Dies bedeutet, daß erfindungsgemäß mehrere Bits bzw. N-Bit-Dateneinheiten in einer Speicherzelle gespeichert werden können.

Leerseite

Claims

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PATENTANSPRÜCHE

Integrierter Halbleiter-Speicher mit Speicherzellen zur Speicherung von vorgegebenen Daten, an die Speicherzellen angeschlossenen Datenleitungen star Übertragung der in den Speicherzellen gespeicherten Daten» einer an die Speicherzellen und die Datenleitxmgen angeschlossenen Dekodiereinheit mit einem Abgreif- bzw» Le-segunkt (sense point) zum Wählen einer der Speicherzellen für die Verbindung mit dem lesepunkt, wobei das Potential der mit der gewählten Speicherzelle verfoundenen Datenleitung mit den Speicherdaten der gewählten V Speicherzelle geändert wird» sowie einer mit dem lesepunkt verbundenen Abtasteinheit zum Abgreifen der Speicherdaten der gewählten Speicherzelle und zur Lieferung einer den abgegriffenen Speicherdaten entsprechenden Auslesedateneinheit, dadurch gekennzeichnet, daß jede Speicherzelle (10ij) einen vorbestimmten Schwellenwertpegel (VTH1 - VTH4) besitzt, der das Potential (YS) des Lesepunkts (S) bestimmt und der aus einem von mehreren festen Pegeln (VTH1 - VTH4) ausgewählt ist, und daß die Abtasteinheit (30 - 70) an den Lesepunkt (S) angeschlossene Yergleichs- bzw. Komparatoreinheiten (30 50; 30Δ - 50A) zum Vergleichen des Lesepunktpotentials (YS) mit vorgegebenen Vergleichspegeln (V1 - Y3j YC1 VC3) und zur Lieferung eines Vergleichsergebnisses (E10 E30) entsprechend dem jeweiligen vorbestimmten Schwellenwertpegel (V5DH1 - VTH4) sowie an die Komparatoreinheiten (30 - 50; 30Ä - 50A) angeschlossene und auf den logischen Zustand des Vergleichsergebnisses (S10 - S30)

ansprechende Logikeinheiten (60; 60A» 60B) zur Lieferung eines Ausgangs signals (Ε4Ό) entsprechend zwei in der gewählten Speicherzelle (1Oi^) gespeicherten Bit-Dateneinheiten bzw. 2-Bit-Daten (D1, D2; Tabelle II) und gültig (applied to) für die Auslesedaten (E50) umfaßt.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Abtasteinheit weiterhin mindestens eine Schein- bzw. Blindzelle (120i - 124i)» mindestens eine an letztere und die Komparatoreinheit (30A - 50A) angeschlossene Schein- bzw. Blindleitung (130) zur Lieferung mindestens eines der vorgegebenen Vergleichspegel (VC1 - VC3) sowie eine an die Datenleitungen (16) und die Blindleitung (130) angeschlossene Auflade/Entladeeinheit (243» 126, 400 - 946) zum Entladen der Datenleitungen (16) sowie der Blindleitung (130) praktisch zu denselben Zeitpunkten (tiO - t12) und zum Laden derselben praktisch zu denselben Zeitpunkten (t12- t14) umfaßt.
3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Auf lade/Entlade einheit' eine mit der Komparatoreinheit (3OA - 50A) verbundene Vergleiches teuer einheit (900 - 924) zur Preigabe des Vergleichs zwischen dem Lesepunktpotential (VS) und mindestens einem der vorgegebenen Vergleichspegel (VC1, V02 oder VC3) zu dem Zeitpunkt aufweist, wenn die Zeitänderungsgröße (dVS/dt) des Lesepunktpotentials sowie die Zeitänderungsgröße dVC/dt) des vorgegebenen Vergleichspegels praktisch nicht gleich Hull ist (t12 - t14).
4. Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Auflade/Entladeeinheit (243» 126, 400 -

* O · O β ο

• 9 Ö O fi Β··· · β · β Ο

946) mit der Komparatoreinheit (3OA - 50A) sowie der Dekodiereinheit (14, 20) verbunden ist und die Komparatoreinheit zur Durchführung eines Vergleichs zwischen dem Lesepunktpotential (YS) und einem der vorgegebenen Vergleichspegel (VC1, VC2 oder VC3) zu de® Zeitpunkt

aktiviert» zu dem sich mindestens eine an die Dekodiereinheit (14» 20) angelegte Adressendateneinheit (Ai') und ein an den Speicher angelegtes Chip-Freigabesignal (CS) ändern.
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5. Speicher nach Anspruch 4s dadurch gekennzeichnet» daß die Auflade/Eatladeeinheit einen ersten Impulsgenerator (400 - 840)» der auf mindestens eine der Adressendateneinheiten (Ai¹) und das Chip-Freigabesignal (CE) unter Lieferung eines ersten Impulses ($1) anspricht, ein mit den Datenleitungen (16) und der Blindleitung (130) verbundenes Sntladeelement (24g» 126) zum Entladen der Datenleitungen (16) und der Blindleitung (130) zum Zeitpunkt der Erzeugung des ersten Impulses (^1)» einen zweiten Impulsgenerator (900 - 924) zur Erzeugung eines zweiten Impulses ($2)_s ein mit den Datenleitungen (16) und der Blindleitung (130) verbundenes Aufladeelement (26, 132» 134) zum Aufladen der Datenleitungen (16) und der Blindleitung

(130) zum Zeitpunkt der Erzeugung des zweiten Impulses ($i2), sowie einen dritten Impulsgenerator (900 - 912) zur Erzeugung eines dritten Impulses ($3) aufweist» wobei die Komparatoreinheit (3OA - 50A) auf den dritten Impuls (ji3) anspricht und den Vergleich unter Erzeugung des dritten Impulses (ji3) durchführt.
6. Speicher nach einem der Ansprüche 1 bis 5» dadurch gekennzeichnet, daß jede Speicherzelle (1OiJ) aus einem MOS-Transistor mit einer vorbestimmten Gate-Kanalbreite

(w1, w2, w3 oder w4) geformt Ist und daß die vorbestimmte Gate-Kanalbreite dem (jeweiligen) vorbestimmten Schwellenwertpegel (VTH1, VTH2, VTH3 bzw. VTH4) entspricht .
7. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet» daß jede Speicherzelle (10ij) aus einem MOS-Transistor mit einer.vorbestimmten Gate-Kanallänge (L1, L2, 13 oder L4) gebildet ist» wobei die vorbestimmte Gate-KanallSnge dem (jeweiligen) vorbestimmten Schwellenwertpegel (VTH1, VIH2, VIH3 bzw. VTH4) entspricht .
8. Speicher nach einem der Ansprüche 1 bis 7» dadurch gekennzeichnet» daß vier vorbestimmte Schwellenwertpegel (VTH1 - VTH4) vorgesehen sind, daß die Komparatoreinheit (30 - 50; 3OA - 50A) einen ersten Komparator (30, 30A), der an den lesepunkt (S) angekoppelt ist, um das Lesepunktpotential (VS) mit einem ersten vorgegebenen Vergleichspegel (V1, VC1) zu vergleichen und ein erstes Vergleichsausgangssignal (E10, ϊίϊδ") zu liefern, einen mit dem Lesepunkt (S) gekoppelten zweiten Komparator (40, 40A) zum Vergleichen des Lesepunktpotentials (VS) mit einem zweiten vorgegebenen Vergleichspegel (V2, VC2) und zur Lieferung eines zweiten Vergleichsausgangssignals (E20, E20) sowie einen mit dem Lesepunkt (S) verbundenen dritten Komparator (50, 501) zum Vergleichen des Lesepunktpotentials (VS) mit einem dritten vorgegebenen Vergleichspegel (V3, VC3) und zur Lieferung eines dritten Vergleichsausgangssignals (E30, E30) aufweist, daß erster, zweiter und dritter vorgegebene Vergleichspegel den .vorgegebenen Vergleichspegeln (V1 V3; VC1 - VC3) der Komparatoreinheit (30 - 50, 3OA 50A) entsprechen und daß erstes, zweites und drittes

Vergleichsausgangssignal dem Vergleichsergebnis (E1Ö E30) entsprechen.
9. Speicher nach einem der Ansprüche 1 bis 8» dadurch gekennzeichnet, daß die Logikeinheit (60) eine Torschalteinheit (62 - 68) aufweist» die auf eine bestimmte Adressendateneinheit (AO, A"ö") zum Durchtasten des Vergleichsergebnisses (S10 - B30) zwecks Lieferung des Ausgangssignals (E40) anspricht, und daß der logisehe Zustand des Ausgangssignals (S40) vom logischen Zustand der Adressendateneinheit (AO₉ Έ5) abhängt, * wenn eine der beiden Bit-Dateneinheiten (D1) von der anderen Bit-Dateneinheit (D2) verschieden ist.
10. Speicher nach Anspruch 8 oder 9» dadurch gekennzeichnet, daß die Abtasteinheit weiterhin eine mit dem ersten Komparator (30, 30A) verbundene erste Pegelquelle (90; 12Oi, 130.J - 134-j) zur Erzeugung eines ersten vorgegebenen Vergleichspegels (V1, VC1)» welcher einem ersten Schwellenwertpegel (VTH 1) der vier vorbestimmten Schwellenwertpegel (VTH 1 - VTH4) entspricht, eine mit dem zweiten Komparator (40, 40A) verbundene zweite Pegelquelle (100; 122i, 13O₂ - 134₂) sur Lieferung eines zweiten vorgegebenen Vergleichspegels (V2, VC2), welcher einem zweiten Schwellenwertpegel (VTH2) der vier vorbestimmten Schwellenwertpegel (VTH1 - VTH4) entspricht» und eine mit dem dritten Komparator (50, 50A) verbundene dritte Pegelquelle (110; 124.,» 130, - 134«) zur Erzeugung bzw. Lieferung des dritten vorgegebenen Vergleichspegels (V3, VC3) aufweist» welche dem dritten Schwellenwertpegel (VTH3) der vier vorbestimmten Schwellenwertpegel (VTH1 - VTH4) entspricht.
11. Speicher nach Anspruch 10» dadurch gekennzeichnet, daß die Speicherzellen (10ij) einen ersten MOS-Transistor, dessen Gate-Schwellenwertspannung dem ersten Schwellenwertpegel (VTH1) entspricht» einen zweiten MOS-Transistor, dessen Gate-Schwellenwertspannung dem zweiten Schwellenwertpegel (VTH2) entspricht, einen dritten MOS-Transistor» dessen Gate-Schwellenwertspannung dem dritten Schwellenwertpegel (VTH3) entspricht, und einen vierten MOS-Transistor umfassen, dessen Gate-Schwellenwertspannung einem vierten Schwellenwertpegel (7TH4) der vier vorbestimmten Schwellenwertpegel (VTH 1 - VTH4) entspricht, daß die erste Pegelquelle (90) einen in Durchschaltrichtung vorgespannten MOS-Transistor (96) mit dem ersten Schwellen- wertpegel (VTH1) aufweist» dessen Spannungsabfall praktisch demjenigen des ersten MOS-Transistors (10ij) entspricht, daß die zweite Pegelquelle (100) einen in Durchschaltrichtung vorgespannten MOS-Transistor (106) mit dem zweiten Schwellenwertpegel (VTH2) aufweist, dessen Spannungsabfall praktisch derselbe ist wie heim zweiten MOS-Transistor (10ij), und daß die dritte Pegelquelle (110) einen in Durchschaltrichtung vorgespannten MOS-Transistor (116) mit dem dritten Schwellenwertpegel (YTH3) enthält, dessen Spannungsabfall praktisch demjenigen des dritten MOS-Transistors (1Oi;)) entspricht.
12. Speicher nach Anspruch 10, dadurch gekennzeichnet, daß die Speicherzellen (10ij) einen ersten MOS-Transistor mit einer dem ersten Schwellenwertpegel (VTH1) entsprechenden Gate-Schwellenwertspannung, einen zweiten MOS-Transistor mit einer dem zweiten Schwellenwertpegel (VTH2) entsprechenden Gate-Schwellenwertspannung, einen dritten MOS-Transistor mit einer dem dritten Schwellenwertpegel (VTH3) entsprechenden Gate-Schwellenwertspan-

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nung und einen vierten MOS-Transistor umfassen» dessen Gate-Schwellenwertspannung einem vierten Schwellenwertpegel (VTH4) der vier vorbestimmten Schwellenwertpegel (VTH 1 - VTH4) entspricht, und daß die erste Pegelquelle (12Oi, 13O₁ - 134-,) einen ersten Schein- bzw. Blind-MOS-Transistor (12Oi), dessen Gate-Schwellenwertspannung (VTH11) dem Pegel zwischen erstem und zweitem Schwellenwertpegel (ViDHI, VIH2) entspricht, einen zweiten Blind-MQS-Transistor (122i), dessen G-ate-Schwellenwertspannung (VTH22) dem Pegel zwischen zweitem und. drittem Sehwellenwertpegel (VTH2, YTH3) entspricht, und einen dritten Blind-MOS-Sransistor (124i) aufweist, dessen G-ate-Schwellenwertspannung (VIEH33) dem Pegel zwischen dem dritten und dem vierten Sehwellenwertpegel (VTH3» VTH4) entspricht.
13. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der vorbestimmte Sehwellenwertpegel einer von vier Pegeln (ΥΪΗ1 - VTH4) ist, daß das Potential auf der Datenleitung (16) einem von vier Potentialen (VS(THi) bis VS(TH4)) entspricht,, wobei erster bis vierter Pegel dem ersten bis vierten Potential entsprechen, daß die Schein- bzw. Blindleitung eine erste Leitung (13O₁) mit einem ersten Vergleichspegel (VC1), eine zweite Leitung (13O₂) mit einem zweiten Vergleichspegel (YC2) und eine dritte Leitung (130,) mit einem dritten Vergleichspegel (VC3) umfaßt, daß der erste Vergleichspegel (VC 1) einem Potential zwischen dem ersten Potential (VS(THI)) und dem zweiten Potential (VS(TH2)) entspricht, daß der zweite Vergleichspegel (V02) einem Potential zwischen dem zweiten Potential (YS(TH2)) und dem dritten Potential (VS(TH3)) entspricht, und daß der dritte Vergleichspegel (VC3) einem Potential zwischen dem dritten Potential (VS(TH3)) und dem vierten

Potential (YS(ΤΗ4)) entspricht.
14. Speicher nach Anspruch, 2, dadurch gekennzeichnet, daß die Auflade/Entladeeinheit einen Impulsgenerator (400 -

840) zur Erzeugung eines Impulssignals (^1) aufweist, wenn sich mindestens eine an die Dekodiereinheit (14, 20) angelegte Adressendateneinheit (Ai¹) und ein an den Speicher angelegtes Chip-Freigabesignal (CE)

■ andern.

; 10
15. Speicher nach Anspruch 1» dadurch gekennzeichnet, daß

die Speicherzelle (IO13) zwei Bit-Dateneinheiten "bzw. Datenbits (D1, D2) speichert, deren Adressen verschieden sind.

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16. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle (10ij) zwei Bit-Dateneinheiten "bzw. Datentits (D1, D2) speichert, deren Adressen gleich sind, während ihre Ausgangsleitungen verschieden sind.

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17. Integrierter Halbleiter-Speicher mit mehreren Speicherzellen, insbesondere nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß 3ede Speicherzelle (10iq) aus einem MOS-Transistor geformt ist, dessen Kanallänge aus einer von vier vorgegebenen Größen (11 14) gewählt ist, daß 3ede Speicherzelle (1Oij) eine Speicherkapazität von zwei Bit-Dateneinheiten bzw. Datenbits (D1, D2) besitzt und daß die Speicherinhalte einer der Speicherzellen (10i;j) einer der vier vorge-. 30 gebenen Größen (L1 - L4) entsprechen.
18. Integrierter Halbleiter-Speicher mit mehreren Speicherzellen, insbesondere nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß 3ede Speicherzelle

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(10ij) aus einem MOS-Transistor geformt ist, dessen Kanalbreite aus einer von vier vorgegebenen Größen (W1 - W4) gewählt ist, daß jede Speicherzelle (10ij)· eine Speicherkapazität von zwei Bit-Dateneinheiten bzw. Datenbits (D1, D2) besitzt und daß der Speicherinhalt jeder Speicherzelle (10ij) einer der vier vorgegebenen Größen (¥1 - ¥4) entspricht.
19. Speicher nach Anspruch 18, dadurch gekennzeichnet, daß eine der vier vorgegebenen Größen (¥1 - ¥4) praktisch Full beträgt.
20. Speicher nach Anspruch 17» 18 oder 19» dadurch gekennzeichnet, daß jede der beiden Bit-Dateneinheiten bzw. Datenbits (D1, D2) einer bestimmten Adresse zugewiesen ist.
21. Speicher nach Anspruch 17, 18 oder 19» dadurch gekennzeichnet, daß die Ausgangsleitungen für die beiden Bit-Dateneinheiten bzw. Datenbits (D1, D2) verschieden sind, während ihre Adressen gleich sind.