DE10318603A1

DE10318603A1 - Eingangsempfängerschaltung

Info

Publication number: DE10318603A1
Application number: DE10318603A
Authority: DE
Inventors: Maksim Kuzmenka; Hermann Ruckerbauer
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-04-24
Filing date: 2003-04-24
Publication date: 2004-12-09
Anticipated expiration: 2023-04-25
Also published as: US7477717B2; DE10318603B4; US20040260964A1

Abstract

Eine Eingangsempfängerschaltung ist zum Empfang eines verrauschten Hochgeschwindigkeitseingangssignals und zum Erzeugen einer Mehrzahl von Ausgangssignalen, die mit einer verglichen mit der Geschwindigkeit des Hochgeschwindigkeitseingangssignals niedrigen Erfassungsgeschwindigkeit verarbeitbar sind, vorgesehen. Die Eingangsempfängerschaltung umfaßt einen Eingang (10) zum Empfangen des Hochgeschwindigkeitseingangssignals (data), eine Mehrzahl von Integrationselementen (C1, C2, C3, C4) und einen Schalter (S1) zum Verbinden des Eingangs (10) mit einem der Mehrzahl von Integrationselementen (C1, C2, C3, C4) zum Integrieren des Hochgeschwindigkeitseingangssignals (data). Ferner umfaßt die Eingangsempfängerschaltung eine Mehrzahl von Einrichtungen (60, 62, 64, 66) zum Empfangen von je einem der integrierten Hochgeschwindigkeitseingangssignale und zum Ausgeben je eines der Mehrzahl von Ausgangssignalen und eine Steuerung (80) zum Steuern des Schalters (S1).

Description

Die vorliegende Erfindung bezieht sich auf eine Eingangsempfängerschaltung zum Empfangen eines Hochgeschwindigkeitseingangssignals, das in aufeinanderfolgenden Eingangs-Taktintervallen je eine Date einer Mehrzahl von Daten darstellt, und zum Ausgeben einer Mehrzahl von Ausgangssignalen, die mit einer verglichen mit der Geschwindigkeit des Hochgeschwindigkeitseingangssignals niedrigeren Erfassungsgeschwindigkeit verarbeitbar sind, und die innerhalb eines Ausgangs-Taktintervalls jeweils eine Date der Mehrzahl von Daten darstellen.

Bei zahlreichen Anwendungen, insbesondere bei der Datenübertragung, Datenspeicherung und Datenverarbeitung, müssen Daten, die durch ein Eingangssignal mit einer hohen Geschwindigkeit bzw. Übertragungsgeschwindigkeit bzw. Datenübertragungsrate seriell kodiert sind, empfangen und verarbeitet werden. Dabei ist es oft wünschenswert, die Daten mit einer Erfassungsgeschwindigkeit zu erfassen und weiterzuverarbeiten, die niedriger als die Übertragungsgeschwindigkeit des Eingangssignals ist.

Herkömmlich wird dazu häufig ein Seriell-Parallel-Umsetzer verwendet, der Daten, die in einem Eingangssignal seriell kodiert sind, empfängt und parallel in einer Mehrzahl von Ausgangssignalen kodiert ausgibt.

3 ist ein schematisches Schaltungsdiagramm eines herkömmlichen Seriell-Parallel-Umsetzers. Der Seriell-Parallel-Umsetzer empfängt an einem Eingang 10 ein Eingangssignal data und an einem Taktsignaleingang 12 ein Eingangs-Taktsignal clock. Der Seriell-Parallel-Umsetzer gibt an Ausgängen 14, 16, 18, 20 parallel Ausgangssignale aus, die Daten Q0, Q1, Q2, Q3 darstellen. Ferner gibt der Seriell-Parallel-Umsetzer an einem Taktsignalausgang 22 ein Ausgangs-Taktsignal clock/4 aus.

Das Eingangs-Taktsignal ist periodisch und weist in der Regel eine feste Taktfrequenz auf. Steigende oder fallende Flanken des Eingangs-Taktsignals clock definieren aufeinanderfolgende Eingangs-Taktintervalle bzw. deren Grenzen. Das Eingangssignal data stellt eine Folge von Daten dar, wobei das Eingangssignal data in jedem Eingangs-Taktintervall eine Date bzw. ein Datum, beispielsweise ein Bit einer binären Darstellung eines Buchstabens oder einer Zahl oder einer sonstigen Information, darstellt.

Das Ausgangs-Taktsignal clock/4 ist ebenfalls periodisch, wobei seine Ausgangs-Taktfrequenz ein Viertel der Eingangs-Taktfrequenz des Eingangs-Taktsignals clock beträgt. Steigende oder fallende Flanken des Ausgangs-Taktsignals clock/4 definieren Ausgangs-Taktintervalle. Die Ausgangssignale Q0, Q1, Q2, Q3 stellen Daten dar, die der Seriell-Parallel-Umsetzer am Eingang 10 in Form des Eingangssignals data empfangen hat. In einem Ausgangs-Taktintervall stellen die Ausgangssignale Q0, Q1, Q2, Q3 je eine Date dar, die der Seriell-Parallel-Umsetzer zuvor in vier aufeinanderfolgenden Eingangs-Taktintervallen durch das Eingangssignal data empfangen hat.

Der Seriell-Parallel-Umsetzer umfaßt vier D-Flipflops, 24, 26, 28, 30. Jedes der D-Flipflops 24, 26, 28, 30 weist einen Eingang D, einen Taktsignaleingang C und einen Ausgang Q auf. Die Taktsignaleingänge C aller D-Flipflops 24, 26, 28, 30 sind mit dem Taktsignaleingang 12 des Seriell-Parallel-Umsetzers verbunden, um das Eingangs-Taktsignal clock zu empfangen. Der Eingang D des ersten D-Flipflops 24 ist mit dem Eingang 10 des Seriell-Parallel-Umsetzers verbunden. Der Ausgang Q des ersten D-Flipflops 24 ist mit dem Eingang D des zweiten D-Flipflops 26 verbunden, der Ausgang Q des zweiten D-Flipflops 26 ist mit dem Eingang D des dritten D-Flipflops 28 verbunden, der Ausgang Q des dritten D-Flipflops 28 ist mit dem Eingang D des vierten D-Flipflops 30 verbunden.

Ferner umfaßt der Seriell-Parallel-Umsetzer vier Speicher 32, 34, 36, 38, die in diesem Beispiel ebenfalls als D-Flipflops realisiert sind. Jeder der Speicher 32, 34, 36, 38 weist einen Eingang D, einen Taktsignaleingang C und einen Ausgang Q auf. Der Eingang D des ersten Speichers 32 ist mit dem Ausgang Q des ersten D-Flipflops 24 verbunden, der Eingang D des zweiten Speichers 34 ist mit dem Ausgang Q des zweiten D-Flipflops 26 verbunden, der Eingang D des dritten Speichers 36 ist mit Ausgang Q des dritten D-Flipflops 28 verbunden, und der Eingang D des vierten Speichers 38 ist mit dem Ausgang Q des vierten D-Flipflops 30 verbunden. Der Ausgang Q des vierten Speichers 38 ist mit dem ersten Ausgang 14 des Seriell-Parallel-Umsetzers verbunden, der Ausgang Q des dritten Speichers 36 ist mit dem zweiten Ausgang 16 des Seriell-Parallel-Umsetzers verbunden, der Ausgang Q des zweiten Speichers 34 ist mit dem dritten Ausgang 18 des Seriell-Parallel-Umsetzers verbunden, und der Ausgang Q des ersten Speichers 32 ist mit dem vierten Ausgang 20 des Seriell-Parallel-Umsetzers verbunden.

Ferner umfaßt der Seriell-Parallel-Umsetzer einen Frequenzteiler 40 mit einem Eingang In und einem Ausgang Out. Der Eingang In des Frequenzteilers 40 ist parallel zu den Taktsignaleingängen C der D-Flipflops 24, 26, 28, 30 mit dem Taktsignaleingang 12 des Seriell-Parallel-Umsetzers verbunden, um das Eingangs-Taktsignal clock zu empfangen. Der Ausgang Out des Taktteilers 40 ist parallel mit den Taktsignaleingängen C der Speicher 32, 34, 36, 38 und dem Taktsignalausgang 22 des Seriell-Parallel-Umsetzers verbunden. Der Taktteiler 40 erzeugt aus dem Eingangs-Taktsignal clock das Ausgangs-Taktsignal clock/4, dessen Ausgangs-Taktfrequenz ein Viertel der Eingangs-Taktfrequenz beträgt.

Die vier D-Flipflops 24, 26, 28, 30 stellen ein Schieberegister dar, bei dem jede Date des Eingangssignals data nacheinander durch alle D-Flipflops 24, 26, 28, 30 geschoben wird. In jedem Eingangs-Taktintervall erhält jedes D-Flipflop 26, 28, 30 jeweils die Date, die im vorangegangenen Eingangs-Taktintervall im vorangegangenen D-Flipflop 24, 26, 28 vorlag. Gesteuert durch das Ausgangs-Taktsignal clock/4 übernehmen die Speicher 32, 34, 36, 38 nach jeweils vier Eingangs-Taktintervallen die zu diesem Zeitpunkt in den D-Flipflops 24, 26, 28, 30 gespeicherten Daten. Dadurch liegen, wie oben beschrieben, am Ende von jeweils vier Eingangs-Taktintervallen an den Ausgängen 14, 16, 18, 20 des Seriell-Parallel-Umsetzers parallel Ausgangssignale Q0, Q1, Q2, Q3 an, welche das Eingangssignal data in den vier Eingangs-Taktintervallen seriell darstellte.

Das Abtasten eines Signals, beispielsweise des Eingangssignals data des in 3 dargestellten Seriell-Parallel-Umsetzers, benötigt eine Abtastzeit, die sich im wesentlichen aus einer Setup-Zeit bzw. Vorbereitungszeit bzw. Einstellzeit und einer Hold-Zeit bzw. Haltezeit bzw. Übernahmezeit zusammensetzt. Die Setup-Zeit ist die minimale Zeitdauer, während der das abzutastende Signal stabil bzw. unverändert sein muß, bevor es abgetastet wird. Die Haltezeit ist die minimale Zeitdauer, die für das Abtasten des Signals erforderlich ist, und während derer das abzutastende Signal ebenfalls stabil bzw. unverändert sein muß. Sowohl die Setup-Zeit als auch die Hold-Zeit sind unter anderem von dem abzutastenden Signal, insbesondere seinem Signalpegel und seinem Rauschpegel, sowie der abtastenden Schaltung abhängig.

Bei dem oben anhand der 3 dargestellten herkömmlichen Seriell-Parallel-Umsetzer sind die Setup-Zeit und die Hold-Zeit durch die Länge eines Eingangs-Taktintervalls, genauer gesagt durch die Zeitdauer innerhalb eines Eingangs-Taktintervalls, innerhalb derer das Eingangssignal data einen im wesentlichen konstanten Signalpegel aufweist, begrenzt. Je höher die Datenübertragungsrate des Eingangssignals data bzw. die Eingangs-Taktfrequenz des Eingangs-Taktsignals clock ist, desto kürzer müssen Setup- und Hold-Zeit der D-Flipflops 24, 26, 28, 30 sein. Je kürzer die Setup- und die Hold-Zeit einer Schaltung sind, desto höher sind jedoch in der Regel Entwicklungsaufwand, Herstellungskosten und Leistungsbedarf derselben. Ein Nachteil des anhand der 3 dargestellten herkömmlichen Seriell-Parallel-Umsetzers besteht somit darin, daß eine Erhöhung der Übertragungsrate eine Erhöhung der Kosten für Anschaffung und Betrieb des Seriell-Parallel-Umsetzers zur Folge hat. Dies wird dadurch verstärkt, daß alle vier D-Flipflops 24, 26, 28, 30 die gleichen kurzen Setup- und Hold-Zeiten aufweisen müssen. Auch die Speicher 32, 34, 36, 38 müssen innerhalb eines einzigen Eingangs-Taktintervalls die Daten aus den D-Flipflops 24, 26, 28, 30 übernehmen. Auch Setup- und Hold-Zeit der Speicher 32, 34, 36, 38 können somit nicht länger sein als die der D-Flipflops 24, 26, 28, 30.

Darüber hinaus weist der anhand der 3 dargestellte herkömmliche Seriell-Parallel-Umsetzer eine ausgeprägte Neigung zu Bit-Fehlern auf, insbesondere wenn Daten und Takt über den gleichen Kanal übertragen werden oder wenn das Eingangssignal verrauscht ist bzw. einen hohen Rauschpegel aufweist. Bei vielen Anwendungen, namentlich bei Hochgeschwindigkeitsanwendungen, weist das Eingangssignal jedoch einen hohen Rauschpegel auf.

Der anhand der 3 dargestellte herkömmliche Seriel-Parallel-Umsetzer eignet sich somit schlecht oder gar nicht zum Empfangen von Hochgeschwindigkeitseingangssignalen. Falls überhaupt, ist er nur mit großem schaltungstechnischen Aufwand und um den Preis eines großen Versorgungsleistungsbedarfs an eine Hochgeschwindigkeitsanwendung anpaßbar.

Gleichzeitig weist der herkömmliche Seriell-Parallel-Umsetzer Eigenschaften auf, die für viele Anwendungen bedeutungslos sind. Dazu zählt beispielsweise die exakte Parallelität der Ausgangssignale. Teile des Entwicklungsaufwands, der Herstellungskosten und des Versorgungsleistungsbedarfs sind jedoch auf diese Eigenschaften zurückzuführen.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Eingangsempfängerschaltung und ein Verfahren zum Empfangen eines verrauschten Hochgeschwindigkeitseingangssignals und zum Erzeugen einer Mehrzahl von Ausgangssignalen, die mit einer verglichen mit der Geschwindigkeit des Hochgeschwindigkeitseingangssignals niedrigeren Geschwindigkeit verarbeitbar sind, zu schaffen.

Diese Aufgabe wird durch eine Eingangsempfängerschaltung nach Patentanspruch 1 bzw. ein Verfahren nach Patentanspruch 12 gelöst.

Die vorliegende Erfindung schafft eine Eingangsempfängerschaltung zum Empfangen eines verrauschten Hochgeschwindigkeitseingangssignals und zum Erzeugen einer Mehrzahl von Ausgangssignalen, die mit einer verglichen mit der Geschwindigkeit des Hochgeschwindigkeitseingangssignals niedrigen Erfassungsgeschwindigkeit verarbeitbar sind, mit einem Eingang zum Empfangen des Hochgeschwindigkeitseingangssignals, einer Mehrzahl von Integrationselementen, einem Schalter zum Verbinden des Eingangs mit einem der Mehrzahl von Integrationselementen zum Integrieren des Hochgeschwindigkeitseingangssignals, einer Mehrzahl von Einrichtungen zum Empfangen von je einem der integrierten Hochgeschwindigkeitseingangssignale und zum Ausgeben je eines der Mehrzahl von Ausgangssignalen und einer Steuerung zum Steuern des Schalters.

Ferner schafft die vorliegende Erfindung ein Verfahren zum Empfangen eines verrauschten Hochgeschwindigkeitssignals und zum Erzeugen einer Mehrzahl von Ausgangssignalen, die mit einer verglichen mit der Geschwindigkeit des Hochgeschwindig keitseingangssignals niedrigen Erfassungsgeschwindigkeit verarbeitbar sind, mit folgenden Schritten:
Empfangen des Hochgeschwindigkeitseingangssignals; Auswählen von einem ersten einer Mehrzahl von Integrationselementen;
Integrieren des Hochgeschwindigkeitseingangssignals mit dem ersten ausgewählten Integrationselement;
Auswählen von einem zweiten der Mehrzahl von Integrationselementen nach dem Integrieren des Hochgeschwindigkeitseingangssignals mit dem ersten ausgewählten Integrationselemente;
Integrieren des Hochgeschwindigkeitseingangssignals mit dem zweiten ausgewählten Integrationselement;
Ausgeben eines ersten Ausgangssignals, das von dem mit dem ersten Integrationselement integrierten Hochgeschwindigkeitseingangssignal abhängig ist; und
Ausgeben eines zweiten Ausgangssignals, das von dem mit dem zweiten Integrationselement integrierten Hochgeschwindigkeitseingangssignal abhängig ist.

Die vorliegende Erfindung beruht auf der Idee, ein serielles Hochgeschwindigkeitseingangssignal innerhalb eines Eingangs-Taktintervalls zu integrieren und das integrierte Hochgeschwindigkeitseingangssignal während nachfolgenden Eingangs-Taktintervallen abzutasten. Dazu ist eine Mehrzahl von Integrationselementen, beispielsweise Kondensatoren, vorgesehen, die in jeweils einem von mehreren aufeinanderfolgenden Eingangs-Taktintervallen das Hochgeschwindigkeitseingangssignal integrieren und das integrierte Hochgeschwindigkeitseingangssignal während nachfolgenden Eingangs-Taktintervallen halten. Während das integrierte Hochgeschwindigkeitseingangssignal innerhalb einer Zeitdauer von mehreren Eingangs-Taktintervallen gehalten wird, wird es abgetastet.

Abhängig von der Anzahl der Integrationselemente steht somit gemäß der vorliegenden Erfindung eine wesentlich längere Zeitdauer zur Verfügung, während der das integrierte Hochgeschwindigkeitseingangssignal abgetastet wird. Setup- und Hold-Zeit der abtastenden Einrichtungen können deshalb wesentlich länger sein als die der D-Flipflops 24, 26, 28, 30 und der Speicher 32, 34, 36, 38 einer herkömmlichen Eingangsempfängerschaltung, beispielsweise eines herkömmlichen Seriell-Parallel-Umsetzers. Die erfindungsgemäße Eingangsempfängerschaltung erfordert deshalb einen geringeren Entwicklungs- und Herstellungs-Aufwand und ist mit einem geringeren Leistungsbedarf realisierbar.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß das erfindungsgemäße Verfahren zum Empfangen eines Hochgeschwindigkeitseingangssignals eine geringere Anfälligkeit für Bit-Fehler aufweist und damit insbesondere auch für eine Übertragung von Daten und Takt über den gleichen Kanal geeignet ist.

Eine bevorzugte Anwendung der vorliegenden Erfindung liegt bei Datenspeichern bzw. Speicherbauelementen für Computer- und andere Anwendungen. Die vorliegende Erfindung ist besonders bei einem DRAM-, SRAM-, Flash- oder auch einem anderen Speicher und insbesondere an dessen Eingangsseite verwendbar, um ein Hochgeschwindigkeitssignal zu empfangen. Das Hochgeschwindigkeitssignal überträgt dabei beispielsweise in dem Datenspeicher zu speichernde Daten, eine Adresse eines Speicherorts in dem Datenspeicher oder ein Steuersignal für den Datenspeicher. Das Hochgeschwindigkeitssignal wird gemäß der vorliegenden Erfindung empfangen. Ansprechend auf das Hochgeschwindigkeitssignal wird eine Mehrzahl von Ausgangssignalen ausgegeben, die von dem Datenspeicher verarbeitete werden. Diese Verarbeitung umfaßt beispielsweise das Speichern oder Auslesen von Daten, wobei sowohl zu speichernde Daten als auch die Adresse eines Speicherorts in dem Datenspeicher, an dem die Daten gespeichert oder von dem Daten ausgelesen werden sollen, und die Steuerbefehle für das Speichern oder Auslesen der Daten durch das Hochgeschwindigkeitssignal übertragen werden können. Die vorliegende Erfindung ermöglicht auch bei dieser Anwendung bei einem geringen Entwicklungs- und Herstellungsaufwand eine hohe Übertragungsgeschwindigkeit und bietet dabei auch bei einem stark verrauschten oder anderweitig stark gestörten Eingangssignal eine geringe Anfälligkeit gegenüber Bit-Fehlern.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung sind die Integrationselemente Kondensatoren, die durch das Eingangssignal über einen Widerstand geladen werden. Alternativ ist anstelle des Widerstands eine durch das Eingangssignal steuerbare Stromquelle vorgesehen.

Bevorzugte Weiterbildungen sind in den Unteransprüchen definiert.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung mit Bezug auf die Figuren näher erläutert. Es zeigen:
1 ein schematisches Schaltungsdiagramm einer Eingangsempfängerschaltung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
2 eine schematische Darstellung der Zeitabhängigkeiten von Signalen der in 1 dargestellten Eingangsempfängerschaltung; und
3 ein schematisches Schaltungsdiagramm eines herkömmlichen Seriell-Parallel-Umsetzers.
1 ist ein schematisches Schaltungsdiagramm, das eine Eingangsempfängerschaltung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die erfindungsgemäße Eingangsempfängerschaltung umfaßt einen Eingang 10 zum Empfangen eines Eingangssignales data und einen Taktsignaleingang 12 zum Empfangen eines Eingangs-Taktsignales clock. Das Eingangssignal ist vorzugsweise ein Hochgeschwindigkeitseingangssignal bzw. ein Eingangssignal mit einer hohen Übertragungsrate. Ferner umfaßt die erfindungsgemäße Eingangsempfängerschaltung Ausgänge 14, 16, 18, 20 zum parallelen Ausgeben von Ausgangssignalen Q0, Q1, Q2, Q3. Der Taktsignaleingang 12 ist hier beispielhaft mit einem Differenzverstärker oder Komparator 50 dargestellt, dessen beide Eingängen +, – komplementäre bzw. um 180° gegenseitig phasenverschobene Signale empfangen, die zusammen das Eingangs-Taktsignal clock bilden.
Der Eingang 10 ist mit einem Verstärker mit der Verstärkung K = 1 bzw. einer Folgeschaltung 52 verbunden. Das durch die Folgeschaltung 52 gepufferte Eingangssignal wird über einen Widerstand R1 einem Schalter S1 zugeführt. Vier Kondensatoren C1, C2, C3, C4 sind jeweils über eine ihrer beiden Elektroden mit Masse verbunden. Der Schalter S1 verbindet den Widerstand R1 und damit den Eingang 10 wählbar mit einem der vier Kondensatoren C1, C2, C3, C4. Ein zweiter Schalter S2 verbindet wählbar einen der vier Kondensatoren C1, C2, C3, C4 mit einem Pol einer Referenzspannungsquelle 56, die eine Referenzspannung Vref gegenüber Masse erzeugt.
Die Schalter S1, S2 sind vorzugsweise Vierfach-Umschalter und in 1 auch als solche dargestellt. Sie verbinden jeweils zu jedem Zeitpunkt höchstens genau einen der Kondensatoren C1, C2, C3, C4 mit dem Eingang 10 bzw. der Referenzspannungsquelle 56. Die Schalter S1, S2 sind vorzugsweise aus jeweils vier Einzelschaltern aufgebaut, die beispielsweise als Feldeffekttransistoren ausgeführt sind.
Vier Komparatoren oder Differenzverstärker 60, 62, 64, 66 weisen je einen ersten Eingang + und einen zweiten Eingang – auf. Der erste Eingang + des ersten Komparators 60 ist mit dem ersten Kondensator C1 verbunden, der erste Eingang + des zweiten Komparators 62 ist mit dem zweiten Kondensator C2 verbunden, der erste Eingang + des dritten Komparators 64 ist mit dem dritten Kondensator C3 verbunden, und der erste Eingang + des vierten Komparators 66 ist mit dem vierten Kondensator C4 verbunden. Die zweiten Eingänge – aller vier Komparatoren 60, 62, 64, 66 sind wie der Schalter S2 mit der Referenzspannungsquelle 56 verbunden.
Vier Speicher bzw. Klinkenschaltungen bzw. Latches 70, 72, 74, 76 (REG D1, REG D2, REG D3, REG D4) weisen jeweils einen Dateneingang DI, einen Datenausgang DO und einen Steuersignaleingang bzw. Datenübernahmesteuereingang CLK auf. Der Dateneingang DI des ersten Speichers 70 ist mit dem Ausgang des ersten Komparators 60 verbunden, der Dateneingang DI des zweiten Speichers 72 ist mit dem Ausgang des zweiten Komparators 62 verbunden, der Dateneingang DI des dritten Speichers 74 ist mit dem Ausgang des dritten Komparators 64 verbunden, und der Dateneingang DI des vierten Speichers 76 ist mit dem Ausgang des vierten Komparators 66 verbunden. Der Datenausgang DO des ersten Speichers 70 ist mit dem ersten Ausgang 14 der Eingangsempfängerschaltung verbunden, der Datenausgang DO des zweiten Speichers 72 ist mit dem zweiten Ausgang 16 der Eingangsempfängerschaltung verbunden, der Datenausgang DO des dritten Speichers 74 ist mit dem dritten Ausgang 18 der Eingangsempfängerschaltung verbunden, und der Datenausgang DO des vierten Speichers 76 ist mit dem vierten Ausgang 20 der Eingangsempfängerschaltung verbunden.
Eine Steuerungslogik bzw. Logikschaltung bzw. Steuerung 80 weist einen Steuersignaleingang 82, einen ersten Schaltersteuerausgang 84 und einen zweiten Schaltersteuerausgang 86 auf. Wenn die Schalter S1, S2, wie oben als bevorzugte Ausführungsform dargestellt, von je vier einzelnen Schaltern ausgeführt sind, bestehen die Schaltersteuerausgänge 84, 86 vorzugsweise aus je vier einzelnen Signalausgängen, die mit den Einzelschaltern der Schalter S1, S2 verbunden sind. Über jeden der einzelnen Signalausgänge des ersten Schaltersteuerausgangs 84 wird ein Signal S1C1, S1C2, S1C3 bzw. S1C4 zu je einem der Einzelschalter des ersten Schalters S1 übertragen, das diesen steuert bzw. öffnet und schließt. Desgleichen wird über jeden der einzelnen Signalausgänge des zweiten Schaltersteuerausgangs 86 ein Signal S2C1, S2C2, S2C3 bzw. S2C4 zu je einem der Einzelschalter des zweiten Schalters S2 übertragen, das diesen steuert bzw. öffnet und schließt.
Ferner weist die Steuerung 80 vier Steuersignalausgänge 88, 90, 92, 94 auf. Jeder der vier Steuersignalausgänge 88, 90, 92, 94 ist über eine Steuerleitung mit einem Steuersignaleingang CLK von einem der vier Speicher 70, 72, 74, 76 verbunden.
Die Funktion der in 1 dargestellten erfindungsgemäßen Eingangsempfängerschaltung wird nachfolgend mit Bezug auf 2 erläutert. 2 ist ein schematisches Diagramm, das die Zeitabhängigkeit von Signalen, Spannungen und Schalterstellungen der in 1 gezeigten Eingangsempfängerschaltung zeigt. Der Abszisse ist die Zeit t zugeordnet, der Ordinate sind die Signalpegel bzw. Spannungen zugeordnet.
Ganz oben in 2 ist das Eingangs-Taktsignal clock dargestellt, das wie erwähnt aus zwei komplementären Signalen 102, 104 besteht. Darunter ist das Eingangssignal data dargestellt. Darunter sind die an den Kondensatoren C1, C2, C3, C4 anliegenden Spannungen V_C1, V_C2, V_C3, V_C4 dargestellt. Bei dem Eingangssignal data und jeder der Spannungen V_C1, V_C2, V_C3, V_C4 stellt eine dünne horizontale Gerade die Referenzspannung V_ref dar.
Unter den an den Kondensatoren C1, C2, C3, C4 anliegenden Spannungen V_C1, V_C2, V_C3, V_C4 sind schließlich Signale S1C1 und S2C1 dargestellt. Diese Signale S1C1 und S1C2 beziehen sich auf die oben dargestellte bevorzugte Ausführungsform der Schalter S1, S2 mit jeweils vier Einzelschaltern. Durch das Signal S1C1 wird der erste Einzelschalter des ersten Schalters S1 gesteuert, der den ersten Kondensator C1 mit dem Eingang 10 verbindet. Durch das Signal S2C1 wird der erste Einzelschalter des zweiten Schalters S2 gesteuert, der den ersten Kondensator C1 mit der Referenzspannungsquelle 56 verbindet. Ein hoher Signalpegel bzw. eine logische Eins in den Signalen S1C1 und S2C1 steuert jeweils ein Schließen des ersten Einzelschalters des ersten Schalters S1 bzw. des ersten Einzelschalters des zweiten Schalters S2. Ein niedriger Signalpegel bzw. eine logische Null steuert jeweils ein Öffnen des ersten Einzelschalters des ersten Schalters S1 bzw. des ersten Einzelschalters des zweiten Schalters S2.
Die Zeitabhängigkeiten der Signalpegel bzw. Spannungen sind stark vereinfacht wiedergegeben. Insbesondere sind nur Rampen mit konstanter Steigung bzw. Flanken mit konstanter Änderungsrate (Spannung/Zeit) sowie Plateaus mit konstanter Spannung gezeigt. Reale Signalverläufe weisen davon abweichend Flanken mit variierender Änderungsrate, ausgerundete Übergängen zwischen Flanken und Plateaus, ein überlagertes Rauschen und andere Störungen auf.
In einem ersten Eingangs-Taktintervall zwischen einem Zeitpunkt t₁ und einem Zeitpunk t₂ stellt das Eingangssignal data mit einem hohen Pegel eine logische 1 dar. (Alternativ stellen ein hoher Pegel eine logische 0 und ein niedriger Pegel eine logische 1 dar. Dies ändert jedoch nichts an der Funktion des erfindungsgemäßen Seriell-Parallel-Umsetzers.) In diesem ersten Eingangs-Taktintervall weist das Signal S1C1 einen hohen Pegel auf. Durch den hohen Signalpegel des Signals S1C1 verbindet der erste Einzelschalter des ersten Schalters S1 den ersten Kondensator C1 (über den Widerstand R1 und die Folgeschaltung 52) mit dem Eingang 10. Der erste Kondensator C1 wird deshalb geladen, wobei seine Spannung V_C1 ansteigt.
In nachfolgenden Eingangs-Taktintervallen zwischen den Zeitpunkten t₂ und t₃ und zwischen den Zeitpunkten t₃ und t₄ weisen sowohl das Signal S1C1 als auch das Signal S2C1 einen niedrigen Signalpegel auf. Die ersten Einzelschalter des ersten Schalters S1 und des zweiten Schalters S2 sind deshalb jeweils offen. Anders und unabhängig von der Ausführungsform des Schalters S2 ausgedrückt steht also keiner der beiden Schalter S1, S2 in der Stellung 1 (1). Die Ladung auf dem Kondensator C1 und damit seine Spannung V_C1 bleiben deshalb abgesehen von einer nicht-dargestellten geringfügigen Entladung über den endlichen Innenwiderstand des ersten Komparators 60 konstant.
Etwa zu einem Zeitpunkt t₃ erzeugt die Steuerung 80 an ihrem ersten Steuerausgang 88 ein Steuersignal für den ersten Speicher 70. Der erste Speicher 70 tastet aufgrund des Steuersignals von der Steuerung 80 den Ausgang des ersten Komparators 60 ab. Das Komparatorsignal bzw. Ausgangssignal des ersten Komparators 60 zeigt an, daß die Spannung V_C1 am ersten Kondensator C1 größer als die Referenzspannung V_ref ist. Diese Information bzw. das Komparatorsignal des ersten Komparators 60 wird in den ersten Speicher 70 übernommen und an seinen Ausgang DO ausgegeben.
Der erste Komparator 60 und der erste Speicher 70 bilden zusammen eine Einrichtung zum Empfangen des durch den ersten Kondensator C1 integrierten Eingangssignals data und zum Ausgeben eines Ausgangssignals, das angibt, ob die Spannung V_C1 am ersten Kondensator C1 größer oder kleiner als die Referenzspannung V_ref ist. Das Ausgangssignal Q0 am ersten Ausgang 14 der erfindungsgemäßen Eingangsempfängerschaltungs zeigt somit an, ob das Eingangssignal data innerhalb des ersten Eingangs-Taktintervalls zwischen den Zeitpunkten T1 und T2 einen hohen oder einen niedrigen Pegel hatte. Das erste Ausgangssignal Q0 am ersten Ausgang 14 der Eingangsempfänger schaltung gibt also die Date wieder, die das Eingangssignal data zwischen den Zeitpunkten t₁ und t₂ darstellte.
In einem vierten Eingangs-Taktintervall zwischen den Zeitpunkten t₄ und t₅ weist das Signal S2C1 einen hohen Signalpegel auf. Gesteuert durch diesen hohen Signalpegel schließt der erste Einzelschalter des zweiten Schalters S2 und verbindet den ersten Kondensator C1 mit der Referenzspannungsquelle 56. Anders und unabhängig von der Ausführungsform des Schalters S2 ausgedrückt weist der zweite Schalter S2 die Stellung 1 (1) auf, d. h. er verbindet den Kondensator C1 mit der Referenzspannungsquelle 56. Der erste Kondensator C1 wird dadurch entladen, und seine Spannung gleicht sich der Referenzspannung V_ref an.
Im darauffolgenden Eingangs-Taktintervall zwischen den Zeitpunkten t₅ und t₆ verbindet wieder gesteuert durch den hohen Signalpegel des Signals S1C1 der erste Schalters S1 den ersten Kondensator C1 mit dem Eingang 10. Das Eingangssignal data weist in diesem Eingangs-Taktintervall einen niedrigen Pegel auf, der unter der Referenzspannung V_ref liegt. Der erste Kondensator C1 wird deshalb weiter entladen, und seine Spannung V_C1 sinkt unter die Referenzspannung V_ref.
In den folgenden Eingangs-Taktintervallen zwischen den Zeitpunkten t₆ und t₈ ist der erste Kondensator C1 wiederum isoliert bzw. weder mit dem Eingang 10 noch mit der Referenzspannungsquelle 56 verbunden. Zum Zeitpunkt t₇ erzeugt die Steuerung 80 an ihrem ersten Steuerausgang 88 ein Steuersignal für den ersten Speicher 70. Gesteuert durch dieses Steuersignal tastet der erste Speicher 70 das momentane Komparatorsignal des ersten Komparators 60 ab. Dies entspricht einer Abtastung des auf dem ersten Kondensator C1 integrierten Eingangssignals data durch den ersten Komparator 60 und den ersten Speicher 70. Da das integrierte Eingangssignal bzw. die Spannung V_C1 kleiner als die Referenzspannung V_ref ist, speichert der erste Speicher 70 nun eine logische 0. Am Ausgang DO des ersten Speichers 70 und am ersten Ausgang 14 der Eingangsempfängerschaltung liegt deshalb im folgenden ein erstes Ausgangssignal Q0 an, das anzeigt, daß das Eingangssignal data im fünften Eingangs-Taktintervall zwischen den Zeitpunkten t₅ und t₆ einen niedrigen Pegel hatte bzw. eine logische 0 darstellte.
Der beschriebene Vorgang am ersten Kondensator C1, dem ersten Komparator 60 und dem ersten Speicher 70 wiederholt sich im folgenden mit einer Periode von vier Eingangs-Taktintervallen. Im ersten Eingangs-Taktintervall jeder Periode wird der erste Kondensator C1 durch das Eingangssignal data geladen. Danach ist seine Spannung V_C1 abhängig davon, ob das Eingangssignal data in diesem Eingangs-Taktintervall einen hohen oder einen niedrigen Pegel aufwies, größer oder kleiner als die Referenzspannung V_ref ist. Das zweite und das dritte Eingangs-Taktintervall jeder Periode stehen zur Verfügung, damit der erste Komparator 60 und der erste Speicher 70 gemeinsam das auf dem ersten Kondensator C1 integrierte Eingangssignal data abtasten und am ersten Ausgang 14 der Eingangsempfängerschaltung ein Ausgangssignal ausgeben, welches das Eingangssignal data bzw. dessen Pegel bzw. die durch diesen dargestellte Date wiedergibt bzw. darstellt. Im vierten Eingangs-Taktintervall jeder Periode wird der erste Kondensator C1 entladen bzw. in einen definierten Ladezustand überführt, in dem er durch den zweiten Schalter S2 mit der Referenzspannungsquelle 56 verbunden wird.
Der gleiche Ablauf wiederholt sich auch für den zweiten Kondensator C2, den dritten Kondensator C3 und den vierten Kondensator C4, jedoch jeweils um ein Eingangs-Taktintervall gegeneinander verschoben. Das heißt, daß im ersten Eingangs-Taktintervall zwischen den Zeitpunkten t₁ und t₂ der erste Kondensator C1 durch das Eingangssignal data geladen wird, im zweiten Eingang-Taktintervall zwischen den Zeitpunkten t₂ und t₃ der zweite Kondensator C2 durch das Eingangssignal data geladen wird, im dritten Eingangs-Taktintervall zwischen den Zeitpunkten t₃ und t₄ der dritte Kondensator C3 durch das Eingangssignal data geladen wird und im vierten Eingangs-Taktintervall zwischen den Zeitpunkten t₄ und t₅ der vierte Kondensator C4 durch das Eingangssignal data geladen wird.
Die Signale S1C2, S1C3, S1C4, S2C2, S2C3, S2C4, die das Laden der Kondensatoren C2, C3, C4 über den Schalter S1 bzw. dessen Einzelschalter und das Entladen der Kondensatoren C2, C3, C4 über den Schalter S2 bzw. dessen Einzelschalter steuern, sind in 2 nicht dargestellt. Die Signale S1C2 und S2C2 sind gegenüber den Signalen S1C1 bzw. S2C1 um die Dauer eines Eingangs-Taktintervalls verschoben, etc.
Der Ablauf in den ersten vier Eingangs-Taktintervallen zwischen den Zeitpunkten t₁ und t₅ wiederholt sich jeweils in den nächsten, übernächsten, ... vier Eingangs-Taktintervallen zwischen den Zeitpunkten t₅ und t₉ bzw. zwischen den Zeitpunkten t₉ und t₁₃, ...
Vier aufeinanderfolgende Eingangs-Taktintervalle bilden jeweils ein Ausgangs-Taktintervall. Innerhalb eines Ausgangs-Taktintervalls wird jeder der vier Kondensatoren C1, C2, C3, C4 wie oben beschrieben einmal durch das Eingangssignal data geladen (oder entladen) und wird der in jedem der vier Speicher 70, 72, 74, 76 gespeicherte Wert bzw. die gespeichert Date einmal neu bestimmt. Der Zeitpunkt, zu dem das auf den Kondensatoren C1, C2, C3, C4 integrierte Eingangssignal data abgetastet wird, sowie der jeweils vorliegende Wert des integrierten Eingangssignales ist in 2 jeweils durch einen Kreis 106 hervorgehoben.
In 1 ist erkennbar, daß lediglich die Schalter S1, S2, der Widerstand R1 und die Kondensatoren C1, C2, C3, C4 direkt mit dem Eingangssignal data in Berührung kommen. Bei dem Widerstand R1 und den Kondensatoren C1, C2, C3, C4 handelt es sich um passive Bauelemente, die im Prinzip mit beliebig hohen Datenübertragungsraten am Eingang 10 der Eingangsempfän gerschaltung beaufschlagt werden können. Die Schalter S1, S2 sind Bauelemente, die ohne weiteres für sehr hohe Schaltgeschwindigkeiten ausgelegt und damit an sehr hohe Datenübertragungsraten angepaßt werden können. Den Komparatoren 60, 62, 64, 66 und den Speichern 70, 72, 74, 76 stehen, wie in 2 deutlich erkennbar ist, zum Abtasten des integrierten Eingangssignals zwei Eingangs-Taktintervalle zur Verfügung und damit doppelt so viel Zeit wie den D-Flipflops 24, 26, 28, 30 und den Speichern 32, 34, 36, 38 des eingangs anhand der Fig. beschriebenen herkömmlichen Seriell-Parallel-Umsetzers. Setup- und Hold-Zeit für diese Abtastung können deshalb doppelt so lang gewählt werden. Alternativ wird bei unveränderten Setup- und Hold-Zeiten eine gegenüber dem oben anhand der 3 dargestellten herkömmlichen Seriell-Parallel-Umsetzer verdoppelte Datenübertragungsrate gewählt.
Der Faktor, um den die für die Abtastung bereitstehende Zeitdauer länger ist als ein Eingangs-Taktintervall, hängt von der Anzahl der Kondensatoren C1, C2, C3, C4 ab. Mit einer größeren Anzahl von Kondensatoren, Komparatoren und Speichern ist somit gemäß der vorliegenden Erfindung bei unveränderten Setup- und Hold-Zeiten eine weitere Erhöhung der Datenübertragungsrate möglich. Umgekehrt können bei unveränderter Datenübertragungsrate Setup- und Hold-Zeiten der Komponenten der erfindungsgemäßen Eingangsempfängerschaltung weiter vergrößert werden, um Entwicklungs- und Herstellungsaufwand und Leistungsbedarf der Eingangsempfängerschaltung zu senken.
Die vorliegende Erfindung ist auch mit weniger als vier Kondensatoren ausführbar. Bei Verwendung von drei Kondensatoren, drei Komparatoren und drei Speichern sind die Anforderungen an Setup- und Hold-Zeit gegenüber dem herkömmlichen Seriell-Parallel-Umsetzer unverändert, die erfindungsgemäße Eingangsempfängerschaltung weist dann allerdings immer noch den Vorteil einer geringeren Anfälligkeit für Bit-Fehler auf. Mit zwei Kondensatoren, zwei Komparatoren und zwei Speichern ist die vorliegende Erfindung realisierbar, wenn das durch den zweiten Schalter S2 bewirkte Rücksetzen der Ladung eines Kondensators nicht wie oben anhand der 2 beschrieben ein eigenes Eingangs-Taktintervall benötigt, sondern in sehr kurzer Zeit zwischen zwei Eingangs-Taktintervallen stattfindet.
Die erfindungsgemäße Eingangsempfängerschaltung, wie sie in 1 dargestellt ist, wird vorzugsweise um Merkmale ergänzt, wie sie aus herkömmlichen Seriell-Parallel-Umsetzern bekannt sind, beispielsweise einem Ausgang zum Ausgeben des Ausgangs-Taktsignals, Einrichtungen, die ein Kaskadieren mehrerer Eingangsempfängerschaltungen ermöglichen, etc.
Die in 2 durch die Kreise 106 dargestellten Zeitpunkte, zu denen die Steuerung 80 über einen ihrer Steuerausgänge 88, 90, 92, 94 ein Abtasten eines Komparatorausgangs durch den zugeordneten Speicher steuert, kann abweichend von der Darstellung in 2 asymmetrisch angeordnet sein, so daß er nicht mit einer Grenze zwischen zwei aufeinanderfolgenden Eingangs-Taktintervallen zusammenfällt, und die Setup-Zeit und die Hold-Zeit ungleich lang sind.
Ferner ist die anhand der 1 und 2 dargestellte erfindungsgemäße Eingangsempfängerschaltung für ein binäres Eingangssignal data ausgelegt. Es ist jedoch erkennbar, daß durch Verwendung jeweils mehrerer Komparatoren an einem Kondensator und entsprechender Speicher auch ternäre Signale oder Signale mit einer noch größeren Anzahl von verschiedenen möglichen Signalpegeln empfangen werden können.
Ferner kommen als Integrationselemente anstelle der dargestellten Kondensatoren beispielsweise auch Spulen oder andere Bauelemente in Frage. Im Fall von Spulen ist anstelle einer Kondensatorspannung ein Spulenstrom abzutasten.

Claims

Eingangsempfängerschaltung zum Empfangen eines verrauschten Hochgeschwindigkeitseingangssignals und zum Erzeugen einer Mehrzahl von Ausgangssignalen, die mit einer verglichen mit der Geschwindigkeit des Hochgeschwindigkeitseingangssignals niedrigen Erfassungsgeschwindigkeit verarbeitbar sind, mit: einem Eingang (10) zum Empfangen des Hochgeschwindigkeitseingangssignals (data); einer Mehrzahl von Integrationselementen (C1, C2, C3, C4); einem Schalter (S1) zum Verbinden des Eingangs (10) mit einem der Mehrzahl von Integrationselementen (C1, C2, C3, C4) zum Integrieren des Hochgeschwindigkeitseingangssignals (data); einer Mehrzahl von Einrichtungen (60, 62, 64, 66) zum Empfangen von je einem der integrierten Hochgeschwindigkeitseingangssignale und zum Ausgeben je eines der Mehrzahl von Ausgangssignalen; und einer Steuerung (80) zum Steuern des Schalters (S1).
Eingangsempfängerschaltung nach Anspruch 1, bei der die Steuerung (80) ausgebildet ist, um den Schalter (S1) so zu steuern, daß das Hochgeschwindigkeitseingangssignal (data) in jedem einer Mehrzahl aufeinanderfolgender Eingangs-Taktintervalle durch ein anderes der Mehrzahl von Integrationselementen (C1, C2, C3, C4) integriert wird.
Eingangsempfängerschaltung nach Anspruch 1 oder 2, bei der jede der Mehrzahl von Einrichtungen einen Komparator (60, 62, 64, 66) zum Vergleichen des empfangenen integrierten Eingangssignals mit einem Referenzpegel und zum Ausgeben eines Komparatorsignals, das anzeigt, ob das empfangene integrierte Eingangssignal größer als der Referenzpegel ist, umfaßt.
Eingangsempfängerschaltung nach Anspruch 3, bei der jede der Mehrzahl von Einrichtungen ferner einen Speicher (70, 72, 74, 76) zum Speichern des Komparatorsignals und zum Ausgeben des Ausgangssignals (Q0, Q1, Q2, Q3) umfaßt.
Eingangsempfängerschaltung nach Anspruch 4, bei der die Steuerung (80) durch eine Mehrzahl von Steuerleitungen mit den Speichern (70, 72, 74, 76) der Mehrzahl von Einrichtungen einzeln verbunden und ferner ausgebildet ist, um das Speichern der Komparatorsignale durch die Speicher (70, 72, 74, 76) zu steuern.
Eingangsempfängerschaltung nach einem der Ansprüche 1 bis 3, bei der jede der Mehrzahl von Einrichtungen ferner eine Latch (70, 72, 74, 76) mit je einem Dateneingang (DI) und einem Datenübernahmesteuereingang (CLK) umfaßt, wobei jedes der Ausgangssignale einem Dateneingang von einer der Latches (70, 72, 74, 76) zuführbar ist, und wobei die Datenübernahmesteuereingänge der Latches (70, 72, 74, 76) mit der Steuerung (80) verbunden sind.
Eingangsempfängerschaltung nach Anspruch 6, bei der die Steuerung (80) einen Taktsignaleingang (82) zum Aufnehmen eines mit dem Hochgeschwindigkeitseingangssignal (data) in zeitlicher Beziehung stehenden Taktsignals (clock) aufweist, wobei die Steuerung (80) ferner so ausgebildet ist, daß sie Datenübernahmesteuersignale mit festen Phasenbeziehungen zu dem Taktsignal (clock) erzeugt, um eine Datenübernahme durch die Latches (70, 72, 74, 76) zu steuern, und daß sie den ersten Schalter (S1) und den zweiten Schalter (S2) mit festen Phasenbeziehungen zu dem Taktsignal (clock) steuert.
Eingangsempfängerschaltung nach einem der Ansprüche 1 bis 7, bei der jedes der Mehrzahl von Integrationselementen einen Kondensator (C1, C2, C3, C4) umfaßt.
Eingangsempfängerschaltung nach einem der Ansprüche 1 bis 8, ferner mit einem Widerstand (R1), der zwischen den Eingang (10) und den Schalter (S1) geschaltet ist.
Eingangsempfängerschaltung nach einem der Ansprüche 1 bis 8, bei der das Eingangssignal ein Stromsignal ist, ferner mit einer Konstantstromquelle mit einem Steuereingang zum Empfangen eines Spannungs-Eingangssignals und mit einem Stromausgang, der mit dem Eingang verbunden ist, zum Erzeugen des Stromsignals gesteuert durch das Spannungs-Eingangssignal.
Eingangsempfängerschaltung nach einem der Ansprüche 1 bis 10, ferner mit einer Referenzspannungsquelle (56) zum Erzeugen einer Referenzspannung und einem weiteren Schalter (S2) zum Verbinden von einem der Mehrzahl von Integrationselementen (C1, C2, C3, C4) mit der Referenzspannungsquelle (56) zum Rücksetzen des Integrationselements (C1, C2, C3, C4).
Eingangsempfängerschaltung nach einem der Ansprüche 1 bis 11, wobei das Hochgeschwindigkeitseingangssignal in einem Datenspeicher zu speichernde Daten oder eine Adresse eines Speicherorts in dem Datenspeicher oder ein Steuersignal für den Datenspeicher überträgt, und wobei die Mehrzahl von Einrichtungen (60, 62, 64, 66) zum Empfangen mit dem Datenspeicher verbunden sind.
Datenspeicher mit einer Eingangsempfängerschaltung nach Anspruch 12.
Verfahren zum Empfangen eines verrauschten Hochgeschwindigkeitssignals und zum Erzeugen einer Mehrzahl von Ausgangssignalen, die mit einer verglichen mit der Geschwindigkeit des Hochgeschwindigkeitseingangssignals niedrigen Erfassungsgeschwindigkeit verarbeitbar sind, mit folgenden Schritten: Empfangen des Hochgeschwindigkeitseingangssignals (data); Auswählen von einem ersten einer Mehrzahl von Integrationselementen (C1, C2, C3, C4); Integrieren des Hochgeschwindigkeitseingangssignals (data) mit dem ersten ausgewählten Integrationselement (C1); Auswählen von einem zweiten (C2) der Mehrzahl von Integrationselementen (C1, C2, C3, C4) nach dem Integrieren des Hochgeschwindigkeitseingangssignals (data) mit dem ersten ausgewählten Integrationselement (C1); Integrieren des Hochgeschwindigkeitseingangssignals (data) mit dem zweiten ausgewählten Integrationselement (C2); Ausgeben eines ersten Ausgangssignals (Q0), das von dem mit dem ersten Integrationselement (C1) integrierten Hochgeschwindigkeitseingangssignal (data) abhängig ist; und Ausgeben eines zweiten Ausgangssignals (Q1), das von dem mit dem zweiten Integrationselement (C2) integrierten Hochgeschwindigkeitseingangssignal (data) abhängig ist.
Verfahren zum Empfangen und Verarbeiten eines verrauschten Hochgeschwindigkeitssignals, das in einem Datenspeicher zu speichernde Daten, eine Adresse eines Speicherorts in dem Datenspeicher oder ein Steuersignal für den Datenspeicher überträgt, mit folgenden Schritten: Empfangen des verrauschten Hochgeschwindigkeitssignals und Erzeugen des ersten Ausgangssignals und des zweiten Ausgangssignals nach dem Verfahren nach Anspruch 14; und Verarbeiten des ersten Ausgangssignals und des zweiten Ausgangssignals in dem Datenspeicher.