JP2781172B2 - Address transition detection circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明はメモリ素子のアドレ
ス遷移検出回路に係り、特にメモリ素子に入力されるア
ドレス信号のパルス幅の長さに係わらず内部回路で必要
とするパルス幅を有するアドレス遷移検出信号を発生さ
せて誤動作を防止し得るアドレス遷移検出回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address transition detecting circuit for a memory device, and more particularly to an address transition having a pulse width required in an internal circuit regardless of the pulse width of an address signal input to the memory device. The present invention relates to an address transition detection circuit capable of preventing a malfunction by generating a detection signal.
【0002】[0002]
【従来の技術】アドレス遷移検出回路は、入力アドレス
が変化するごとに一定の幅を有するアドレス遷移検出信
号を発生させ、メモリ素子のデータバス線を等化及びプ
リチャージさせる回路である。従って、アドレス遷移検
出信号は、同期されるデータバス線の充分な等化及び充
電によって内部回路を安定的に動作させるために常に一
定以上の幅を有しなければならない。2. Description of the Related Art An address transition detection circuit is a circuit that generates an address transition detection signal having a constant width every time an input address changes, and equalizes and precharges a data bus line of a memory element. Therefore, the address transition detection signal must always have a certain width or more in order to stably operate the internal circuit by sufficiently equalizing and charging the synchronized data bus line.
【0003】図5は従来の技術によるアドレス遷移検出
回路図である。従来の技術によるアドレス遷移検出回路
はアドレス入力部110、ラッチ部120、第1及び第
2遅延部130,140、アドレス遷移検出信号出力部
150からなる。FIG. 5 is a circuit diagram of a conventional address transition detection circuit. The conventional address transition detection circuit includes an address input unit 110, a latch unit 120, first and second delay units 130 and 140, and an address transition detection signal output unit 150.
【0004】アドレス入力部110は入力されるチップ
選択信号CSバーとアドレス信号ADSを否定論理和す
るNORゲートNO1で構成される。チップ選択信号C
Sバーは‘ロー’でアクティブなので、アドレス入力部
110は入力されるアドレス信号ADSと反対位相の信
号を出力する。The address input section 110 is composed of a NOR gate NO1 for performing a NOR operation on an input chip select signal CS and an address signal ADS. Chip select signal C
Since S bar is active at “low”, the address input unit 110 outputs a signal having a phase opposite to that of the input address signal ADS.
【0005】ラッチ部120はインバータI11とNA
NDゲートNA11,NA12からなる。NANDゲー
トNA11はNORゲートNO1の出力がインバータI
11によって反転して第1入力端に入力されるように接
続され、NANDゲートNA12はNORゲートNO1
の出力が直接第1入力端に入力されるように接続され
る。そして、NANDゲートNA11,NA12は第2
入力端にNANDゲートNA12,NA11の出力が入
力されるように接続され、それぞれの第1入力端に入力
される信号を反転して互いに反対位相の信号を出力す
る。即ち、NANDゲートNA11,NA12のうち第
1入力端に‘ロー’として入力されるものは、第2入力
端の信号と関係なく‘ハイ’として出力され、第1入力
端に‘ハイ’として入力されるものは第2入力端にも
‘ハイ’が入力されて‘ロー’として出力される。そし
て、NANDゲートNA11,NA12は入力されるア
ドレス信号ADSが変わらなければ出力状態が保持され
る。[0005] The latch unit 120 is connected to the inverter I11 and the NA.
It comprises ND gates NA11 and NA12. The output of the NOR gate NO1 is the inverter I
The NAND gate NA12 is connected so as to be inverted and input to the first input terminal by the NOR gate NO1.
Are directly connected to the first input terminal. The NAND gates NA11 and NA12 are connected to the second
The input terminals are connected so that the outputs of the NAND gates NA12 and NA11 are input, and invert the signals input to the respective first input terminals to output signals of opposite phases. That is, one of the NAND gates NA11 and NA12 input as "low" at the first input terminal is output as "high" regardless of the signal at the second input terminal, and is input as "high" at the first input terminal. The high level is also input to the second input terminal and output as a low level. The output states of the NAND gates NA11 and NA12 are held unless the input address signal ADS changes.
【0006】第1及び第2遅延部130,140はそれ
ぞれ直列接続されたインバータI12,I13とインバ
ータI14,I15からなる。第1遅延部130はNA
NDゲートNA11の出力が、第2遅延部140はNA
NDゲートNA12の出力が入力されるように接続さ
れ、入力される信号を所定の時間遅延させて出力する。The first and second delay units 130 and 140 comprise inverters I12 and I13 and inverters I14 and I15 connected in series, respectively. The first delay unit 130 has an NA
When the output of the ND gate NA11 is equal to the
The output of the ND gate NA12 is connected so as to be input, and the input signal is output with a predetermined time delay.
【0007】アドレス遷移検出信号出力部150はPM
OSトランジスタP11,P12,P13,P14とN
MOSトランジスタN11,N12,N13,N14か
らなり、CMOSフリップ・フロップの構成を有する。
すなわち、電源電圧Vddと接地との間にPMOSトラ
ンジスタP11,P12とNMOSトランジスタN1
1,N12がそれぞれ直列に、また、PMOSトランジ
スタP13,P14とNMOSトランジスタN13,N
14がそれぞれ直列に接続される。そして、第1遅延部
130の出力がP及びNMOSトランジスタP11,N
14のゲートに、第2遅延部140の出力がP及びNM
OSトランジスタP13,N12のゲートに入力される
ように接続される。なお、NANDゲートNA11の出
力はP及びNMOSトランジスタP12,N11のゲー
トに、NANDゲートNA12の出力はP及びNMOS
トランジスタP14,N13のゲートに入力されるよう
に接続される。P及びNMOSトランジスタP12,N
11とP及びNMOSトランジスタP14,N13のド
レイン共通接続部は出力端にアドレス遷移検出信号AT
DSを出力する。このアドレス遷移検出信号ATDSは
‘ロー’でアクティブ状態であり、この時、内部回路を
駆動させる。The address transition detection signal output section 150
OS transistors P11, P12, P13, P14 and N
It comprises MOS transistors N11, N12, N13 and N14 and has a CMOS flip-flop configuration.
That is, the PMOS transistors P11 and P12 and the NMOS transistor N1 are connected between the power supply voltage Vdd and the ground.
1 and N12 are connected in series, respectively, and PMOS transistors P13 and P14 and NMOS transistors N13 and N
14 are connected in series. The output of the first delay unit 130 is P and NMOS transistors P11, N
The output of the second delay unit 140 is P and NM
The OS transistors P13 and N12 are connected so as to be inputted to the gates thereof. The output of the NAND gate NA11 is applied to the gates of the P and NMOS transistors P12 and N11, and the output of the NAND gate NA12 is applied to the P and NMOS transistors.
The transistors P14 and N13 are connected so as to be input to the gates of the transistors P14 and N13. P and NMOS transistors P12, N
11 and P and the drain common connection of the NMOS transistors P14 and N13 are connected to an output terminal by an address transition detection signal AT.
Output DS. The address transition detection signal ATDS is active at a low level, and at this time, drives the internal circuit.
【0008】次に、上述した構成のアドレス遷移検出回
路の動作を説明する。NORゲートNO1にチップ選択
信号CSバーと、内部回路で必要とするアドレス遷移検
出信号ATDSより長いパルス幅を有するアドレス信号
ADSとが入力される。いま、アドレス信号ADSが
‘ハイ’または‘ロー’で入力されると、NORゲート
NO1は‘ロー’のチップ選択信号CSバーによって、
入力されるアドレス信号ADSと反対位相の‘ロー’ま
たは‘ハイ’信号をラッチ部120へ出力する。Next, the operation of the address transition detection circuit having the above configuration will be described. The chip select signal CS and the address signal ADS having a pulse width longer than the address transition detection signal ATDS required in the internal circuit are input to the NOR gate NO1. Now, when the address signal ADS is input as "high" or "low", the NOR gate NO1 is driven by the "low" chip select signal CS bar.
A “low” or “high” signal having a phase opposite to that of the input address signal ADS is output to the latch unit 120.
【0009】NORゲートNO1はアドレス信号ADS
が‘ロー’で入力されると、‘ハイ’信号をラッチ部1
20へ出力する。NORゲートNO1から出力された
‘ハイ’信号はNANDゲートNA11の第1入力端に
インバータI11を介して‘ロー’として入力され、且
つNANDゲートNA12の第1入力端に直接入力され
るので、NANDゲートNA11は第2入力端の信号と
関係なく‘ハイ’信号を出力する。このNANDゲート
NA11から出力された‘ハイ’信号はNANDゲート
NA12の第2入力端に入力され、これによりNAND
ゲートNA12は‘ロー’信号を出力する。The NOR gate NO1 has an address signal ADS.
Is input as 'low', the 'high' signal is
Output to 20. The "high" signal output from the NOR gate NO1 is input to the first input terminal of the NAND gate NA11 as "low" via the inverter I11 and is directly input to the first input terminal of the NAND gate NA12. The gate NA11 outputs a "high" signal regardless of the signal of the second input terminal. The "high" signal output from the NAND gate NA11 is input to the second input terminal of the NAND gate NA12.
Gate NA12 outputs a "low" signal.
【0010】NANDゲートNA11から出力された
‘ハイ’信号はアドレス遷移検出信号出力部150のP
及びNMOSトランジスタP12,N11のゲートに、
NANDゲートNA12から出力された‘ロー’信号は
P及びNMOSトランジスタP14,N13のゲートに
印加される。また、NANDゲートNA11から出力さ
れた‘ハイ’信号は第1遅延部130を介して所定の時
間遅延してP及びNMOSトランジスタP11,N14
のゲートに印加され、NANDゲートNA12から出力
された‘ロー’信号は第2遅延部140を介して所定の
時間遅延してP及びNMOSトランジスタP13,N1
2のゲートに印加される。従って、PMOSトランジス
タP13,P14はゲートに印加される‘ロー’信号に
よって‘オン’となり、‘ハイ’のアドレス遷移検出信
号ATDSを出力し、これにより内部回路は駆動されな
い。The "high" signal output from the NAND gate NA11 is the P signal of the address transition detection signal output unit 150.
And the gates of the NMOS transistors P12 and N11,
The "low" signal output from the NAND gate NA12 is applied to the gates of the P and NMOS transistors P14 and N13. Also, the "high" signal output from the NAND gate NA11 is delayed by a predetermined time through the first delay unit 130, and the P and NMOS transistors P11 and N14 are delayed.
The low signal output from the NAND gate NA12 is delayed by a predetermined time through the second delay unit 140 and the P and NMOS transistors P13, N1
2 gate. Accordingly, the PMOS transistors P13 and P14 are turned on by the "low" signal applied to the gates, and output the "high" address transition detection signal ATDS, whereby the internal circuit is not driven.
【0011】一方、アドレス信号ADSが‘ハイ’で入
力されると、NORゲートNO1は‘ロー’信号をラッ
チ部120へ出力する。従って、NANDゲートNA1
2は第2入力端の信号と関係なく‘ハイ’信号を出力
し、NANDゲートNA11は‘ロー’信号を出力す
る。そして、第1及び第2遅延部130,140は所定
の時間遅延して‘ロー’信号及び‘ハイ’信号を出力す
るので、PMOSトランジスタP11,P12は‘オ
ン’になって‘ハイ’のアドレス遷移検出信号ATDS
を出力する。この時にも内部回路は駆動されない。しか
し、アドレス信号ADSが‘ロー’から‘ハイ’、或い
は‘ハイ’から‘ロー’に遷移した時は、下記のように
ローレベルのアドレス遷移検出信号ATDSが出力さ
れ、内部回路が駆動される。On the other hand, when the address signal ADS is input as “high”, the NOR gate NO 1 outputs a “low” signal to the latch unit 120. Therefore, the NAND gate NA1
2 outputs a "high" signal regardless of the signal of the second input terminal, and the NAND gate NA11 outputs a "low" signal. Since the first and second delay units 130 and 140 output a "low" signal and a "high" signal after a predetermined time delay, the PMOS transistors P11 and P12 are turned "on" and the "high" address is output. Transition detection signal ATDS
Is output. At this time, the internal circuit is not driven. However, when the address signal ADS changes from "low" to "high" or from "high" to "low", a low-level address transition detection signal ATDS is output as described below, and the internal circuit is driven. .
【0012】アドレス信号ADSが‘ロー’から‘ハ
イ’に遷移すると、NORゲートNO1は‘ハイ’から
‘ロー’に遷移する信号をラッチ部120へ出力する。
NORゲートNO1から出力された‘ハイ’から‘ロ
ー’への遷移信号はNANDゲートNA11の第1入力
端にインバータI11を介して反転して入力され且つN
ANDゲートNA12の第1入力端に直接入力されるの
で、NANDゲートNA12は第2入力端の信号と関係
なく‘ロー’から‘ハイ’に遷移する信号を出力する。
このNANDゲートNA12から出力される‘ロー’か
ら‘ハイ’への遷移信号はNANDゲートNA11の第
2入力端に入力され、これによりNANDゲートNA1
1は‘ハイ’から‘ロー’に遷移する信号を出力する。When the address signal ADS changes from “low” to “high”, the NOR gate NO 1 outputs a signal that changes from “high” to “low” to the latch unit 120.
The transition signal from “high” to “low” output from the NOR gate NO1 is inverted and input to the first input terminal of the NAND gate NA11 via the inverter I11, and N
Since the signal is directly input to the first input terminal of the AND gate NA12, the NAND gate NA12 outputs a signal that changes from "low" to "high" regardless of the signal of the second input terminal.
The transition signal from "low" to "high" output from the NAND gate NA12 is input to the second input terminal of the NAND gate NA11, and thereby the NAND gate NA1 is turned on.
1 outputs a signal that transitions from high to low.
【0013】NANDゲートNA11から出力された
‘ハイ’から‘ロー’に遷移する信号はアドレス遷移検
出信号出力部150のP及びNMOSトランジスタP1
2,N11のゲートに印加され、PMOSトランジスタ
P12を‘ターンオン’させ且つNMOSトランジスタ
N11を‘ターンオフ’させる。一方、NANDゲート
NA12から出力された‘ロー’から‘ハイ’に遷移す
る信号はP及びNMOSトランジスタP14,N13の
ゲートに印加され、PMOSトランジスタP14を‘タ
ーンオフ’させ且つNMOSトランジスタN13を‘タ
ーンオフ’させる。この際、第1及び第2遅延部13
0,140はNANDゲートNA11とNANDゲート
NA12からの信号を所定の時間遅延させるので、遷移
前の信号、即ちアドレス信号ADSが‘ロー’であると
きの‘ハイ’及び‘ロー’の信号を出力し、この信号が
P及びNMOSトランジスタP11,N14のゲートと
P及びNMOSトランジスタP13,N12のゲートに
印加されるので、NMOSトランジスタN14とPMO
SトランジスタP13が‘オン’状態、PMOSトラン
ジスタP11とNMOSトランジスタN12がオフ状態
を保持する。これにより、アドレス遷移検出信号ATD
はNMOSトランジスタN13,N14を介して‘ロ
ー’に遷移して出力されるので、内部回路を駆動させ
る。The signal which changes from "high" to "low" output from the NAND gate NA11 is P of the address transition detection signal output unit 150 and the NMOS transistor P1.
2, applied to the gate of N11 to turn on the PMOS transistor P12 and turn off the NMOS transistor N11. On the other hand, the signal that changes from "low" to "high" output from the NAND gate NA12 is applied to the gates of the P and NMOS transistors P14 and N13 to turn off the PMOS transistor P14 and turn off the NMOS transistor N13. Let it. At this time, the first and second delay units 13
Since 0 and 140 delay the signals from the NAND gates NA11 and NA12 for a predetermined time, the signals before transition, that is, the "high" and "low" signals when the address signal ADS is "low" are output. Then, this signal is applied to the gates of the P and NMOS transistors P11 and N14 and the gates of the P and NMOS transistors P13 and N12.
The S-transistor P13 is kept 'on', the PMOS transistor P11 and the NMOS transistor N12 are kept off. Thereby, the address transition detection signal ATD
Transitions to 'low' through the NMOS transistors N13 and N14 and is output, driving the internal circuit.
【0014】その後、所定の時間が過ぎると、第1及び
第2遅延部130,140はNANDゲートNA11か
ら出力される遷移後の‘ロー’信号と、NANDゲート
NA12から出力される遷移後の‘ハイ’信号を出力す
るので、P及びNMOSトランジスタP11,N12が
‘ターンオン’され、P及びNMOSトランジスタP1
3,N14がターンオフされる。この際、前記PMOS
トランジスタP12が‘オン’状態でありNMOSトラ
ンジスタN11が‘オフ’状態であって、アドレス遷移
検出信号ATDSはPMOSトランジスタP11,P1
2を通して‘ハイ’に遷移して出力されるので、内部回
路の駆動を中止させる。従って、アドレス遷移検出信号
ATDSは第1及び第2遅延部130,140の所定の
遅延時間だけ‘ロー’状態を保持して内部回路を駆動さ
せる。Thereafter, after a predetermined time has elapsed, the first and second delay units 130 and 140 output the post-transition “low” signal output from the NAND gate NA11 and the post-transition “low” signal output from the NAND gate NA12. Since a high signal is output, the P and NMOS transistors P11 and N12 are turned on, and the P and NMOS transistors P1 and N1 are turned on.
3, N14 is turned off. At this time, the PMOS
When the transistor P12 is in the “on” state and the NMOS transistor N11 is in the “off” state, the address transition detection signal ATDS is output from the PMOS transistors P11 and P1.
Then, the output is changed to 'high' through 2 and the driving of the internal circuit is stopped. Accordingly, the address transition detection signal ATDS maintains the "low" state for a predetermined delay time of the first and second delay units 130 and 140 to drive the internal circuit.
【0015】一方、アドレス信号ADSが‘ハイ’から
‘ロー’に遷移した時は、NORゲートNO1は‘ロ
ー’から‘ハイ’に遷移する信号をラッチ部120へ出
力する。従って、前記信号はインバータI11を介して
反転し‘ハイ’から‘ロー’に遷移してNANDゲート
NA11の第1入力端に入力されるので、このNAND
ゲートNA11は第2入力端の信号と関係なく‘ロー’
から‘ハイ’に遷移する信号を出力し、第2NANDゲ
ートNA12は‘ハイ’から‘ロー’に遷移する信号を
出力する。これにより、P及びNMOSトランジスタP
14,N11を‘ターンオン’させ、P及びNMOSト
ランジスタP12,N13をターンオフさせる。この
際、第1及び第2遅延部130,140はNANDゲー
トNA11とNANDゲートNA12からの信号を所定
の時間遅延させるので、遷移前の信号、即ちアドレス信
号ADSが‘ハイ’であるときの‘ロー’及び‘ハイ’
信号を出力し、この信号がトランジスタP11,N1
4,N12,P13のゲートに印加されるので、P及び
NMOSトランジスタP11,N12が‘オン’状態、
P及びNMOSトランジスタP13,N14がオフ状態
を保持する。これにより、アドレス遷移検出信号ATD
SはNMOSトランジスタN11,N12を介して‘ロ
ー’に遷移して出力されるので、内部回路を駆動させる
ことになる。On the other hand, when the address signal ADS changes from “high” to “low”, the NOR gate NO 1 outputs a signal that changes from “low” to “high” to the latch unit 120. Accordingly, the signal is inverted through the inverter I11, changes from "high" to "low", and is input to the first input terminal of the NAND gate NA11.
The gate NA11 is “low” regardless of the signal of the second input terminal.
And the second NAND gate NA12 outputs a signal which changes from 'high' to 'low'. Thereby, the P and NMOS transistors P
14, N11 is turned on, and the P and NMOS transistors P12, N13 are turned off. At this time, the first and second delay units 130 and 140 delay the signals from the NAND gates NA11 and NA12 by a predetermined time, so that the signal before the transition, that is, the signal when the address signal ADS is "high" is set. 'Low' and 'high'
A signal is output, and this signal is output to transistors P11 and N1.
4, N12, and P13, so that the P and NMOS transistors P11 and N12 are in the “on” state,
The P and NMOS transistors P13 and N14 keep the off state. Thereby, the address transition detection signal ATD
Since S transitions to “low” via the NMOS transistors N11 and N12 and is output, the internal circuit is driven.
【0016】その後、所定の時間が過ぎると、第1及び
第2遅延部130,140はNANDゲートNA11か
ら出力される遷移後の‘ハイ’信号と、NANDゲート
NA12から出力される遷移後の‘ロー’信号を出力す
るので、P及びNMOSトランジスタP13,N14が
‘ターンオフ’され、P及びNMOSトランジスタP1
1,N12が‘ターンオフ’される。この際、前記PM
OSトランジスタP14が‘オン’状態でありNMOS
トランジスタN13が‘オフ’状態であって、アドレス
遷移検出信号ATDSはPMOSトランジスタP13,
P14を介して‘ハイ’に遷移して出力されるので、内
部回路の駆動を中止させる。従って、アドレス遷移検出
信号ATDSは第1及び第2遅延部130,140の所
定の遅延時間だけ‘ロー’状態を保持して内部回路を駆
動させる。Thereafter, after a predetermined time has elapsed, the first and second delay units 130 and 140 output a post-transition “high” signal output from the NAND gate NA11 and a post-transition “high” signal output from the NAND gate NA12. Since a low signal is output, the P and NMOS transistors P13 and N14 are turned off, and the P and NMOS transistors P1 and N1 are turned off.
1, N12 is 'turned off'. At this time, the PM
OS transistor P14 is in "ON" state and NMOS
When the transistor N13 is in the "off" state, the address transition detection signal ATDS is output from the PMOS transistor P13,
Since the output changes to “high” through P14, the driving of the internal circuit is stopped. Accordingly, the address transition detection signal ATDS maintains the "low" state for a predetermined delay time of the first and second delay units 130 and 140 to drive the internal circuit.
【0017】一方、メモリの内部回路で必要とするアド
レス遷移検出信号ATDSのパルス幅、即ち第1及び第
2遅延部130,140の遅延時間より短いパルス幅の
アドレス信号ADSが入力されると、アドレス遷移検出
信号出力部150はラッチ部120のNANDゲートN
A11,NA12の出力によって‘ハイ’から‘ロ
ー’、‘ロー’から‘ハイ’へのタイミングが決ってア
ドレス遷移検出信号ATDSを出力する。従って、アド
レス遷移検出信号ATDSは入力されるアドレス信号A
DSのパルス幅と同一の、メモリの内部回路で必要とす
るパルス幅より短いパルス幅を有するものとなる。On the other hand, when an address signal ADS having a pulse width shorter than the pulse width of the address transition detection signal ATDS required by the internal circuit of the memory, that is, the delay time of the first and second delay units 130 and 140 is input. The address transition detection signal output unit 150 is connected to the NAND gate N of the latch unit 120.
The timing from "high" to "low" and from "low" to "high" are determined by the outputs of A11 and NA12, and the address transition detection signal ATDS is output. Accordingly, the address transition detection signal ATDS is
The pulse width is the same as the pulse width of DS and shorter than the pulse width required by the internal circuit of the memory.
【0018】[0018]
【発明が解決しようとする課題】上述したように、従来
のアドレス遷移検出回路では、内部回路で必要とするア
ドレス遷移検出信号ATDSのパルス幅、即ち遅延部の
遅延時間より長いパルス幅を有するアドレス信号ADS
が入力されると、必要とするパルス幅と同一のパルス幅
を有するアドレス遷移検出信号ATDSを出力できる
が、必要とするパルス幅より短いパルス幅のアドレス信
号ADSが入力されると、入力アドレス信号ADSと同
一の短いパルス幅のアドレス遷移検出信号ATDSしか
出力できない。この、内部回路で必要とするアドレス遷
移検出信号より短いパルス幅のアドレス遷移検出信号は
データバス線を充分等化及び充電させることができない
ので、内部回路が不安定に動作するという問題点があっ
た。As described above, in the conventional address transition detection circuit, the pulse width of the address transition detection signal ATDS required by the internal circuit, that is, the address having a pulse width longer than the delay time of the delay unit. Signal ADS
Is input, an address transition detection signal ATDS having the same pulse width as the required pulse width can be output. However, when an address signal ADS having a pulse width shorter than the required pulse width is input, the input address signal Only the address transition detection signal ATDS having the same short pulse width as ADS can be output. Since the address transition detection signal having a pulse width shorter than that required by the internal circuit cannot sufficiently equalize and charge the data bus line, there is a problem that the internal circuit operates in an unstable manner. Was.
【0019】[0019]
【課題を解決するための手段】本発明は上述の課題を解
決するために、チップ選択信号と所定の幅を有し且つ位
相が遷移するアドレス信号とを論理演算して、前記アド
レス信号と反対に遷移する入力論理演算信号を出力する
アドレス入力部と、前記入力論理演算信号が第2帰還信
号によって第1及び第2NANDゲートの第1入力端に
同一及び反対の位相で伝達されるか或いは遮断され、第
1及び第2NANDゲートの第2入力端には第2及び第
1遅延信号が入力され、第1及び第2ラッチ信号を出力
するラッチ部と、前記第1及び第2ラッチ信号が互いに
反対の位相を有すると前記入力論理演算信号を前記第1
及び第2NANDゲートの第1入力端に伝達し、同じ位
相を有すると遮断する前記第2帰還信号を出力する帰還
部と、前記第1及び第2ラッチ信号を所定の時間遅延さ
せて前記第1及び第2遅延信号を出力する第1及び第2
遅延部と、前記第1及び第2ラッチ信号と前記第1及び
第2遅延信号が入力され、前記アドレス信号が遷移する
と、パルス幅が少なくとも第1または第2遅延部の遅延
時間より2倍以上であるアドレス遷移検出信号を出力す
るアドレス遷移検出信号出力部とを備えるアドレス遷移
検出回路とする。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention performs a logical operation on a chip select signal and an address signal having a predetermined width and a phase transition, and performs an operation opposite to the address signal. And an address input unit that outputs an input logical operation signal that transitions to the first input terminal of the first and second NAND gates, and the input logical operation signal is transmitted or interrupted to the first input terminals of the first and second NAND gates by a second feedback signal. A second input terminal of the first and second NAND gates receives a second and a first delay signal, and outputs a first and a second latch signal. When the input logical operation signal has the opposite phase,
And a feedback unit for transmitting the second feedback signal transmitted to the first input terminal of the second NAND gate and interrupting the first and second latch signals when they have the same phase, and delaying the first and second latch signals by a predetermined time. And a second delay signal for outputting the first and second delay signals.
When a delay unit, the first and second latch signals and the first and second delay signals are input and the address signal transitions, the pulse width is at least twice as long as the delay time of the first or second delay unit. And an address transition detection signal output unit for outputting an address transition detection signal.
【0020】[0020]
【発明の実施の形態】次に添付図面を参照して本発明に
よるアドレス遷移検出回路の実施の形態を詳細に説明す
る。図1は実施の形態を示す回路図である。この実施の
形態のアドレス遷移検出回路は、アドレス入力部21
0、ラッチ部220、第1及び第2遅延部230,24
0、アドレス遷移検出信号出力部250、帰還部260
から構成される。アドレス入力部210は、入力される
チップ選択信号CSバーとアドレス信号ADSを否定論
理和するNORゲートNO2からなる。チップ選択信号
CSバーは‘ロー’でアクティブなので、アドレス入力
部210は入力されるアドレス信号ADSと反対位相の
入力論理演算信号を出力する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of an address transition detecting circuit according to the present invention; FIG. 1 is a circuit diagram showing an embodiment. The address transition detection circuit according to this embodiment includes an address input unit 21
0, latch unit 220, first and second delay units 230 and 24
0, address transition detection signal output section 250, feedback section 260
Consists of The address input unit 210 includes a NOR gate NO2 that performs a NOR operation on the input chip select signal CS and the address signal ADS. Since the chip selection signal CS is active at "low", the address input unit 210 outputs an input logical operation signal having a phase opposite to that of the input address signal ADS.
【0021】ラッチ部220はインバータI21、パス
用NMOSトランジスタN21,N22、第1及び第2
NANDゲートNA21,NA22、第1NANDゲー
トNA21のレベルを調節する電圧レベル調整手段とし
てのP及びNMOSトランジスタP21,N23,N2
4、第2NANDゲートNA22のレベルを調節する電
圧レベル調整手段としてのP及びNMOSトランジスタ
P22,N25,N26からなる。前記第1NANDゲ
ートNA21はNORゲートNO2からの入力論理演算
信号がパス用NMOSトランジスタN21を介して直接
第1入力端に入力されるように接続され、第2NAND
ゲートNA22はNORゲートNO2からの入力論理演
算信号がインバータI21によって反転してパス用NM
OSトランジスタN22を介して第1入力端に入力され
るように接続される。前記第1及び第2NANDゲート
NA21,NA22の第2入力端は第2及び第1遅延部
240,230から出力される第2及び第1遅延信号が
入力されるように接続される。前記第1及び第2NAN
DゲートNA21,NA22はそれぞれの第2入力端に
入力される第2及び第1遅延信号と関係なく、第1入力
端に入力される信号を反転させて第1及び第2ラッチ信
号を出力するが、第1入力端に入力される信号の位相が
保持される間、出力される第1及び第2ラッチ信号の位
相も保持される。The latch unit 220 includes an inverter I21, pass NMOS transistors N21 and N22, first and second NMOS transistors N21 and N22.
P and NMOS transistors P21, N23, N2 as voltage level adjusting means for adjusting the levels of the NAND gates NA21, NA22 and the first NAND gate NA21.
4. P and NMOS transistors P22, N25 and N26 as voltage level adjusting means for adjusting the level of the second NAND gate NA22. The first NAND gate NA21 is connected so that the input logical operation signal from the NOR gate NO2 is directly input to the first input terminal through the pass NMOS transistor N21, and the second NAND gate NA21 is connected to the first NAND gate NA21.
The gate NA22 is used for the pass NM when the input logical operation signal from the NOR gate NO2 is inverted by the inverter I21.
It is connected so as to be input to the first input terminal via the OS transistor N22. Second input terminals of the first and second NAND gates NA21 and NA22 are connected to receive second and first delay signals output from the second and first delay units 240 and 230, respectively. The first and second NAN
The D gates NA21 and NA22 invert the signal input to the first input terminal and output the first and second latch signals irrespective of the second and first delay signals input to the respective second input terminals. However, while the phase of the signal input to the first input terminal is maintained, the phases of the output first and second latch signals are also maintained.
【0022】前記パス用NMOSトランジスタN21,
N22は帰還部260から出力される第2帰還信号がゲ
ートに印加されるように接続され、NORゲートNO2
に入力されるアドレス信号ADSが遷移するとき、前記
入力論理演算信号を所定の時間第1及び第2NANDゲ
ートNA21,NA22に伝送するのを防止する。P及
びNMOSトランジスタP21,N23,N24とP及
びNMOSトランジスタP22,N25,N26は電源
電圧Vddと接地との間に直列に接続されるが、P及び
NMOSトランジスタP21,N23とP及びNMOS
トランジスタP22,N25はゲートに第1及び第2N
ANDゲートNA21,NA22の出力がそれぞれ入力
されるように接続され、NMOSトランジスタN24,
N26のゲートは帰還部260からの第1帰還信号が入
力されるように接続される。前記P及びNMOSトラン
ジスタP21,N23,N24とP及びNMOSトラン
ジスタP22,N25,N26は、NMOSトランジス
タN21,N22によって入力論理演算信号が第1及び
第2NANDゲートNA21,NA22へ伝送されるの
が防止されるとき、第1及び第2NANDゲートNA2
1,NA22の入力レベルを調節する。The pass NMOS transistor N21,
N22 is connected so that the second feedback signal output from the feedback unit 260 is applied to the gate, and the NOR gate NO2
When the address signal ADS inputted to the first and second NAND gates NA1 and NA22 transitions, the input logical operation signal is prevented from being transmitted to the first and second NAND gates NA21 and NA22 for a predetermined time. The P and NMOS transistors P21, N23 and N24 and the P and NMOS transistors P22, N25 and N26 are connected in series between the power supply voltage Vdd and the ground.
Transistors P22 and N25 have first and second N gates at their gates.
The outputs of the AND gates NA21 and NA22 are connected so as to be input, respectively.
The gate of N26 is connected so that the first feedback signal from the feedback unit 260 is input. The P and NMOS transistors P21, N23 and N24 and the P and NMOS transistors P22, N25 and N26 prevent the input logic operation signal from being transmitted to the first and second NAND gates NA21 and NA22 by the NMOS transistors N21 and N22. The first and second NAND gates NA2
1, the input level of NA22 is adjusted.
【0023】第1及び第2遅延部230,240は第1
及び第2NANDゲートNA21,NA22から出力さ
れる第1及び第2ラッチ信号がそれぞれ入力されて所定
の時間遅延させるもので、インバータI22,I23と
インバータI24,I25からなる。ここで、IC化時
の基板上でのインバータI22,I23,I24,I2
5の大きさが同一であれば、第1及び第2遅延部23
0,240の遅延時間は両方ともtである。The first and second delay units 230, 240
The first and second latch signals output from the second and second NAND gates NA21 and NA22 are respectively input and delayed for a predetermined time, and include inverters I22 and I23 and inverters I24 and I25. Here, the inverters I22, I23, I24, I2
5 are the same, the first and second delay units 23
The delay times for both 0 and 240 are t.
【0024】アドレス遷移検出信号出力部250はPM
OSトランジスタP23,P24,P25,P26とN
MOSトランジスタN27,N28,N29,N30か
らなり、CMOSフリップ・フロップの構成をもつ。す
なわち、電源電圧Vddと接地との間にPMOSトラン
ジスタP23,P24とNMOSトランジスタN27,
N28が、更にはPMOSトランジスタP25,P26
とNMOSトランジスタN29,N30がそれぞれ直列
に接続される。そして、P及びNMOSトランジスタP
23,N27のゲートに第1NANDゲートNA21か
ら出力される第1ラッチ信号が、P及びNMOSトラン
ジスタP25,N29のゲートに第2NANDゲートN
A22から出力される第2ラッチ信号が入力されるよう
に接続される。また、P及びNMOSトランジスタP2
4,N30のゲートに第1遅延部230から出力される
第1遅延信号が、P及びNMOSトランジスタP26,
N28のゲートに第2遅延部240から出力される第2
遅延信号が入力されるように接続される。そして、P及
びNMOSトランジスタP24,N27の共通ドレイン
とP及びNMOSトランジスタP26,N29の共通ド
レインは共通に接続されて出力端にアドレス遷移検出信
号ATDSを出力する。アドレス遷移検出信号ATDS
は‘ロー’でアクティブ状態であり、この時、内部回路
を駆動させる。The address transition detection signal output section 250
OS transistors P23, P24, P25, P26 and N
It comprises MOS transistors N27, N28, N29 and N30 and has a CMOS flip-flop configuration. That is, between the power supply voltage Vdd and the ground, the PMOS transistors P23 and P24 and the NMOS transistor N27,
N28 further includes PMOS transistors P25 and P26.
And NMOS transistors N29 and N30 are connected in series, respectively. And P and NMOS transistor P
The first latch signal output from the first NAND gate NA21 is applied to the gates of the gates 23 and N27, and the second NAND gate N is applied to the gates of the P and NMOS transistors P25 and N29.
It is connected so that the second latch signal output from A22 is input. In addition, P and NMOS transistor P2
4, the first delay signal output from the first delay unit 230 to the gate of N30 is a P and NMOS transistor P26,
The second output from the second delay unit 240 to the gate of N28
They are connected so that a delay signal is input. The common drain of the P and NMOS transistors P24 and N27 and the common drain of the P and NMOS transistors P26 and N29 are commonly connected to output an address transition detection signal ATDS to an output terminal. Address transition detection signal ATDS
Is active when it is low, driving the internal circuit at this time.
【0025】帰還部260は第3及び第4NANDゲー
トNA23,NA24からなる。第3NANDゲートN
A23は第1及び第2遅延信号が入力されるように接続
されて第1帰還信号を出力し、そして、この第1帰還信
号がラッチ部220のNMOSトランジスタN24,N
26のゲートに入力されるように接続される。第4NA
NDゲートNA24は第1及び第2NANDゲートNA
21,NA22からの第1及び第2ラッチ信号と第3N
ANDゲートNA23からの第1帰還信号が入力される
ように接続されて第2帰還信号を出力し、そして、この
第2帰還信号がパス用NMOSトランジスタN21,N
22のゲートに入力されるように接続される。The feedback section 260 includes third and fourth NAND gates NA23 and NA24. Third NAND gate N
A23 is connected to receive the first and second delay signals and outputs a first feedback signal, and the first feedback signal is applied to the NMOS transistors N24 and N24 of the latch unit 220.
26 are connected so as to be inputted to the gate. 4th NA
The ND gate NA24 includes first and second NAND gates NA.
21 and the first and second latch signals from the NA 22 and the 3N
The first feedback signal from the AND gate NA23 is connected to be input so as to output a second feedback signal, and this second feedback signal is used as the pass NMOS transistors N21 and N21.
22 are connected so as to be inputted to the gate.
【0026】図2(A)乃至(J)は正常的なアドレス
信号ADSが入力されるときの図1の動作波形図であ
る。このときは、NORゲートNO2に‘ロー’状態の
チップ選択信号CSバーと図2(A)のようなアドレス
信号ADSが印加される。このアドレス信号ADSはメ
モリ素子の内部回路を駆動させるために要求されるアド
レス遷移検出信号ATDSの最小幅より大きい幅T1を
有する。FIGS. 2A to 2J are operation waveform diagrams of FIG. 1 when a normal address signal ADS is input. At this time, the chip select signal CS in the "low" state and the address signal ADS as shown in FIG. 2A are applied to the NOR gate NO2. This address signal ADS has a width T1 which is larger than the minimum width of the address transition detection signal ATDS required for driving the internal circuit of the memory element.
【0027】このアドレス信号ADSが入力され、アド
レス信号ADSが‘ロー’から‘ハイ’に遷移すると、
NORゲートNO2はアドレス信号ADSを反対位相に
した、即ち‘ハイ’から‘ロー’に遷移した入力論理演
算信号をラッチ部220へ出力する。この際、第1及び
第2NANDゲートNA21,NA22からの第1及び
第2ラッチ信号と第1及び第2遅延部230,240か
らの第1及び第2遅延信号は以前状態、即ちアドレス信
号ADSが‘ロー’であるときの状態を保持する。すな
わち、第1ラッチ信号と第1遅延信号は‘ロー’状態、
第2ラッチ信号と第2遅延信号は‘ハイ’状態として出
力される。従って、第4NANDゲートNA24は‘ロ
ー’及び‘ハイ’状態の第1及び第2ラッチ信号が入力
され、‘ハイ’状態の第2帰還信号を出力してNMOS
トランジスタN21,N22を‘ターンオン’させる。When the address signal ADS is input and the address signal ADS changes from "low" to "high",
The NOR gate NO2 outputs to the latch unit 220 an input logical operation signal in which the address signal ADS has an opposite phase, that is, a transition from “high” to “low”. At this time, the first and second latch signals from the first and second NAND gates NA21 and NA22 and the first and second delay signals from the first and second delay units 230 and 240 are in the previous state, that is, when the address signal ADS is Holds the state when it is 'low'. That is, the first latch signal and the first delay signal are in a “low” state,
The second latch signal and the second delay signal are output as a "high" state. Therefore, the fourth NAND gate NA24 receives the first and second latch signals in the “low” and “high” states, outputs the second feedback signal in the “high” state, and outputs the second feedback signal.
The transistors N21 and N22 are turned on.
【0028】従って、第1NANDゲートNA21の第
1入力端には入力論理演算信号が図2(B)のように
‘ハイ’から‘ロー’に遷移して直接入力され、第2入
力端には以前状態で第2遅延信号が‘ハイ’状態で入力
される。従って、第1NANDゲートNA21から出力
される第1ラッチ信号は図2(F)のように‘ロー’か
ら‘ハイ’に遷移して、アドレス遷移検出信号出力部2
50のPMOSトランジスタP23を‘ターンオフ’さ
せ且つNMOSトランジスタN27を‘ターンオン’さ
せる。この際、‘ハイ’状態の第2遅延信号によってN
MOSトランジスタN28が‘ターンオン’状態を保持
するので、NMOSトランジスタN27,N28を介し
てアドレス遷移検出信号ATDSは図2(J)のように
‘ロー’に遷移して活性状態が始まる。Accordingly, an input logical operation signal is directly inputted by transitioning from "high" to "low" as shown in FIG. 2B to the first input terminal of the first NAND gate NA21, and to the second input terminal. In the previous state, the second delay signal is input in a 'high' state. Therefore, the first latch signal output from the first NAND gate NA21 transitions from "low" to "high" as shown in FIG.
The 50 PMOS transistor P23 is turned off and the NMOS transistor N27 is turned on. At this time, the second delay signal in the “high” state causes N
Since the MOS transistor N28 maintains the "turn-on" state, the address transition detection signal ATDS changes to "low" through the NMOS transistors N27 and N28 as shown in FIG.
【0029】このとき、第2NANDゲートNA22の
第1入力端には入力論理演算信号がインバータI21に
よって反転して図2(C)のように‘ロー’から‘ハ
イ’に遷移して入力され、第2入力端には‘ロー’状態
の第1遅延信号が入力される。従って、第2NANDゲ
ートNA22から出力される第2ラッチ信号は第1入力
端に入力される反転された入力論理演算信号に構わず図
2(H)のように‘ハイ’状態を保持する。At this time, the input logic operation signal is inverted by the inverter I21 and transited from "low" to "high" as shown in FIG. 2C and input to the first input terminal of the second NAND gate NA22. The first delay signal in a "low" state is input to the second input terminal. Therefore, the second latch signal output from the second NAND gate NA22 maintains the "high" state as shown in FIG. 2H regardless of the inverted input logic operation signal input to the first input terminal.
【0030】‘ハイ’状態の第1及び第2ラッチ信号は
PMOSトランジスタP21,P22を‘ターンオフ’
させるとともに、NMOSトランジスタN23,N25
を‘ターンオン’させる。このとき、同時に、‘ロー’
及び‘ハイ’状態の第1及び第2遅延信号によって第3
NANDゲートNA23から出力される第1帰還信号が
‘ハイ’状態を保持するので、NMOSトランジスタN
24,N26が‘ターンオン’状態となる。従って、第
1及び第2NANDゲートNA21,NA22の第1入
力端はNMOSトランジスタN23,N24あるいはN
MOSトランジスタN25,N26を介して‘ロー’状
態に保持される。この際、第1及び第2ラッチ信号と第
1帰還信号がそれぞれ‘ハイ’状態を保持するので、第
4NANDゲートNA24から出力される第2帰還信号
は図2(E)のように‘ハイ’から‘ロー’に遷移す
る。従って、NMOSトランジスタN21,N22を
‘ターンオフ’させて入力論理演算信号が第1及び第2
NANDゲートNA21,NA22に伝送されるのを遮
断し、第1及び第2NANDゲートNA21,NA22
のそれぞれの第1入力端を‘ロー’状態にする。The first and second latch signals in the "high" state turn off the PMOS transistors P21 and P22.
And NMOS transistors N23 and N25
'Turn on'. At this time, at the same time, 'low'
And a third state due to the first and second delay signals in the "high" state.
Since the first feedback signal output from the NAND gate NA23 holds the “high” state, the NMOS transistor N
24 and N26 are in the "turn on" state. Therefore, the first input terminals of the first and second NAND gates NA21, NA22 are connected to the NMOS transistors N23, N24 or N24.
It is kept at a "low" state via the MOS transistors N25 and N26. At this time, since the first and second latch signals and the first feedback signal each maintain a “high” state, the second feedback signal output from the fourth NAND gate NA24 is “high” as shown in FIG. To 'low'. Accordingly, the NMOS transistors N21 and N22 are turned off, and the input logic operation signal is changed to the first and second signals.
The transmission to the NAND gates NA21 and NA22 is blocked, and the first and second NAND gates NA21 and NA22 are blocked.
Are set to the "low" state.
【0031】前記第1ラッチ信号が図2(F)のように
‘ロー’から‘ハイ’に遷移する状態は、図2(G)の
ように第1遅延部230による所定の遅延時間(t)遅
延した後、第1遅延部230出力の第1遅延信号を‘ハ
イ’状態にする。従って、第3NANDゲートNA23
の出力は‘ロー’、第4NANDゲートNA24の出力
は‘ハイ’になり、NMOSトランジスタN21,N2
2を‘ターンオン’させて第2NANDゲートNA22
の第1入力端を‘ハイ’にする。従って、第2ラッチ信
号は図2(H)のように‘ハイ’から‘ロー’に遷移す
る。この際、‘ハイ’から‘ロー’に遷移する第2ラッ
チ信号は第2遅延部240による所定の遅延時間(t)
遅延した後、第2遅延部240出力の第2遅延信号を
‘ロー’状態とし、第1NANDゲートNA21の第2
入力端を‘ロー’状態にする。従って、第1NANDゲ
ートNA21出力の第1ラッチ信号は‘ハイ’状態を保
持する。The state where the first latch signal transitions from "low" to "high" as shown in FIG. 2 (F) corresponds to a predetermined delay time (t) by the first delay unit 230 as shown in FIG. 2 (G). After the delay, the first delay signal output from the first delay unit 230 is set to the “high” state. Therefore, the third NAND gate NA23
Is low, the output of the fourth NAND gate NA24 is high, and the NMOS transistors N21 and N2
2 is turned on and the second NAND gate NA22 is turned on.
Is set to 'high'. Accordingly, the second latch signal changes from “high” to “low” as shown in FIG. At this time, the second latch signal that transits from “high” to “low” is a predetermined delay time (t) by the second delay unit 240.
After the delay, the second delay signal output from the second delay unit 240 is set to the “low” state, and the second NAND signal of the first NAND gate NA21 is switched to the second state.
Set the input end to 'low' state. Accordingly, the first latch signal of the output of the first NAND gate NA21 maintains the “high” state.
【0032】そして、前記のように第2遅延信号が‘ハ
イ’から‘ロ’状態に遷移すれば、NMOSトランジス
タN28が‘ターンオフ’する一方、PMOSトランジ
スタP26が‘ターンオン’し、この時第2ラッチ信号
も‘ロー’状態でPMOSトランジスタP25も‘ター
ンオン’するので、PMOSトランジスタP25,P2
6を介して図2(J)のようにアドレス遷移検出信号A
TDSは‘ハイ’状態に遷移し、活性状態が完了する。
従って、この動作によれば、第1及び第2遅延部23
0,240のそれぞれの遅延時間tを加算した時間2t
の間NMOSトランジスタN27,N28が‘ターンオ
ン’されて‘ロー’状態のアドレス遷移検出信号ATD
Sが出力される。When the second delay signal transitions from "high" to "low" as described above, the NMOS transistor N28 is "turned off" while the PMOS transistor P26 is "turned on". Since the latch signal is also “low” and the PMOS transistor P25 is “turned on”, the PMOS transistors P25 and P2
6 through the address transition detection signal A as shown in FIG.
TDS transitions to a 'high' state, completing the active state.
Therefore, according to this operation, the first and second delay units 23
Time 2t obtained by adding the respective delay times t of 0 and 240
During this time, the NMOS transistors N27 and N28 are turned on and the address transition detection signal ATD in the "low" state is
S is output.
【0033】なお、上記の動作において、第1及び第2
遅延信号がそれぞれ‘ハイ’状態であると、第3NAN
DゲートNA23から出力される第1帰還信号は‘ロ
ー’状態になる。そして、第1帰還信号が‘ロー’状態
になると、NMOSトランジスタN24,N26が‘タ
ーンオフ’されるとともに、第4NANDゲートNA2
4から出力される第2帰還信号が‘ハイ’状態になるの
で、NMOSトランジスタN21,N22が‘ターンオ
ン’される。さらに、NMOSトランジスタN21,N
22が‘ターンオン’されると、‘ロー’状態の入力論
理演算信号は第1NANDゲートNA21の第1入力端
には直接入力され、第2NANDゲートNA22の第1
入力端にはインバータI21によって‘ハイ’に反転し
て入力される。この際、第1及び第2NANDゲートN
A21,NA22の第2入力端に入力される第1及び第
2遅延信号が全て‘ハイ’状態を保持するので、第1ラ
ッチ信号は‘ハイ’に保持され、第2ラッチ信号は‘ロ
ー’に遷移する。In the above operation, the first and second
When each of the delay signals is in the “high” state, the third NAN
The first feedback signal output from the D gate NA23 is in a "low" state. When the first feedback signal goes to a low state, the NMOS transistors N24 and N26 are turned off and the fourth NAND gate NA2 is turned on.
Since the second feedback signal output from 4 goes high, the NMOS transistors N21 and N22 are turned on. Further, the NMOS transistors N21, N
When the gate 22 is turned on, the input logic operation signal in the low state is directly input to the first input terminal of the first NAND gate NA21, and the first logical input signal of the second NAND gate NA22.
The input terminal is inverted to “high” by the inverter I21 and input. At this time, the first and second NAND gates N
Since the first and second delay signals input to the second input terminals of A21 and NA22 all maintain a "high" state, the first latch signal is maintained at "high" and the second latch signal is maintained at "low". Transitions to.
【0034】また、NORゲートNO2から第2NAN
DゲートNA22の第1入力端に入力される‘ハイ’状
態の入力論理演算信号は、NMOSトランジスタNA2
2のしきい値電圧VT だけ電圧降下が生じる。しかし、
‘ロー’状態の第2ラッチ信号によってPMOSトラン
ジスタP22が‘ターンオン’され、NMOSトランジ
スタN25が‘ターンオフ’されるので、第2NAND
ゲートNA22の第1入力端に入力される信号は電源電
圧Vddによって電圧が補償された‘ハイ’状態にな
る。Further, the NOR gate NO2 to the second NAN
The input logic operation signal in the "high" state input to the first input terminal of the D gate NA22 is output from the NMOS transistor NA2.
Voltage drop occurs only 2 of the threshold voltage V T. But,
The PMOS transistor P22 is turned on and the NMOS transistor N25 is turned off in response to the second latch signal in a low state, so that the second NAND signal is output.
The signal input to the first input terminal of the gate NA22 becomes a "high" state in which the voltage is compensated by the power supply voltage Vdd.
【0035】以上は、入力されるアドレス信号ADSが
‘ロー’から‘ハイ’に遷移する場合であるが、‘ハ
イ’から‘ロー’に遷移する場合にも、第1及び第2遅
延部230,240のそれぞれの遅延時間tを加算した
時間2tの間NMOSトランジスタN29,N30が
‘ターンオン’されて‘ロー’状態のアドレス遷移検出
信号ATDSが出力される。The above is the case where the input address signal ADS transitions from “low” to “high”. However, even when the input address signal ADS transitions from “high” to “low”, the first and second delay units 230 , 240, the NMOS transistors N29 and N30 are turned on for a time 2t, which is the sum of the respective delay times t, to output a low-level address transition detection signal ATDS.
【0036】図3(A)乃至(J)は第1及び第2遅延
部230,240の遅延時間tより短いパルスのアドレ
ス信号ADSが入力されたときの図1の動作波形図であ
る。このときは、NORゲートNO2に‘ロー’状態の
チップ選択信号CSバーと図3(A)のようなアドレス
信号ADSが印加される。このアドレス信号ADSの幅
T2はメモリ素子の内部回路を駆動させるために要求さ
れるアドレス遷移検出信号ATDSの最小幅2tの1/
2より短いので、NMOSトランジスタN21,N22
が‘ターンオン’される前に‘ロー’に遷移する。即ち
t>T2である。FIGS. 3A to 3J are operation waveform diagrams of FIG. 1 when an address signal ADS of a pulse shorter than the delay time t of the first and second delay units 230 and 240 is input. At this time, the chip selection signal CS in the "low" state and the address signal ADS as shown in FIG. 3A are applied to the NOR gate NO2. The width T2 of the address signal ADS is 1/1 of the minimum width 2t of the address transition detection signal ATDS required for driving the internal circuit of the memory element.
2, the NMOS transistors N21 and N22
Transitions to low before is turned on. That is, t> T2.
【0037】前記アドレス信号ADSが入力され、この
アドレス信号ADSが‘ロー’から‘ハイ’に遷移する
と、NORゲートNO2はアドレス信号ADSを反対位
相にした、即ち‘ハイ’から‘ロー’に遷移した入力論
理演算信号をラッチ部220へ出力する。この際、第1
及び第2NANDゲートNA21,NA22からの第1
及び第2ラッチ信号と第1及び第2遅延部230,24
0からの第1及び第2遅延信号は以前の状態、すなわち
第1ラッチ信号と第1遅延信号は‘ロー’状態、第2ラ
ッチ信号と第2遅延信号は‘ハイ’状態を保持するの
で、第4NANDゲートNA24の‘ハイ’出力により
NMOSトランジスタN21,N22は‘ターンオン’
状態を保持する。従って、第1NANDゲートNA21
の第1入力端には図3(B)のように入力論理演算信号
が‘ハイ’から‘ロー’に遷移して入力され、第2入力
端には以前の状態の第2遅延信号が‘ハイ’で入力され
る。従って、第1ラッチ信号は図3(F)のように‘ロ
ー’から‘ハイ’に遷移して、アドレス遷移検出信号出
力部250のPMOSトランジスタP23を‘ターンオ
フ’させ且つNMOSトランジスタN27を‘ターンオ
ン’させる。この際、以前状態の‘ハイ’の第2遅延信
号によってNMOSトランジスタN28が‘ターンオ
ン’状態を保持するので、アドレス遷移検出信号ATD
SはNMOSトランジスタN27,N28を介して図3
(J)のように‘ロー’に遷移して活性状態が始まる。When the address signal ADS is input and the address signal ADS changes from "low" to "high", the NOR gate NO2 changes the address signal ADS to the opposite phase, that is, changes from "high" to "low". The input logical operation signal is output to the latch unit 220. At this time, the first
And first signals from the second NAND gates NA21 and NA22.
And the second latch signal and the first and second delay units 230 and 24
Since the first and second delay signals from 0 maintain the previous state, that is, the first latch signal and the first delay signal maintain a “low” state, and the second latch signal and the second delay signal maintain a “high” state. The "high" output of the fourth NAND gate NA24 causes the NMOS transistors N21 and N22 to be "turned on".
Keep state. Therefore, the first NAND gate NA21
As shown in FIG. 3B, an input logic operation signal transitions from "high" to "low" and is input to the first input terminal, and the second delay signal of the previous state is input to the second input terminal. Entered as 'high'. Accordingly, the first latch signal transitions from "low" to "high" as shown in FIG. 3 (F), thereby turning off the PMOS transistor P23 of the address transition detection signal output unit 250 and turning on the NMOS transistor N27. 'Let me. At this time, since the NMOS transistor N28 maintains the "turn-on" state by the "high" second delay signal of the previous state, the address transition detection signal ATD
S through FIG. 3 via NMOS transistors N27 and N28.
As shown in (J), the state changes to 'low' and the active state starts.
【0038】このとき、第2NANDゲートNA22の
第1入力端には前記入力論理演算信号がインバータI2
1によって反転して図3(C)のように‘ロー’から
‘ハイ’に遷移して入力され、第2入力端には第1遅延
信号が‘ロー’状態に入力される。従って、第2NAN
DゲートNA22から出力される第2ラッチ信号は第1
入力端に入力される信号と関係なく、図3(H)のよう
に‘ハイ’状態を保持する。At this time, the input logical operation signal is supplied to the first input terminal of the second NAND gate NA22 by the inverter I2.
As shown in FIG. 3 (C), the signal is inverted from "low" to "high" and input, and the first delay signal is input to the "low" state at the second input terminal. Therefore, the second NAN
The second latch signal output from the D gate NA22 is the first latch signal.
The “high” state is maintained as shown in FIG. 3H regardless of the signal input to the input terminal.
【0039】そして、前記第1及び第2遅延部230,
240から出力される第1及び第2遅延信号が‘ロー’
及び‘ハイ’状態で第3NANDゲートNA23から出
力される第1帰還信号が図3(D)のように‘ハイ’状
態になり、かつ第2ラッチ信号が‘ハイ’状態であるの
で、前記第1ラッチ信号が‘ハイ’状態になると、第4
NANDゲートNA24から出力される第2帰還信号は
図3(E)のように‘ハイ’から‘ロー’に遷移してN
MOSトランジスタN21,N22を‘ターンオフ’さ
せる。従って、入力論理演算信号が第1及び第2NAN
DゲートNA21,NA22へ伝送されるのを遮断し
て、第1NANDゲートNA21の第1入力を図3
(B)のように‘ロー’状態に保持させ、第2NAND
ゲートNA22の第1入力を図3(C)のように‘ハ
イ’から‘ロー’状態に遷移させる。従って、前記NO
RゲートNO2に入力されるアドレス信号ADSが図3
(A)に示すように‘ハイ’から‘ロー’に遷移して
も、NMOSトランジスタN21,N22が‘ターンオ
フ’状態を保持するので、第1及び第2NANDゲート
NA21,NA22の第1入力端の状態が変わらず‘ロ
ー’に保持される。The first and second delay units 230,
The first and second delay signals output from 240 are low.
3D, the first feedback signal output from the third NAND gate NA23 is in a "high" state as shown in FIG. 3D and the second latch signal is in a "high" state. When the 1 latch signal goes to a “high” state, the fourth
The second feedback signal output from the NAND gate NA24 transitions from "high" to "low" as shown in FIG.
The MOS transistors N21 and N22 are turned off. Therefore, the input logical operation signal is the first and second NAN.
The transmission to the D gates NA21 and NA22 is blocked, and the first input of the first NAND gate NA21 is
As shown in (B), the second NAND
The first input of the gate NA22 is changed from a “high” state to a “low” state as shown in FIG. Therefore, the NO
The address signal ADS input to the R gate NO2 is
As shown in (A), even if the state transitions from "high" to "low", the NMOS transistors N21 and N22 maintain the "turn-off" state, and therefore the first input terminals of the first and second NAND gates NA21 and NA22. The state is kept 'low' without change.
【0040】また、図3(F)のように‘ロー’から
‘ハイ’に遷移する状態の第1ラッチ信号は第1遅延部
230に入力され、この第1遅延部230は所定の時間
t遅延した‘ハイ’状態の第1遅延信号を図3(G)の
ように出力して第2NANDゲートNA22の第2入力
端が‘ハイ’状態となるようにする。この際、第2NA
NDゲートNA22は第1入力端に‘ロー’状態の信号
が入力されるので、第2ラッチ信号は図3(H)のよう
に‘ハイ’状態を保持する。また、第1遅延信号が‘ハ
イ’状態となると、第1及び第2遅延信号によって第3
NANDゲートNA23から出力される第1帰還信号は
図3(D)のように‘ハイ’から‘ロー’に遷移し、こ
れにより第4NANDゲートNA24から出力される第
2帰還信号は図3(E)のように‘ロー’から‘ハイ’
に遷移してNMOSトランジスタN21,N22を‘タ
ーンオン’させる。As shown in FIG. 3 (F), the first latch signal in the state of transition from “low” to “high” is input to the first delay unit 230, and the first delay unit 230 operates for a predetermined time t. The delayed first signal in the "high" state is output as shown in FIG. 3G so that the second input terminal of the second NAND gate NA22 is in the "high" state. At this time, the second NA
Since the ND gate NA22 receives a signal in a "low" state at a first input terminal, the second latch signal maintains a "high" state as shown in FIG. Also, when the first delay signal goes to a “high” state, the first and second delay signals cause the third delay signal.
The first feedback signal output from the NAND gate NA23 transitions from “high” to “low” as shown in FIG. 3D, whereby the second feedback signal output from the fourth NAND gate NA24 becomes FIG. ) Like 'low' to 'high'
To turn on the NMOS transistors N21 and N22.
【0041】従って、NMOSトランジスタN21,N
22はアドレス遷移検出信号ATDSが図3(J)のよ
うに‘ロー’に遷移して活性状態が始まった後、第1及
び第2遅延部230,240の遅延時間tの間‘ターン
オフ’状態になる。これに対して、アドレス信号ADS
はパルス幅が前記第1及び第2遅延部230,240の
遅延時間tより短いので、NMOSトランジスタN2
1,N22がオンした時はNORゲートNO2に‘ロ
ー’状態として入力され、NORゲートNO2の出力は
‘ハイ’状態となり、第1NANDゲートNA21の第
1入力端は‘ハイ’状態、第2NANDゲートNA22
の第1入力端は‘ロー’状態となる。このとき、第2入
力端に入力される第1及び第2遅延信号が‘ハイ’状態
なので、前述のようにNMOSトランジスタN21,N
22が‘オン’すると、第1NANDゲートNA21か
ら出力される第1ラッチ信号は図3(F)のように‘ハ
イ’から‘ロー’に遷移し、第2NANDゲートNA2
2から出力される第2ラッチ信号は図3(H)のように
‘ハイ’状態を保持する。Therefore, the NMOS transistors N21 and N21
Reference numeral 22 denotes a 'turn-off' state during a delay time t of the first and second delay units 230 and 240 after the address transition detection signal ATDS transitions to a 'low' state as shown in FIG. become. On the other hand, the address signal ADS
Since the pulse width is shorter than the delay time t of the first and second delay units 230 and 240, the NMOS transistor N2
When N1 and N22 are turned on, the signal is input to the NOR gate NO2 as a "low" state, the output of the NOR gate NO2 becomes a "high" state, the first input terminal of the first NAND gate NA21 is in a "high" state, and the second NAND gate NA22
Is in a "low" state. At this time, since the first and second delay signals input to the second input terminal are in the "high" state, the NMOS transistors N21 and N21 are connected as described above.
When the signal 22 turns on, the first latch signal output from the first NAND gate NA21 transitions from "high" to "low" as shown in FIG.
The second latch signal output from 2 keeps the 'high' state as shown in FIG.
【0042】そして、‘ロー’状態に遷移した第1ラッ
チ信号は、アドレス遷移検出信号出力部250のPMO
SトランジスタP23を‘ターンオン’させ、NMOS
トランジスタN27を‘ターンオフ’させる。しかし、
このとき、‘ハイ’状態の第1遅延信号と‘ハイ’状態
の第2ラッチ信号でNMOSトランジスタN29,N3
0が‘オン’するのでアドレス遷移検出信号ATDSは
‘ロー’状態を保持する。また、‘ロー’状態に遷移し
た第1ラッチ信号は第1遅延部230に入力され、第1
遅延部230の遅延時間tだけ遅延した後‘ロー’状態
の第1遅延信号を出力してNMOSトランジスタN30
を‘ターンオフ’させるとともに、PMOSトランジス
タP24を‘ターンオン’させる。従って、PMOSト
ランジスタP23,P24の‘ターンオン’によって、
図3(J)のようにアドレス遷移検出信号ATDSは
‘ハイ’状態に遷移し、活性状態が完了する。Then, the first latch signal that has transitioned to the “low” state is the PMO of the address transition detection signal output unit 250.
Turn on the S transistor P23 and turn on the NMOS
The transistor N27 is turned off. But,
At this time, the NMOS transistors N29 and N3 are driven by the "high" state first delay signal and the "high" state second latch signal.
Since 0 is turned on, the address transition detection signal ATDS maintains a low state. Also, the first latch signal that has transitioned to the “low” state is input to the first delay unit 230,
After a delay time t of the delay unit 230, the first delay signal in a “low” state is output and the NMOS transistor N30 is output.
Is turned off, and the PMOS transistor P24 is turned on. Therefore, the "turn on" of the PMOS transistors P23 and P24 causes
As shown in FIG. 3 (J), the address transition detection signal ATDS transits to the “high” state, and the active state is completed.
【0043】このように、上記動作によれば、入力され
るアドレス信号ADSのパルス幅が第1及び第2遅延部
230,240の遅延時間tより短いので、アドレス信
号ADSの‘ハイ’から‘ロー’への遷移は、NMOS
トランジスタN21,N22によって第1及び第2NA
NDゲートNA21,NA22に入力されず検出されな
い。そして、アドレス遷移検出信号出力部250のNM
OSトランジスタは、パス用NMOSトランジスタN2
1,N22が‘ターンオフ’される第1及び第2遅延部
230,240の遅延時間tと、パス用NMOSトラン
ジスタN21,N22が‘ターンオン’されてNORゲ
ートNO2の出力が入力された後、第1遅延部230の
出力が‘ロー’状態となるまでの間、すなわち、第1及
び第2遅延部230,240の遅延時間を加算した時間
2tの間‘ターンオン’状態を保持するので、2tの間
‘ロー’状態のアドレス遷移検出信号ATDSが出力さ
れる。As described above, according to the above operation, since the pulse width of the input address signal ADS is shorter than the delay time t of the first and second delay units 230 and 240, the address signal ADS changes from "high" to "high". The transition to 'low' is NMOS
The first and second NAs are formed by transistors N21 and N22.
It is not input to the ND gates NA21 and NA22 and is not detected. Then, the NM of the address transition detection signal output unit 250
The OS transistor is a pass NMOS transistor N2
After the delay time t of the first and second delay units 230 and 240 in which the NMOS transistors 1 and N22 are turned off, and the output of the NOR gate NO2 is input after the NMOS transistors N21 and N22 for the pass are turned on. The “turn-on” state is maintained until the output of one delay unit 230 goes to a “low” state, that is, for a time 2t obtained by adding the delay times of the first and second delay units 230 and 240. During this time, the address transition detection signal ATDS in the “low” state is output.
【0044】なお、上記の説明は、入力されるアドレス
信号ADSが‘ロー’から‘ハイ’に遷移する場合であ
るが、‘ハイ’から‘ロー’に遷移する場合にも、第1
及び第2遅延部230,240のそれぞれの遅延時間t
を加算した時間2tの間アドレス遷移検出信号出力部2
50のNMOSトランジスタが‘ターンオン’され、
‘ロー’状態のアドレス遷移検出信号ATDSが出力さ
れる。In the above description, the input address signal ADS changes from “low” to “high”. However, when the input address signal ADS changes from “high” to “low”, the first
And the respective delay times t of the second delay units 230 and 240
Is added to the address transition detection signal output unit 2 for a time 2t.
50 NMOS transistors are 'turned on',
The "low" state address transition detection signal ATDS is output.
【0045】図4(A)乃至(J)は短いパルスのアド
レス信号ADSが入力されるときの図1の動作波形図で
ある。このときは、NORゲートNO2に‘ロー’状態
のチップ選択信号CSバーと図4(A)のようなアドレ
ス信号ADSが印加される。このアドレス信号ADSの
幅T3はメモリ素子の内部回路を駆動させるために要求
されるアドレス遷移検出信号ATDSの最小幅2tより
短くて1/2幅より長い。即ち、t<T3<2tであ
る。FIGS. 4A to 4J are operation waveform diagrams of FIG. 1 when an address signal ADS of a short pulse is input. At this time, the chip select signal CS in the "low" state and the address signal ADS as shown in FIG. 4A are applied to the NOR gate NO2. The width T3 of the address signal ADS is shorter than the minimum width 2t and longer than 1/2 of the address transition detection signal ATDS required for driving the internal circuit of the memory element. That is, t <T3 <2t.
【0046】前記アドレス信号ADSが入力され、この
アドレス信号ADSが‘ロー’から‘ハイ’に遷移する
と、NORゲートNO2はアドレス信号ADSを反対位
相にした、即ち‘ハイ’から‘ロー’に遷移した入力論
理演算信号をラッチ部220へ出力する。この際、第1
及び第2NANDゲートNA21,NA22からの第1
及び第2ラッチ信号と第1及び第2遅延部230,24
0からの第1及び第2遅延信号は以前の状態、すなわち
第1ラッチ信号と第1遅延信号は‘ロー’状態、第2ラ
ッチ信号と第2遅延信号は‘ハイ’状態を保持するの
で、第4NANDゲートNA24の‘ハイ’出力により
NMOSトランジスタN21,N22は‘ターンオン’
状態を保持する。従って、第1NANDゲートNA21
の第1入力端には前記入力論理演算信号が図4(B)の
ように‘ハイ’から‘ロー’に遷移して入力され、第2
入力端には以前状態で前記第2遅延部240から出力さ
れる第2遅延信号が‘ハイ’状態として入力される。従
って、第1NANDゲートNA21から出力される第1
ラッチ信号は図4(F)のように‘ロー’から‘ハイ’
に遷移して、アドレス遷移検出信号出力部250のPM
OSトランジスタP23を‘ターンオフ’させ且つNM
OSトランジスタN27を‘ターンオン’させる。この
際、以前状態の‘ハイ’の第2遅延信号によってNMO
SトランジスタN28が‘ターンオン’状態を保持する
ので、アドレス遷移検出信号ATDSはNMOSトラン
ジスタN27,N28を介して図4(J)のように‘ロ
ー’に遷移して活性状態が始まる。When the address signal ADS is input and the address signal ADS changes from "low" to "high", the NOR gate NO2 changes the address signal ADS to the opposite phase, that is, changes from "high" to "low". The input logical operation signal is output to the latch unit 220. At this time, the first
And first signals from the second NAND gates NA21 and NA22.
And the second latch signal and the first and second delay units 230 and 24
Since the first and second delay signals from 0 maintain the previous state, that is, the first latch signal and the first delay signal maintain a “low” state, and the second latch signal and the second delay signal maintain a “high” state. The "high" output of the fourth NAND gate NA24 causes the NMOS transistors N21 and N22 to be "turned on".
Keep state. Therefore, the first NAND gate NA21
The input logic operation signal transitions from "high" to "low" as shown in FIG.
A second delay signal output from the second delay unit 240 in a previous state is input to the input terminal as a 'high' state. Therefore, the first NAND gate NA21 outputs the first
The latch signal changes from “low” to “high” as shown in FIG.
And the PM of the address transition detection signal output unit 250
OS transistor P23 is 'turned off' and NM
The OS transistor N27 is turned on. At this time, the NMO signal is generated by the high-level second delay signal in the previous state.
Since the S-transistor N28 maintains the "turn-on" state, the address transition detection signal ATDS transitions to "low" through the NMOS transistors N27 and N28 as shown in FIG.
【0047】このとき、第2NANDゲートNA22の
第1入力端には前記入力論理演算信号がインバータI2
1によって反転して図4(C)のように‘ロー’から
‘ハイ’に遷移して入力され、第2入力端には第1遅延
部230から出力される以前状態の第1遅延信号が‘ロ
ー’状態に入力される。従って、第2NANDゲートN
A22から出力される第2ラッチ信号は第1入力端に入
力される信号と関係なく図4(H)のように‘ハイ’状
態を保持する。At this time, the input logic operation signal is supplied to the first input terminal of the second NAND gate NA22 by the inverter I2.
As shown in FIG. 4 (C), the first delay signal output from the first delay unit 230 is output to the second input terminal. Input to 'low' state. Therefore, the second NAND gate N
The second latch signal output from A22 maintains a 'high' state as shown in FIG. 4H regardless of the signal input to the first input terminal.
【0048】また、第1及び第2遅延信号によって第3
NANDゲートNA23から出力される第1帰還信号は
図4(D)のように‘ハイ’状態を保持する。そして、
第1帰還信号が‘ハイ’状態、第2ラッチ信号が‘ハ
イ’状態なので、前述のように第1ラッチ信号が‘ハ
イ’状態になると、第4NANDゲートNA24から出
力される第2帰還信号は図4(E)のように‘ハイ’か
ら‘ロー’に遷移してNMOSトランジスタN21,N
22を‘ターンオフ’させる。従って、NORゲートN
O2から出力される入力論理演算信号が第1及び第2N
ANDゲートNA21,NA22へ伝送されるのを遮断
して、第1NANDゲートNA21の第1入力を図4
(B)のように‘ロー’状態に保持させ、第2NAND
ゲートNA22の第1入力を図4(C)のように‘ハ
イ’から‘ロー’に遷移させる。従って、第1及び第2
ラッチ信号は図4(F)及び(H)のように‘ハイ’状
態を保持する。Further, the third and third delay signals cause the third
The first feedback signal output from the NAND gate NA23 maintains a “high” state as shown in FIG. And
Since the first feedback signal is in the “high” state and the second latch signal is in the “high” state, when the first latch signal is in the “high” state as described above, the second feedback signal output from the fourth NAND gate NA24 becomes As shown in FIG. 4E, a transition from “high” to “low” occurs and the NMOS transistors N21, N
Turn 22 off. Therefore, NOR gate N
The input logical operation signals output from O2 are first and second N
Blocking the transmission to the AND gates NA21 and NA22, the first input of the first NAND gate NA21 is
As shown in (B), the second NAND
The first input of the gate NA22 is changed from “high” to “low” as shown in FIG. Therefore, the first and second
The latch signal maintains a “high” state as shown in FIGS.
【0049】図4(F)のように‘ロー’から‘ハイ’
に遷移する状態の第1ラッチ信号は第1遅延部230に
入力されて、所定の時間t遅延した後‘ハイ’状態の第
1遅延信号を図4(G)のように出力して第2NAND
ゲートNA22の第2入力端を‘ハイ’状態とする。こ
の際、第2NANDゲートNA22は第1入力端に信号
が‘ロー’状態として入力されるので、出力される第2
ラッチ信号は図4(H)のように‘ハイ’状態を保持す
る。また、第1遅延信号が‘ハイ’状態になると、第1
及び第2遅延信号によって第3NANDゲートNA23
から出力される第1帰還信号は図4(D)のように‘ハ
イ’から‘ロー’に遷移し、これにより第4NANDゲ
ートNA24から出力される第2帰還信号は図4(E)
のように‘ロー’から‘ハイ’に遷移してNMOSトラ
ンジスタN21,N22を‘ターンオン’させる。As shown in FIG. 4F, from "low" to "high".
Is input to the first delay unit 230, and after a delay of a predetermined time t, the first delay signal in the 'high' state is output as shown in FIG.
The second input terminal of the gate NA22 is set to a “high” state. At this time, since the signal is input to the first input terminal of the second NAND gate NA22 in a “low” state, the output of the second NAND gate NA22 is made second.
The latch signal maintains a “high” state as shown in FIG. Also, when the first delay signal goes to a “high” state,
And the third NAND gate NA23 according to the second delay signal
4D transitions from "high" to "low" as shown in FIG. 4D, whereby the second feedback signal output from the fourth NAND gate NA24 becomes FIG. 4E.
As described above, the state transitions from "low" to "high" to turn on the NMOS transistors N21 and N22.
【0050】従って、‘ロー’状態の入力論理演算信号
は再び第1NANDゲートNA21の第1入力端に図4
(B)のように直接入力されるとともに、第2NAND
ゲートNA22の第1入力端にインバータI21を介し
て図4(C)のように‘ロー’から‘ハイ’に遷移して
入力される。すると、前記第1遅延信号が‘ハイ’状態
を保持するので、第2NANDゲートNA22から出力
される第2ラッチ信号は図4(H)のように‘ハイ’か
ら‘ロー’に遷移する。そして、第2ラッチ信号は第2
遅延部240に入力され、この第2遅延部240は所定
の時間t遅延して図4(I)のように‘ハイ’から‘ロ
ー’に遷移する第2遅延信号を出力する。Accordingly, the input logic operation signal in the "low" state is again applied to the first input terminal of the first NAND gate NA21 as shown in FIG.
As shown in (B), the signal is directly input and the second NAND
As shown in FIG. 4C, a transition from “low” to “high” is input to the first input terminal of the gate NA22 via the inverter I21. Then, since the first delay signal maintains the "high" state, the second latch signal output from the second NAND gate NA22 transitions from "high" to "low" as shown in FIG. The second latch signal is the second latch signal.
The signal is input to the delay unit 240, and the second delay unit 240 outputs a second delay signal that transitions from “high” to “low” as shown in FIG.
【0051】一方、第2ラッチ信号が前記図4(H)の
ように‘ロー’に遷移した後、第2遅延部240によっ
て所定の時間t遅延して第2遅延信号が図4(I)のよ
うに‘ロー’に遷移する前にNORゲートNO2に入力
されるアドレス信号ADSが図4(A)のように‘ハ
イ’から‘ロー’に遷移すると、第1及び第2NAND
ゲートNA21,NA22のそれぞれの第1入力端に入
力される入力論理演算信号は図4(B)及び(C)のよ
うに‘ロー’から‘ハイ’に、及び‘ハイ’から‘ロ
ー’に遷移する。この際、前記第1及び第2遅延信号が
全て‘ハイ’状態なので、第3NANDゲートNA23
から出力される第1帰還信号は‘ロー’状態を保持し、
これにより第4NANDゲートNA24から出力される
第2帰還信号は‘ハイ’になって、NMOSトランジス
タN21,N22は‘ターンオン’状態が保持される。On the other hand, after the second latch signal transitions to 'low' as shown in FIG. 4H, the second delay signal is delayed by a predetermined time t by the second delay unit 240 to change the second delayed signal to FIG. When the address signal ADS input to the NOR gate NO2 transitions from "high" to "low" as shown in FIG. 4A before transitioning to "low" as shown in FIG.
The input logical operation signals input to the first input terminals of the gates NA21 and NA22 change from “low” to “high” and from “high” to “low” as shown in FIGS. 4B and 4C. Transition. At this time, since the first and second delay signals are all in the “high” state, the third NAND gate NA23
The first feedback signal output from the device maintains a 'low' state,
As a result, the second feedback signal output from the fourth NAND gate NA24 becomes “high”, and the NMOS transistors N21 and N22 maintain the “turn-on” state.
【0052】さらに、第1及び第2遅延部230,24
0から出力される第1及び第2遅延信号が全て‘ハイ’
状態を保持するので、第1ラッチ信号は図4(F)のよ
うに‘ハイ’から‘ロー’に遷移し、第2ラッチ信号は
図4(H)のように‘ロー’から‘ハイ’に遷移する。
すると、第1NANDゲートNA21から出力される第
1ラッチ信号によってNMOSトランジスタN27を
‘ターンオフ’させるが、前記‘ハイ’状態の第2ラッ
チ信号および第1遅延信号によってNMOSトランジス
タN29,N30が‘ターンオン’状態を保持するの
で、アドレス遷移検出信号ATDSは図4(J)のよう
に‘ロー’状態を保持する。そして、前記第1及び第2
NANDゲートNA21,NA22から出力される第1
及び第2ラッチ信号は第1及び第2遅延部230,24
0に入力され、この第1及び第2遅延部230,240
は所定の時間tだけ遅延して図4(G)及び(I)のよ
うな第1及び第2遅延信号を出力する。Further, the first and second delay units 230 and 24
0, the first and second delay signals are all 'high'
Since the state is maintained, the first latch signal transits from "high" to "low" as shown in FIG. 4F, and the second latch signal transitions from "low" to "high" as shown in FIG. 4H. Transitions to.
Then, the NMOS transistor N27 is turned off by the first latch signal output from the first NAND gate NA21, and the NMOS transistors N29 and N30 are turned on by the second latch signal in the high state and the first delay signal. Since the state is maintained, the address transition detection signal ATDS maintains the “low” state as shown in FIG. And the first and second
The first output from the NAND gates NA21 and NA22
And the second latch signal are supplied to the first and second delay units 230 and 24.
0, and the first and second delay units 230 and 240
Outputs first and second delay signals as shown in FIGS. 4G and 4I with a delay of a predetermined time t.
【0053】前記図4(I)のように第2遅延信号が
‘ハイ’から‘ロー’に遷移すると、第1NANDゲー
トNA21から出力される第1ラッチ信号が‘ロー’か
ら‘ハイ’に遷移し、第3NANDゲートNA23から
出力される第1帰還信号は図4(D)のように‘ロー’
から‘ハイ’に遷移する。このとき、第2ラッチ信号が
‘ハイ’であるので、第4NANDゲートNA24から
出力される第2帰還信号は図4(E)のように‘ロー’
となり、NMOSトランジスタN21,N22を‘ター
ンオフ’させて、NORゲートNO2から出力される入
力論理演算信号が第1及び第2NANDゲートNA2
1,NA22の第1入力端に伝達されるのを遮断する。When the second delay signal changes from "high" to "low" as shown in FIG. 4I, the first latch signal output from the first NAND gate NA21 changes from "low" to "high". Then, the first feedback signal output from the third NAND gate NA23 is "low" as shown in FIG.
To 'high'. At this time, since the second latch signal is “high”, the second feedback signal output from the fourth NAND gate NA24 is “low” as shown in FIG.
And the NMOS transistors N21 and N22 are turned off, and the input logic operation signal output from the NOR gate NO2 is changed to the first and second NAND gates NA2.
1, to block transmission to the first input terminal of NA22.
【0054】しかる後、第2遅延信号が‘ロー’から
‘ハイ’に遷移すると、第3NANDゲートNA23出
力の第1帰還信号が‘ロー’、第4NANDゲートNA
24出力の第2帰還信号が‘ハイ’となるので、NMO
SトランジスタN21,N22が‘ターンオン’し、N
ORゲートNO2から出力される入力論理演算信号が第
1及び第2NANDゲートNA21,NA22の第1入
力端に伝達される。この際、入力されるアドレス信号A
DSが‘ロー’状態なので、第1NANDゲートNA2
1の第1入力端には図4(B)のように‘ハイ’状態の
入力論理演算信号が入力され、第2NANDゲートNA
22の第1入力端には図4(C)のように‘ロー’状態
を保持する入力論理演算信号が入力される。このとき、
第2遅延信号は‘ハイ’状態を保持するので、第1ラッ
チ信号は図4(F)のように‘ハイ’から‘ロー’に遷
移して、アドレス遷移検出信号出力部250のPMOS
トランジスタP23を‘ターンオン’させ且つNMOS
トランジスタN27を‘ターンオフ’させる。Thereafter, when the second delay signal transitions from “low” to “high”, the first feedback signal output from the third NAND gate NA23 becomes “low”, and the fourth NAND gate NA23 outputs
Since the 24th output second feedback signal becomes “high”, the NMO
When the S transistors N21 and N22 are turned on,
An input logical operation signal output from the OR gate NO2 is transmitted to first input terminals of the first and second NAND gates NA21 and NA22. At this time, the input address signal A
Since DS is in the “low” state, the first NAND gate NA2
As shown in FIG. 4B, an input logic operation signal in a "high" state is input to a first input terminal of the first NAND gate NA1.
As shown in FIG. 4 (C), an input logic operation signal that maintains a “low” state is input to a first input terminal of the input terminal 22. At this time,
Since the second delay signal maintains the “high” state, the first latch signal transitions from “high” to “low” as shown in FIG.
Turn on transistor P23 and turn on NMOS
The transistor N27 is turned off.
【0055】そして、前記‘ロー’状態に遷移した第1
ラッチ信号は第1遅延部230に入力され、この第1遅
延部230は所定の時間t遅延して‘ロー’状態に遷移
した第1遅延信号を出力してNMOSトランジスタN3
0を‘ターンオフ’させるとともにPMOSトランジス
タP24を‘ターンオン’させる。従って、PMOSト
ランジスタP23,P24の‘ターンオン’によって図
4(J)のようにアドレス遷移検出信号ATDSは‘ハ
イ’状態に遷移し、活性状態が完了する。この動作によ
れば、入力されるアドレス信号ADSのパルス幅T3と
第1及び第2遅延部230,240のそれぞれによる遅
延時間2tを加算した時間T3+2tの間アドレス遷移
検出信号出力部250のNMOSトランジスタが‘ター
ンオン’され、‘ロー’状態のアドレス遷移検出信号A
TDSが出力される。Then, the first state transitioning to the "low" state
The latch signal is input to the first delay unit 230, and the first delay unit 230 outputs a first delay signal that has transitioned to a "low" state after a predetermined time delay of t, and outputs a first delay signal.
0 is turned off and the PMOS transistor P24 is turned on. Accordingly, the address transition detection signal ATDS changes to a "high" state as shown in FIG. 4J by the "turn-on" of the PMOS transistors P23 and P24, and the active state is completed. According to this operation, the NMOS transistor of the address transition detection signal output unit 250 for a time T3 + 2t obtained by adding the pulse width T3 of the input address signal ADS and the delay time 2t of each of the first and second delay units 230 and 240. Is turned on, and the address transition detection signal A in the "low" state is
TDS is output.
【0056】上述したように、本発明によるアドレス遷
移検出回路は、入力されるアドレス信号の位相が遷移し
たとき、第1NANDゲートから出力される第1ラッチ
信号および第2遅延部から出力される以前状態の第2遅
延信号により、アドレス遷移検出信号出力部から出力さ
れるアドレス遷移検出信号が‘ロー’に遷移するように
して、メモリ素子の内部回路が活性状態となるようにす
る。同時に、第1及び第2ラッチ信号が全て‘ハイ’状
態となるので、パス用NMOSトランジスタを第1及び
第2遅延部の所定の遅延時間tの間‘ターンオフ’させ
て、NORゲートから出力される入力論理演算信号が第
1及び第2NANDゲートの第1入力端に入力されるの
を遮断する。これにより、アドレス遷移検出信号出力部
のNMOSトランジスタは、少なくとも、パス用NMO
Sトランジスタが‘ターンオフ’される第1及び第2遅
延部の遅延時間tと、パス用NMOSトランジスタが
‘ターンオン’されてNORゲートから出力される入力
論理演算信号による第1及び第2ラッチ信号が第1及び
第2遅延部を通過する遅延時間tとを加算した時間2t
の間‘ターンオン’状態を保持する。従って、アドレス
信号のパルス幅に関係なく内部回路で必要とする最小限
の幅、またはそれ以上の幅を有するアドレス遷移検出信
号を出力するので、メモリの誤動作を防止することがで
きる。As described above, in the address transition detection circuit according to the present invention, when the phase of the input address signal changes, before the first latch signal output from the first NAND gate and the output from the second delay unit are output. According to the second delay signal of the state, the address transition detection signal output from the address transition detection signal output unit transitions to “low”, so that the internal circuit of the memory device is activated. At the same time, since the first and second latch signals are all in a "high" state, the pass NMOS transistor is "turned off" for a predetermined delay time t of the first and second delay units, and is output from the NOR gate. An input logic operation signal is blocked from being input to the first input terminals of the first and second NAND gates. Thereby, the NMOS transistor of the address transition detection signal output section is at least connected to the pass NMO
The delay time t of the first and second delay units when the S transistor is turned off, and the first and second latch signals based on the input logic operation signal output from the NOR gate when the pass NMOS transistor is turned on. Time 2t obtained by adding the delay time t passing through the first and second delay units
Hold 'turn on' state during Accordingly, an address transition detection signal having a minimum width required by the internal circuit or a width larger than that required by the internal circuit is output regardless of the pulse width of the address signal, so that malfunction of the memory can be prevented.
【0057】[0057]
【発明の効果】このように本発明によるアドレス遷移検
出回路によれば、メモリに入力されるアドレス信号のパ
ルス幅に関係なく内部回路で必要とするパルス幅を有す
るアドレス遷移検出信号を出力することができ、メモリ
の誤動作を防止できる。As described above, according to the address transition detection circuit of the present invention, an address transition detection signal having a pulse width required by an internal circuit is output regardless of the pulse width of an address signal input to a memory. And a malfunction of the memory can be prevented.
【図1】本発明によるアドレス遷移検出回路の実施の形
態を示す回路図。FIG. 1 is a circuit diagram showing an embodiment of an address transition detection circuit according to the present invention.
【図2】正常的なアドレス信号が入力されたときの図1
の動作波形図。FIG. 2 shows a state where a normal address signal is input;
3 is an operation waveform diagram of FIG.
【図3】第1及び第2遅延部の遅延時間より短いパルス
のアドレス信号が入力されたときの図1の動作波形図。FIG. 3 is an operation waveform diagram of FIG. 1 when an address signal of a pulse shorter than the delay time of the first and second delay units is input.
【図4】第1及び第2遅延部の遅延時間より長くてアド
レス遷移検出信号の最小幅より短いアドレス信号が入力
されたときの図1の動作波形図。4 is an operation waveform diagram of FIG. 1 when an address signal longer than the delay time of the first and second delay units and shorter than the minimum width of the address transition detection signal is input;
【図5】従来のアドレス遷移検出回路の回路図。FIG. 5 is a circuit diagram of a conventional address transition detection circuit.
210 アドレス入力部 220 ラッチ部 230 第1遅延部 240 第2遅延部 250 アドレス遷移検出信号出力部 260 帰還部 NA21 第1NANDゲート NA22 第2NANDゲート N21,N22 パス用NMOSトランジスタ P21,P22 PMOSトランジスタ N23,N25 NMOSトランジスタ 210 Address input unit 220 Latch unit 230 First delay unit 240 Second delay unit 250 Address transition detection signal output unit 260 Feedback unit NA21 First NAND gate NA22 Second NAND gate N21, N22 NMOS transistor for path P21, P22 PMOS transistor N23, N25 NMOS transistor
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−132293(JP,A) 特開 平7−48306(JP,A) 特開 平9−128969(JP,A) (58)調査した分野(Int.Cl.6,DB名) G11C 11/41────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-62-132293 (JP, A) JP-A-7-48306 (JP, A) JP-A 9-128969 (JP, A) (58) Investigation Field (Int.Cl. 6 , DB name) G11C 11/41
Claims (5)
相が遷移するアドレス信号とを論理演算して、前記アド
レス信号と反対に遷移する入力論理演算信号を出力する
アドレス入力部と、 前記入力論理演算信号が第2帰還信号によって第1及び
第2NANDゲートの第1入力端に同一及び反対の位相
で伝達されるか或いは遮断され、第1及び第2NAND
ゲートの第2入力端には第2及び第1遅延信号が入力さ
れ、第1及び第2ラッチ信号を出力するラッチ部と、 前記第1及び第2ラッチ信号が互いに反対の位相を有す
ると前記入力論理演算信号を前記第1及び第2NAND
ゲートの第1入力端に伝達し、同じ位相を有すると遮断
する前記第2帰還信号を出力する帰還部と、 前記第1及び第2ラッチ信号を所定の時間遅延させて前
記第1及び第2遅延信号を出力する第1及び第2遅延部
と、 前記第1及び第2ラッチ信号と前記第1及び第2遅延信
号が入力され、前記アドレス信号が遷移すると、パルス
幅が少なくとも第1または第2遅延部の遅延時間より2
倍以上であるアドレス遷移検出信号を出力するアドレス
遷移検出信号出力部とを備えることを特徴とするアドレ
ス遷移検出回路。An address input unit that performs a logical operation on a chip select signal and an address signal having a predetermined width and a phase transition, and outputs an input logical operation signal that transitions in a direction opposite to the address signal; The input logic operation signal is transmitted to the first input terminals of the first and second NAND gates in the same and opposite phases or cut off by the second feedback signal, and the first and second NAND gates are turned off.
A second input terminal of the gate receives a second and a first delay signal, and outputs a first and a second latch signal. If the first and the second latch signals have opposite phases, An input logical operation signal is supplied to the first and second NAND
A feedback unit that outputs the second feedback signal that is transmitted to a first input terminal of the gate and cuts off when the first and second latch signals have the same phase; and the first and second latch signals are delayed by a predetermined time. First and second delay units for outputting a delay signal, the first and second latch signals, the first and second delay signals being input, and when the address signal transitions, the pulse width is at least the first or second. 2 from the delay time of the delay unit
An address transition detection signal output section for outputting an address transition detection signal that is twice or more.
おいて、前記ラッチ部は、前記第2帰還信号によって制
御され、前記入力論理演算信号を第1及び第2NAND
ゲートの第1入力端に伝達するか或いは遮断するパス用
トランジスタを備えることを特徴とするアドレス遷移検
出回路。2. The address transition detection circuit according to claim 1, wherein said latch section is controlled by said second feedback signal, and outputs said input logical operation signal to first and second NANDs.
An address transition detection circuit, comprising: a pass transistor that transmits or cuts off to a first input terminal of a gate.
出回路において、前記ラッチ部は、入力端が前記第1及
び第2NANDゲートの出力端に共通に接続され、出力
端が前記第1及び第2NANDゲートの第1入力端に接
続され、電源電圧と接地との間に直列に接続されたCM
OSトランジスタの構成をもつ電圧レベル調節手段を前
記第1及び第2NANDゲートのそれぞれの第1入力端
に備えることを特徴とするアドレス遷移検出回路。3. The address transition detection circuit according to claim 1, wherein an input terminal of the latch unit is commonly connected to output terminals of the first and second NAND gates, and an output terminal of the latch unit is connected to the first and second NAND gates. 2 CM connected to the first input terminal of the NAND gate and connected in series between the power supply voltage and the ground
An address transition detection circuit, comprising a voltage level adjusting means having a configuration of an OS transistor at a first input terminal of each of the first and second NAND gates.
おいて、前記帰還部は、入力端が前記第1及び第2NA
NDゲートの出力端に接続され、前記第2帰還信号を出
力する第4NANDゲートからなることを特徴とするア
ドレス遷移検出回路。4. The address transition detection circuit according to claim 1, wherein said feedback unit has an input terminal connected to said first and second NAs.
An address transition detection circuit, comprising: a fourth NAND gate connected to an output terminal of the ND gate and outputting the second feedback signal.
おいて、前記帰還部は、第1及び第2遅延部の出力端に
接続され、前記第4NANDゲートへ第1帰還信号を出
力する第3NANDゲートを更に備えることを特徴とす
るアドレス遷移検出回路。5. The address transition detection circuit according to claim 4, wherein the feedback unit is connected to output terminals of first and second delay units, and outputs a first feedback signal to the fourth NAND gate. An address transition detection circuit, further comprising:
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