CN116168741A - 半导体装置 - Google Patents

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Abstract

本申请公开了一种半导体装置，该半导体装置可以包括：第一接收器，被配置为从耦接到端接电阻器的接收节点接收芯片选择信号并且被配置为生成第一内部芯片选择信号；命令脉冲生成电路，被配置为基于内部命令地址和第一内部芯片选择信号生成用于进入自刷新操作的命令脉冲；以及操作控制电路，被配置为当半导体装置基于命令脉冲进入自刷新操作时生成调整端接电阻器的值的电阻器值改变信号。

Description

半导体装置
相关申请的交叉引用
本申请要求于2021年11月24日提交韩国知识产权局的韩国专利申请第10-2021-0163829号的优先权，其整体通过引用并入本文。
技术领域
本公开涉及一种能够在自刷新操作期间调整端接电阻器的值的半导体装置。
背景技术
在半导体装置中，DRAM是一种易失性存储器，其中存储在存储器单元中的数据在经过预定时间之后丢失，并且需要执行重新存储数据的刷新操作。DRAM可以通过在其中自动生成用于刷新操作的命令来执行周期性地执行刷新操作的自刷新操作。
一种半导体装置可以包括用于匹配外部阻抗与内部阻抗的ODT(片上端接)电路，从而提高信号完整性。
发明内容
在一个实施方式中，一种半导体装置可以包括：第一接收器，被配置为从耦接到端接电阻器的接收节点接收芯片选择信号，并且被配置为生成第一内部芯片选择信号；命令脉冲生成电路，被配置为基于内部命令地址和第一内部芯片选择信号生成用于进入自刷新操作的命令脉冲；以及操作控制电路，被配置为当半导体装置基于命令脉冲进入自刷新操作时生成调整端接电阻器的值的电阻器值改变信号。
在另一实施方式中，一种半导体装置可以包括：操作控制电路，被配置为当芯片选择信号的电平转变为使得半导体装置进入自刷新操作时生成电阻器值改变信号；以及ODT(片上端接)电路，包括耦接到接收芯片选择信号的接收节点的端接电阻器，并且被配置为基于电阻器值改变信号调整端接电阻器的值。
附图说明
图1是示出根据实施方式的电子系统的配置的框图。
图2是示出图1所示的半导体装置的配置的框图。
图3是示出图2所示的ODT(片上端接)电路的示例的示图。
图4是示出图3所示的内部设置码生成电路的示例的电路图。
图5是示出图3所示的内部设置码生成电路的另一示例的电路图。
图6是示出图2所示的第一接收器的示例的电路图。
图7是示出图2所示的第二接收器的示例的电路图。
图8是示出图2所示的命令脉冲生成电路的示例的示图。
图9是示出图2所示的操作控制电路的示例的框图。
图10是示出图9所示的自刷新信号生成电路的示例的电路图。
图11是示出图9所示的内部自刷新信号生成电路的示例的电路图。
图12是示出图9所示的使能信号生成电路的示例的电路图。
图13是示出图9所示的标志生成电路的示例的电路图。
图14是示出图9所示的电阻器值改变信号生成电路的示例的电路图。
图15至图18是用于描述由图2所示的半导体装置执行的操作的时序图。
具体实施方式
在以下实施方式的描述中，术语“预设”表示当参数用在处理或算法中时，参数的值是预先确定的。根据实施方式，可以在处理或算法开始时或者在处理或算法被执行时设置参数的值。
用于区分各种部件的诸如“第一”和“第二”的术语不受部件的限制。例如，第一部件可以被称为第二部件，反之亦然。
当一个部件被称为“耦接”或“连接”到另一部件时，可以表示这些部件可以彼此直接耦接或连接，或者通过置于其间的另一部件彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一部件时，可以表示这些部件彼此直接耦接或连接而没有置于其间的另一部件。
“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号不同。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施方式，可以将“逻辑高电平”设置为高于“逻辑低电平”的电压。根据实施方式，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施方式可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且根据实施方式可以将具有逻辑低电平的信号设置为具有逻辑高电平。
在下文中，将通过实施方式更详细地描述本公开的教导。实施方式仅用于例示本公开的教导，而本公开的范围不受实施方式的限制。
本公开的实施方式涉及一种能够在自刷新操作期间调整端接电阻器的值的半导体装置。
图1是示出根据实施方式的电子系统100的配置的框图。如图1所示，电子系统100可以包括控制器110和半导体装置120。控制器110可以通过第一传输线130_1将芯片选择信号CS_n发送到半导体装置120。控制器110可以通过第二传输线130_2将命令地址CA发送到半导体装置120。控制器110可以通过第三传输线130_3将时钟CK发送到半导体装置120。半导体装置120可被实现为存储器装置。半导体装置120可以从控制器110接收芯片选择信号CS_n、命令地址CA和时钟CK，并且可以执行自刷新操作或正常操作。正常操作可以包括各种内部操作，诸如写入操作、读取操作、激活操作和预充电操作。
控制器110可以包括被配置为驱动和输出芯片选择信号CS_n的芯片选择信号发送器(CS_nTX)111。控制器110可以通过芯片选择信号发送器111设置芯片选择信号CS_n的电平。控制器110可以将芯片选择信号CS_n的电平从预设电平改变为第一目标电平，使得半导体装置120进入自刷新操作。然后，控制器110可以在预设时段之后将芯片选择信号CS_n的电平重新改变为预设电平。在本实施方式中，预设时段可被设置为时钟CK的一个周期。然而，在实施方式中，可以将预设时段设置为各种时段。当在半导体装置120已经进入自刷新操作之后经过延迟时间时，控制器110可以将芯片选择信号CS_n的电平从预设电平改变为第二目标电平，以便控制半导体装置120所消耗的功率。延迟时间表示当半导体装置120进入自刷新操作时中断命令地址CA的输入所需的时间。预设电平与第二目标电平之间的差可以被设置为大于预设电平与第一目标电平之间的差的值。
控制器110可以将芯片选择信号CS_n的电平从第二目标电平改变为预设电平，使得半导体装置120结束自刷新操作。
当在半导体装置120已经结束自刷新操作之后经过结束延迟时间时，控制器110可以将芯片选择信号CS_n的电平从预设电平改变为第一目标电平，使得半导体装置120识别自刷新操作的结束。然后，控制器110可以在预设时段之后将芯片选择信号CS_n的电平重新改变为预设电平。结束延迟时间可以表示半导体装置120稳定地识别出自刷新操作已经结束所需的时间。
半导体装置120可以包括ODT(片上端接)电路203、芯片选择信号接收器(CS_n RX)205和操作控制电路217。ODT电路203可以包括端接电阻器(未示出)和被配置为调整端接电阻器的值的端接驱动器(未示出)。芯片选择信号接收器205可以从与ODT电路203中包括的端接电阻器耦接的节点接收芯片选择信号CS_n。
当芯片选择信号CS_n的电平从预设电平转变为第一目标电平使得半导体装置进入自刷新操作时，操作控制电路217可以生成电阻器值改变信号(图2的RTT_C)，用于调整ODT电路203中包括的端接电阻器的值。ODT电路203可以通过基于电阻器值改变信号RTT_C控制端接驱动器的驱动能力来调整端接电阻器的值。因此，在半导体装置120已经进入自刷新操作之后经过延迟时间之后，半导体装置120可以稳定地控制从预设电平转变为第二目标电平的芯片选择信号CS_n的电平。因此，半导体装置120可以防止在自刷新操作期间由芯片选择信号CS_n的电平变化引起的故障。
当在半导体装置120已经进入自刷新操作之后经过延迟时间之后芯片选择信号CS_n的电平从预设电平转变为第二目标电平时，操作控制电路217可以将芯片选择信号接收器205的第一接收器(图2的207)切换到芯片选择信号接收器205的第二接收器(图2的209)，并且可以禁止ODT电路203中包括的端接电阻器。因此，半导体装置120可以减少在执行自刷新操作的时段期间消耗的功率。
当在自刷新操作结束之后芯片选择信号CS_n的电平从第二目标电平转变为预设电平时，操作控制电路217可以将芯片选择信号接收器205的第二接收器(图2的209)切换到芯片选择信号接收器205的第一接收器(图2的207)，并且使能ODT电路203中包括的端接电阻器。
图2是示出图1所示的半导体装置120的配置的框图。如2图所示，半导体装置120可以包括模式寄存器201、ODT电路203、芯片选择信号接收器205、命令地址接收器(CA RX)211、时钟接收器(CK RX)213、命令脉冲生成电路(COMMAND PULSE GEN)215、操作控制电路217和内部电路219。
模式寄存器201可以存储和输出设置码OP。设置码OP可以具有用于设置ODT电路203中包括的端接电阻器(图3的RTT)的值的逻辑电平组合。
ODT电路203可以包括耦接到接收芯片选择信号CS_n的接收节点nd_RX的端接电阻器(图3的RTT)。ODT电路203可以在使能信号EN被激活的时段期间使能端接电阻器RTT。ODT电路203可以包括端接驱动器(图3的223)，该端接驱动器223被配置为调整端接电阻器RTT的值。ODT电路203可以通过基于设置码OP和电阻器值改变信号RTT_C控制端接驱动器223的驱动能力来调整端接电阻器RTT的值。当电阻器值改变信号RTT_C被去激活时，ODT电路203可以根据设置码OP的逻辑电平组合来设置端接电阻器RTT的值。当电阻器值改变信号RTT_C被激活时，ODT电路203可以将端接电阻器RTT的值设置为预设值。在不同的实施方式中，预设值可被设置为各种值。例如，当电阻器值改变信号RTT_C被激活时，ODT电路203可以将端接驱动器223的驱动能力降低到低于电阻器值改变信号RTT_C被去激活时的值，从而将端接电阻器RTT的值设置为高的值。也就是说，可以激活电阻器值改变信号RTT_C来调整端接驱动器223的驱动能力，以便稳定地控制芯片选择信号CS_n的电平变化。下面将参照图3详细描述ODT电路203的配置和操作方法。
芯片选择信号接收器205可以包括第一接收器(FIRST RX)207和第二接收器(SECOND RX)209，它们被配置为从与ODT电路203中包括的端接电阻器(图3的RTT)耦接的接收节点nd_RX接收芯片选择信号CS_n。芯片选择信号CS_n的电平可被设置在供应电压VDD的电平和地电压VSS的电平之间。供应电压VDD和地电压VSS可以从电源焊盘(未示出)施加。在本实施方式中，芯片选择信号CS_n的预设电平可被设置为供应电压VDD的电平，芯片选择信号CS_n的第一目标电平可被设置在供应电压VDD的电平和供应电压VDD的电平的一半之间，并且芯片选择信号CS_n的第二目标电平可被设置为地电压VSS的电平。这只是一个实施方式，并且芯片选择信号CS_n的预设电平、第一目标电平和第二目标电平可以在不同的实施方式中设置为各种电平。
第一接收器207可以从接收节点nd_RX接收芯片选择信号CS_n并且基于使能信号EN和参考电压VREF_CS生成第一内部芯片选择信号ICS1。第一接收器207可以在使能信号EN被激活的时段期间被使能。第一接收器207可以通过在使能信号EN被激活的时段期间将芯片选择信号CS_n的电平与参考电压VREF_CS的电平进行比较来设置第一内部芯片选择信号ICS1的逻辑电平。参考电压VREF_CS的电平可被设置在预设电平和第一目标电平之间。例如，当芯片选择信号CS_n的电平从预设电平转变为第一目标电平使得半导体装置进入自刷新操作时，第一接收器207可以将第一内部芯片选择信号ICS1的逻辑电平设置为预设逻辑电平。又例如，当芯片选择信号CS_n的电平在半导体装置已经进入自刷新操作之后经过延迟时间之后从预设电平转变为第二目标电平时，第一接收器207可以将第一内部芯片选择信号ICS1的逻辑电平设置为预设逻辑电平。再例如，当在自刷新操作结束之后经过结束延迟时间之后芯片选择信号CS_n的电平从预设电平转变为第一目标电平时，第一接收器207可以将第一内部芯片选择信号ICS1的逻辑电平设置为预设逻辑电平。在本实施方式中，预设逻辑电平可被设置为逻辑低电平。然而，在不同的实施方式中，预设逻辑电平可被设置为逻辑高电平。第一接收器207可以实现为差分放大器，其放大芯片选择信号CS_n的电平与参考电压VREF_CS的电平之差并且驱动输出第一内部芯片选择信号ICS1的输出节点。下面将参照图6详细描述第一接收器207的配置和操作方法。
第二接收器209可以从接收节点nd_RX接收芯片选择信号CS_n并且基于自刷新信号SREF生成第二内部芯片选择信号ICS2。第二接收器209可以在自刷新信号SREF被激活的时段期间被使能。第二接收器209可以在自刷新信号SREF被激活的时段期间根据芯片选择信号CS_n的电平设置第二内部芯片选择信号ICS2的逻辑电平。例如，当芯片选择信号CS_n的电平在半导体装置已经进入自刷新操作之后经过延迟时间之后从预设电平转变为第二目标电平时，第二接收器209可以将第二内部芯片选择信号ICS2的逻辑电平从第一逻辑电平改变为第二逻辑电平。又例如，当芯片选择信号CS_n的电平从第二目标电平转变为预设电平使得半导体装置结束自刷新操作时，第二接收器209可以将第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平改变为第一逻辑电平。在本实施方式中，第一逻辑电平和第二逻辑电平可被分别设置为逻辑高电平和逻辑低电平。然而，在不同的实施方式中，第一逻辑电平和第二逻辑电平可被分别设置为逻辑低电平和逻辑高电平。第二接收器209可被实现为CMOS(互补金属氧化物半导体)缓冲器，其根据芯片选择信号CS_n的电平驱动输出第二内部芯片选择信号ICS2的输出节点。实现为CMOS缓冲器的第二接收器209可以具有比被实现为差分放大器的第一接收器207更低的功耗。下面将参照图7详细描述第二接收器209的配置和操作方法。
命令地址接收器211可以接收命令地址CA并且生成内部命令地址ICA。命令地址接收器211可以缓冲命令地址CA并且将缓冲的命令地址作为内部命令地址ICA输出。
时钟接收器213可以接收时钟CK并且生成内部时钟ICK。时钟接收器213可以缓冲时钟CK并将缓冲的时钟作为内部时钟ICK输出。
命令脉冲生成电路215可以与内部时钟ICK同步地基于第一内部芯片选择信号ICS1从内部命令地址ICA生成命令脉冲SREP。当第一内部芯片选择信号ICS1具有预设逻辑电平时，命令脉冲生成电路215可以通过对具有用于进入自刷新操作的逻辑电平组合的内部命令地址ICA解码来生成用于进入自刷新操作的命令脉冲SREP。下面将参照图8详细描述命令脉冲生成电路215的配置和操作方法。
操作控制电路217可以基于命令脉冲SREP、第一内部芯片选择信号ICS1和第二内部芯片选择信号ICS2生成自刷新信号SREF、内部自刷新信号ISREF、电阻器值改变信号RTT_C和使能信号EN。自刷新信号SREF可以被激活，直到半导体装置在进入自刷新操作之后结束自刷新操作为止。内部自刷新信号ISREF可以被激活，直到在半导体装置结束自刷新操作之后经过结束延迟时间为止。电阻器值改变信号RTT_C可以被激活以将ODT电路203中包括的端接电阻器(图3的RTT)的值调整为预设值。可以激活使能信号EN以使能第一接收器207和包括在ODT电路203中的端接电阻器RTT。
操作控制电路217可以基于命令脉冲SREP、第一内部芯片选择信号ICS1和第二内部芯片选择信号ICS2来控制自刷新信号SREF和内部自刷新信号ISREF的激活状态。当半导体装置基于命令脉冲SREP进入自刷新操作时，操作控制电路217可以激活自刷新信号SREF和内部自刷新信号ISREF。操作控制电路217可以基于激活的自刷新信号SREF来使能第二接收器209。当在自刷新操作结束之后第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平转变为第一逻辑电平时，操作控制电路217可以去激活自刷新信号SREF。操作控制电路217可以基于去激活的自刷新信号SREF禁止第二接收器209。当在自刷新操作结束之后自刷新信号SREF被去激活的时段中第一内部芯片选择信号ICS1具有预设逻辑电平时，操作控制电路217可以去激活内部自刷新信号ISREF。也就是说，当在自刷新操作结束之后经过结束延迟时间之后第一内部芯片选择信号ICS1具有预设逻辑电平时，操作控制电路217可以去激活内部自刷新信号ISREF。
操作控制电路217可以基于命令脉冲SREP和第二内部芯片选择信号ICS2来控制电阻器值改变信号RTT_C的激活状态。当半导体装置基于命令脉冲SREP进入自刷新操作时，操作控制电路217可以激活电阻器值改变信号RTT_C。也就是说，当半导体装置进入自刷新操作时，操作控制电路217可以基于激活的电阻器值改变信号RTT_C将ODT电路203中包括的端接电阻器(图3的RTT)的值调整为预设值。当第二内部芯片选择信号ICS2的逻辑电平从第一逻辑电平转变为第二逻辑电平时，操作控制电路217可以去激活电阻器值改变信号RTT_C。也就是说，当在半导体装置已经进入自刷新操作之后经过延迟时间时，操作控制电路217可以基于去激活的电阻器值改变信号RTT_C根据设置码OP的逻辑电平组合来设置端接电阻器RTT的值。因此，为了在半导体装置进入自刷新操作之后稳定地控制芯片选择信号CS_n的电平变化，当半导体装置进入自刷新操作时，操作控制电路217可以调整与接收芯片选择信号CS_n的芯片选择信号接收器205耦接的端接电阻器RTT的值，这使得可以防止在自刷新操作期间由芯片选择信号CS_n的电平变化引起的故障。
操作控制电路217可以基于命令脉冲SREP、第一内部芯片选择信号ICS1和第二内部芯片选择信号ICS2来控制使能信号EN的激活状态。当第一内部芯片选择信号ICS1在自刷新信号SREF被激活的时段中具有预设逻辑电平时，操作控制电路217可以去激活使能信号EN。也就是说，当在半导体装置已经进入自刷新操作之后经过延迟时间时，操作控制电路217可以基于去激活的使能信号EN禁止第一接收器207和包括在ODT电路203中的端接电阻器(图3的RTT)。因此，当在半导体装置已经进入自刷新操作之后经过延迟时间时，操作控制电路217可以将芯片选择信号接收器205的第一接收器207切换到芯片选择信号接收器205的第二接收器209，并且可以禁止耦接到芯片选择信号接收器205的端接电阻器RTT，从而减少在执行自刷新操作的时段期间消耗的功率。当在自刷新操作结束之后第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平转变为第一逻辑电平时，操作控制电路217可以激活使能信号EN。也就是说，当自刷新操作已经结束时，操作控制电路217可以基于激活的使能信号EN来使能端接电阻器RTT和第一接收器207。
内部电路219可以包括多个存储器单元(未示出)。内部电路219可以在内部自刷新信号ISREF被激活的时段期间对多个存储器单元执行刷新操作。
图3是示出图2所示的ODT电路203的示例的示图。如图3所示，ODT电路203可以包括内部设置码生成电路(IOP GEN)221、端接驱动器223和端接电阻器RTT。
内部设置码生成电路221可以基于设置码OP和电阻器值改变信号RTT_C生成内部设置码IOP。当电阻器值改变信号RTT_C被去激活时，内部设置码生成电路221可以输出设置码OP作为内部设置码IOP。也就是说，当电阻器值改变信号RTT_C被去激活时，内部设置码生成电路221可以生成具有与设置码OP的逻辑电平组合相同的逻辑电平组合的内部设置码IOP。例如，当电阻器值改变信号RTT_C被去激活时，内部设置码生成电路221可以将内部设置码IOP的逻辑电平组合设置为“H、H、H”，其等于设置码OP的逻辑电平组合。当电阻器值改变信号RTT_C被激活时，内部设置码生成电路221可以将内部设置码IOP的组合设置为预设组合。在不同的实施方式中，预设逻辑电平组合可以设置为各种组合。例如，当电阻器值改变信号RTT_C被激活时，内部设置码生成电路221可以将内部设置码IOP的逻辑电平组合设置为“H、L、L”，而不管设置码OP的逻辑电平组合如何。下面将参照图4和图5描述内部设置码生成电路221的配置和操作方法。
端接驱动器223可以包括开关元件223_1、223_2和223_3。在不同的实施方式中，开关元件的数量可被设置为各种值。开关元件223_1可以耦接在供应电压VDD的端子和内部节点nd11之间。开关元件223_2可以耦接在供应电压VDD的端子和内部节点nd12之间。开关元件223_3可以耦接在供应电压VDD的端子和内部节点nd13之间。在不同的实施方式中，每个开关元件的一端可耦接至地电压VSS的端子。内部设置码IOP的逻辑电平组合可以决定是否接通端接驱动器223中包括的开关元件223_1至223_3。例如，当内部设置码IOP的逻辑电平组合为“H、H、H”时，开关元件223_1至223_3可以全部接通。又例如，当内部设置码IOP的逻辑电平组合为“H、L、L”时，开关元件223_1可以接通，而开关元件223_2和223_3可以断开。也就是说，端接驱动器223的驱动能力可以根据内部设置码IOP的逻辑电平组合来调整。
端接电阻器RTT可以包括电阻元件R1、R2和R3。电阻元件的数量可以在不同的实施方式中变化。在不同的实施方式中，电阻元件R1、R2和R3的电阻值可被设置为各种值。电阻元件R1可以耦接在内部节点nd11和接收芯片选择信号CS_n的接收节点nd_RX之间。电阻元件R2可以耦接在接收节点nd_RX和内部节点nd12之间。电阻元件R3可以耦接在接收节点nd_RX和内部节点nd13之间。可以根据开关元件223_1至223_3是否接通来调整端接电阻器RTT的值。端接电阻器RTT可以在使能信号EN被激活的时段期间被使能。更具体地，当使能信号EN被激活时，电阻元件R1至R3可以被使能并且可以具有它们自己的电阻值。当使能信号EN被去激活时，电阻元件R1至R3可以被禁止以保持在高阻抗(High-Z)状态。
图4是示出图3所示的内部设置码生成电路221的示例的电路图。如图4所示，内部设置码生成电路221A可以包括或非门221A_1、221A_2和221A_3以及反相器221A_4、221A_5和221A_6。当电阻器值改变信号RTT_C被去激活为逻辑低电平时，或非门221A_1和反相器221A_4可以缓冲设置码的第一比特位OP<1>并且输出缓冲的比特位作为内部设置码的第一比特位IOP<1>。当电阻器值改变信号RTT_C被激活为逻辑高电平时，或非门221A_1和反相器221A_4可以将内部设置码的第一比特位IOP<1>设置为逻辑高电平。或非门221A_2和反相器221A_5的操作以及或非门221A_3和反相器221A_6的操作可以以与或非门221A_1和反相器221A_4相同的方式实现。
图5是示出图3所示的内部设置码生成电路221的另一示例的电路图。如图5所示，内部设置码生成电路221B可以包括反相器221B_1、221B_5、221B_6和221B_7以及与非门221B_2、221B_3和221B_4。反相器221B_1可以反相和缓冲电阻器值改变信号RTT_C，并且可以输出反相和缓冲的信号作为反相电阻器值改变信号RTT_CB。当反相电阻器值改变信号RTT_CB处于逻辑高电平时，与非门221B_2和反相器221B_5可以缓冲设置码的第一比特位OP<1>并且输出缓冲的比特位作为内部设置码的第一比特位IOP<1>。当反相电阻器值改变信号RTT_CB处于逻辑低电平时，与非门221B_2和反相器221B_5可以将内部设置码的第一比特位IOP<1>设置为逻辑低电平。与非门221B_3和反相器221B_6的操作以及与非门221B_4和反相器221B_7的操作以与与非门221B_2和反相器221B_5相同的方式实现。
图6是示出图2所示的第一接收器207的示例的电路图。如图6所示，第一接收器207可以包括电荷供应电路231和电荷释放电路233。
电荷供应电路231可以包括PMOS晶体管231_1和231_2。PMOS晶体管231_1可以耦接在供应电压VDD的端子和内部节点nd21之间。PMOS晶体管231_1可以根据内部节点nd21的电平向内部节点nd21供应电荷。PMOS晶体管231_2可以耦接在供应电压VDD的端子和输出节点nd22之间。PMOS晶体管231_2可以根据内部节点nd21的电平向输出第一内部芯片选择信号ICS1的输出节点nd22供应电荷。
电荷释放电路233可以包括NMOS晶体管233_1、233_2和233_3。NMOS晶体管233_1可以耦接在内部节点nd21和内部节点nd23之间，并且根据芯片选择信号CS_n而导通。NMOS晶体管233_2可以耦接在输出节点nd22和内部节点nd23之间，并且可以根据参考电压VREF_CS而导通。NMOS晶体管233_3可以耦接在地电压VSS的端子和内部节点nd23之间。当使能信号EN被激活为逻辑高电平时，NMOS晶体管233_3可以释放内部节点nd23的电荷。当使能信号EN具有逻辑高电平并且芯片选择信号CS_n具有高于参考电压VREF_CS的电平时，电荷释放电路233可以将从内部节点nd21释放的电荷量增加至大于从输出节点nd22释放的电荷量。因此，输出第一内部芯片选择信号ICS1的输出节点nd22可以被驱动为逻辑高电平。当使能信号EN具有逻辑高电平并且芯片选择信号CS_n具有低于参考电压VREF_CS的电平时，电荷释放电路233可以将从输出节点nd22释放的电荷量增加至大于从内部节点nd21释放的电荷量。因此，输出第一内部芯片选择信号ICS1的输出节点nd22可以被驱动为逻辑低电平。
图7是示出图2所示的第二接收器209的示例的电路图。如图7所示，第二接收器209可以包括第一驱动电路241和第二驱动电路243。
第一驱动电路241可以包括PMOS晶体管241_1和241_2以及NMOS晶体管241_3和241_4。PMOS晶体管241_1可以耦接在供应电压VDD的端子和PMOS晶体管241_2之间，并且可以根据反相自刷新信号SREFB的逻辑电平而导通。反相自刷新信号SREFB可以通过反相和缓冲自刷新信号SREF来生成。PMOS晶体管241_2可以耦接在PMOS晶体管241_1和内部节点nd31之间，并且可以根据芯片选择信号CS_n的电平而导通。当PMOS晶体管241_1和PMOS晶体管241_2两者根据反相自刷新信号SREFB和芯片选择信号CS_n均被导通时，PMOS晶体管241_1和PMOS晶体管241_2可以将内部节点nd31驱动为逻辑高电平。NMOS晶体管241_3可以耦接在地电压VSS的端子和NMOS晶体管241_4之间，并且可以根据自刷新信号SREF的逻辑电平而导通。NMOS晶体管241_4可以耦接在内部节点nd31和NMOS晶体管241_3之间，并且可以根据芯片选择信号CS_n的电平而导通。当NMOS晶体管241_3和NMOS晶体管241_4两者根据自刷新信号SREF和芯片选择信号CS_n均被导通时，NMOS晶体管241_3和NMOS晶体管241_4可以将内部节点nd31驱动为逻辑低电平。
第二驱动电路243可以包括PMOS晶体管243_1和NMOS晶体管243_2。PMOS晶体管243_1可以耦接在供应电压VDD的端子和输出第二内部芯片选择信号ICS2的输出节点nd32之间。当内部节点nd31被驱动为逻辑低电平时，PMOS晶体管243_1可以将输出节点nd32驱动为逻辑高电平。NMOS晶体管243_2可以耦接在地电压VSS的端子和输出节点nd32之间。当内部节点nd31被驱动为逻辑高电平时，NMOS晶体管243_2可以将输出节点nd32驱动为逻辑低电平。
图8是示出图2所示的命令脉冲生成电路215的示例的示图。如图8所示，命令脉冲生成电路215可以包括第一锁存电路(LAT)251、第二锁存电路(LAT)253和命令解码器255。
第一锁存电路251可以与内部时钟ICK同步地锁存内部命令地址ICA，并且输出锁存的内部命令地址ICA作为锁存命令地址ICA_LAT。
第二锁存电路253可以与内部时钟ICK同步地锁存第一内部芯片选择信号ICS1，并且输出锁存的第一内部芯片选择信号ICS1作为锁存芯片选择信号ICS_LAT。
命令解码器255可以通过基于锁存芯片选择信号ICS_LAT对锁存命令地址ICA_LAT解码来生成命令脉冲SREP。更具体地，当锁存芯片选择信号ICS_LAT具有预设逻辑电平时，命令解码器255可以通过对具有用于进入自刷新操作的逻辑电平组合的锁存命令地址ICA_LAT解码来生成命令脉冲SREP。
图9是示出图2所示的操作控制电路217的示例的框图。如图9所示，操作控制电路217可以包括自刷新控制电路260和内部操作控制电路270。
自刷新控制电路260可以包括自刷新信号生成电路(SREF GEN)261和内部自刷新信号生成电路(ISREF GEN)263。自刷新控制电路260可以基于命令脉冲SREP、第一内部芯片选择信号ICS1和第二内部芯片选择信号ICS2生成自刷新信号SREF和内部自刷新信号ISREF。
自刷新信号生成电路261可以基于命令脉冲SREP和第二内部芯片选择信号ICS2生成自刷新信号SREF。自刷新信号生成电路261可以与被激活用于进入自刷新操作的命令脉冲SREP被去激活的时间点同步地激活自刷新信号SREF。当在自刷新操作结束之后第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平转变为第一逻辑电平时，自刷新信号生成电路261可以去激活自刷新信号SREF。下面将参照图10详细描述自刷新信号生成电路261的配置和操作方法。
内部自刷新信号生成电路263可以基于命令脉冲SREP、自刷新信号SREF和第一内部芯片选择信号ICS1生成内部自刷新信号ISREF。内部自刷新信号生成电路263可以与被激活用于进入自刷新操作的命令脉冲SREP被去激活的时间点同步地激活内部自刷新信号ISREF。当第一内部芯片选择信号ICS1在自刷新信号SREF被去激活的时段中具有预设逻辑电平时，内部自刷新信号生成电路263可以去激活内部自刷新信号ISREF。也就是说，当在自刷新操作结束之后经过结束延迟时间之后第一内部芯片选择信号ICS1具有预设逻辑电平时，内部自刷新信号生成电路263可以去激活内部自刷新信号ISREF。下面将参照图11详细描述内部自刷新信号生成电路263的配置和操作方法。
内部操作控制电路270可以包括使能信号生成电路(EN GEN)271、标志生成电路(FLAG GEN)273和电阻器值改变信号生成电路(RTT_C GEN)275。内部操作控制电路270可以基于自刷新信号SREF、第一内部芯片选择信号ICS1和第二内部芯片选择信号ICS2生成使能信号EN和电阻器值改变信号RTT_C。
使能信号生成电路271可以基于自刷新信号SREF、标志FLAG、第一内部芯片选择信号ICS1和第二内部芯片选择信号ICS2来生成使能信号EN。标志FLAG可以被激活以指示使能信号EN被去激活，并且可以被去激活以指示使能信号EN被激活。当自刷新信号SREF被去激活时，使能信号生成电路271可以激活使能信号EN。当第一内部芯片选择信号ICS1在自刷新信号SREF被激活的时段中具有预设逻辑电平时，使能信号生成电路271可以去激活使能信号EN。也就是说，当第一内部芯片选择信号ICS1在半导体装置已经进入自刷新操作之后经过延迟时间之后具有预设逻辑电平时，使能信号生成电路271可以去激活使能信号EN。当在标志FLAG被激活的情况下第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平转变为第一逻辑电平时，使能信号生成电路271可以激活使能信号EN。也就是说，当基于指示使能信号EN被去激活的标志FLAG、在自刷新操作结束之后第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平转变为第一逻辑电平时，使能信号生成电路271可以激活使能信号EN。下面将参照图12详细描述使能信号生成电路271的配置和操作方法。
标志生成电路273可以基于使能信号EN和第二内部芯片选择信号ICS2生成标志FLAG。当在使能信号EN被去激活的情况下第二内部芯片选择信号ICS2具有第二逻辑电平时，标志生成电路273可以激活标志FLAG以指示使能信号EN被去激活。当使能信号EN被激活时，标志生成电路273可以去激活标志FLAG以指示使能信号EN被激活。下面将参照图13详细描述标志生成电路273的配置和操作方法。
电阻器值改变信号生成电路275可以基于自刷新信号SREF和标志FLAG生成电阻器值改变信号RTT_C。当在标志FLAG被去激活的情况下自刷新信号SREF被激活时，电阻器值改变信号生成电路275可以激活电阻器值改变信号RTT_C。也就是说，当自刷新信号SREF基于指示使能信号EN被激活的标志FLAG而被激活时，电阻器值改变信号生成电路275可以激活电阻器值改变信号RTT_C。当标志FLAG被激活时，电阻器值改变信号生成电路275可以去激活电阻器值改变信号RTT_C。也就是说，电阻器值改变信号生成电路275可以基于指示使能信号EN被去激活的标志FLAG来去激活电阻器值改变信号RTT_C。下面将参照图14详细描述电阻器值改变信号生成电路275的配置和操作方法。
图10是示出图9所示的自刷新信号生成电路261的示例的电路图。如图10所示，自刷新信号生成电路261可以包括第一脉冲生成电路281和第一激活控制电路283。
当在自刷新操作结束之后第二内部芯片选择信号ICS2的逻辑电平从逻辑低电平转变为逻辑高电平时，第一脉冲生成电路281可以生成具有逻辑低电平的第一自刷新结束脉冲SPXP1。第一脉冲生成电路281可被实现为反相器281_1、281_2和281_3以及与非门281_4。
第一激活控制电路283可以基于第一自刷新结束脉冲SRXP1和用于进入自刷新操作的命令脉冲SREP来控制自刷新信号SREF的激活状态。第一激活控制电路283可以与被激活为逻辑高电平的命令脉冲SREP被去激活为逻辑低电平的时间点同步地将自刷新信号SREF激活为逻辑高电平。当第一自刷新结束脉冲SRXP1具有逻辑低电平时，第一激活控制电路283可以将自刷新信号SREF去激活为逻辑低电平。第一激活控制电路283可以包括反相器283_1和283_5以及与非门283_2、283_3和283_4。反相器283_1可以将命令脉冲SREP反相和缓冲，并且将反相和缓冲的脉冲输出到内部节点nd41。当内部节点nd41被驱动为逻辑低电平时，与非门283_2和283_3可以将内部节点nd42驱动为逻辑高电平。当第一自刷新结束脉冲SRXP1具有逻辑低电平时，与非门283_2和283_3可以将内部节点nd42驱动为逻辑低电平。与非门283_2和283_3可以在初始化操作期间基于具有逻辑低电平的复位信号RSTB将内部节点nd42初始化为逻辑低电平。当内部节点nd41被驱动为逻辑低电平时，与非门283_4和反相器283_5可以将自刷新信号SREF设置为逻辑低电平。当内部节点nd41被驱动为逻辑高电平时，与非门283_4和反相器283_5可以缓冲内部节点nd42的信号并且输出缓冲的信号作为自刷新信号SREF。
图11是示出图9所示的内部自刷新信号生成电路263的示例的电路图。如图11所示，内部自刷新信号生成电路263可以包括第二脉冲生成电路291和第二激活控制电路293。
当第一内部芯片选择信号ICS1在自刷新信号SREF被去激活为逻辑低电平的时段中具有逻辑低电平时，第二脉冲生成电路291可以生成具有逻辑低电平的第二自刷新结束脉冲SRXP2。第二脉冲生成电路291可以实现为反相器291_1和291_2以及与非门291_3。
第二激活控制电路293可以基于第二自刷新结束脉冲SRXP2和用于进入自刷新操作的命令脉冲SREP来控制内部自刷新信号ISREF的激活状态。第二激活控制电路293可以与被激活为逻辑高电平的命令脉冲SREP被去激活为逻辑低电平的时间点同步地将内部自刷新信号ISREF激活为逻辑高电平。当第二自刷新结束脉冲SRXP2具有逻辑低电平时，第二激活控制电路293可以将内部自刷新信号ISREF去激活为逻辑低电平。第二激活控制电路293可以包括反相器293_1和293_5以及与非门293_2、293_3和293_4。第二激活控制电路293的操作方法可以以与图10所示的第一激活控制电路283的操作方法相同的方式实现。
图12是示出图9所示的使能信号生成电路271的示例的电路图。如图12所示，使能信号生成电路271可以包括第三脉冲生成电路301和第三激活控制电路303。
当基于具有逻辑高电平以指示使能信号EN被去激活的标志FLAG在自刷新操作结束之后、第二内部芯片选择信号ICS2的逻辑电平从逻辑低电平转变为逻辑高电平时，第三脉冲生成电路301可以生成具有逻辑低电平的第三自刷新结束脉冲SRXP3。第三脉冲生成电路301可被实现为反相器301_1、301_2、301_3和301_5以及与非门301_4和301_6。
第三激活控制电路303可以基于自刷新信号SREF、第一内部芯片选择信号ICS1和第三自刷新结束脉冲SRXP3来控制使能信号EN的激活状态。第三激活控制电路303可以在自刷新信号SREF被去激活为逻辑低电平的时段期间将使能信号EN激活为逻辑高电平。当在自刷新信号SREF被激活为逻辑高电平的时段中第一内部芯片选择信号ICS1具有逻辑低电平时，第三激活控制电路303可以将使能信号EN去激活为逻辑低电平。当第三自刷新结束脉冲SRXP3具有逻辑低电平时，第三激活控制电路303可以将使能信号EN激活为逻辑高电平。第三激活控制电路303可以包括与非门303_1、303_3和303_4以及反相器303_2、303_5和303_6。当自刷新信号SREF或第三自刷新结束脉冲SRXP3具有逻辑低电平时，与非门303_1和反相器303_2可以将内部节点nd61驱动为逻辑低电平。当内部节点nd61被驱动为逻辑低电平时，与非门303_3和303_4可以将内部节点nd62驱动为逻辑高电平。当自刷新信号SREF和第三自刷新结束脉冲SRXP3两者均具有逻辑高电平时，与非门303_1和反相器303_2可以将内部节点nd61驱动为逻辑高电平。当内部节点nd61被驱动为逻辑高电平并且第一内部芯片选择信号ICS1具有逻辑低电平时，与非门303_3和303_4可以将内部节点nd62驱动为逻辑低电平。与非门303_3和303_4可以在初始化操作期间基于具有逻辑低电平的复位信号RSTB将内部节点nd62初始化为逻辑高电平。反相器303_5和303_6可以缓冲内部节点nd62的信号并且输出缓冲的信号作为使能信号EN。
图13是示出图9所示的标志生成电路273的示例的电路图。如图13所示，标志生成电路273可以包括第四脉冲生成电路311和第四激活控制电路313。
第四脉冲生成电路311可以基于使能信号EN和第二内部芯片选择信号ICS2生成内部脉冲IPUL。当使能信号EN被激活为逻辑高电平时，第四脉冲生成电路311可以将内部脉冲IPUL驱动为逻辑低电平。当使能信号EN被去激活为逻辑低电平并且第二内部芯片选择信号ICS2具有逻辑低电平时，第四脉冲生成电路311可以将内部脉冲IPUL驱动为逻辑高电平。第四脉冲生成电路311可以实现为或非门311_1。
第四激活控制电路313可以基于使能信号EN和内部脉冲IPUL来控制标志FLAG的激活状态。当使能信号EN被激活为逻辑高电平时，第四激活控制电路313可以将标志FLAG去激活为逻辑低电平。当内部脉冲IPUL处于逻辑高电平时，第四激活控制电路313可以将标志FLAG激活为逻辑高电平。第四激活控制电路313可以包括反相器313_1、313_4和313_5以及与非门313_2和313_3。当使能信号EN具有逻辑高电平时，反相器313_1可以将内部节点nd71驱动为逻辑低电平。当内部节点nd71被驱动为逻辑低电平时，与非门313_2和313_3可以将内部节点nd72驱动为逻辑高电平。当内部脉冲IPUL具有逻辑高电平时，反相器313_4可以将内部节点nd73驱动为逻辑低电平。当内部节点nd73被驱动为逻辑低电平时，与非门313_2和313_3可以将内部节点nd72驱动为逻辑低电平。反相器313_5可以将内部节点nd72的信号反相和缓冲，并且可以输出反相和缓冲的信号作为标志FLAG。
图14是示出图9所示的电阻器值改变信号生成电路275的示例的电路图。如图14所示，电阻器值改变信号生成电路275可以包括反相器275_1和275_3以及与非门275_2。反相器275_1可以通过反相和缓冲标志FLAG来生成反相标志FLAGB。反相标志FLAGB可以具有逻辑高电平以指示使能信号(图9的EN)被激活。反相标志FLAGB可以具有逻辑低电平以指示使能信号EN被去激活。当自刷新信号SREF被激活为逻辑高电平并且反相标志FLAGB具有逻辑高电平以指示使能信号(图9的EN)被激活时，与非门275_2和反相器275_3可以将电阻器值改变信号RTT_C激活为逻辑高电平。当反相标志FLAGB具有逻辑低电平以指示使能信号EN被去激活时，与非门275_2和反相器275_3可以将电阻器值改变信号RTT_C去激活为逻辑低电平。
图15是用于描述当图2所示的半导体装置120进入自刷新操作时执行的操作的时序图。如图15所示，半导体装置120可以从控制器(图1的110)接收时钟CK、芯片选择信号CS_n和命令地址CA。芯片选择信号CS_n的预设电平可被设置为供应电压VDD的电平，芯片选择信号CS_n的第一目标电平可被设置在供应电压VDD的电平和供应电压VDD的电平的一半之间，并且芯片选择信号CS_n的第二目标电平可被设置为地电压VSS的电平。
在步骤S11中，当芯片选择信号CS_n的电平从预设电平转变为第一目标电平使得半导体装置进入自刷新操作时，第一接收器207可以通过将芯片选择信号CS_n的电平与参考电压VREF_CS的电平进行比较来将第一内部芯片选择信号ICS1设置为预设逻辑电平。
在步骤S13中，当第一内部芯片选择信号ICS1具有预设逻辑电平时，命令脉冲生成电路215可以从具有用于进入自刷新操作的逻辑电平组合的命令地址CA生成命令脉冲SREP。
在步骤S15中，操作控制电路217可以基于命令脉冲SREP激活自刷新信号SREF和内部自刷新信号ISREF。操作控制电路217可以基于激活的自刷新信号SREF来使能第二接收器209。在步骤S17中，操作控制电路217可以基于激活的自刷新信号SREF激活电阻器值改变信号RTT_C，用于将端接电阻器(图3的RTT)的值调整为预设值。
图16是用于描述当在图2所示的半导体装置120已经进入自刷新操作之后经过延迟时间td1时执行的操作的时序图。
在步骤S21中，当在半导体装置已经进入自刷新操作之后经过延迟时间td1之后芯片选择信号CS_n的电平从预设电平转变为第二目标电平时，第一接收器207可以通过将芯片选择信号CS_n的电平与参考电压VREF_CS的电平进行比较来将第一内部芯片选择信号ICS1设置为预设逻辑电平。
在步骤S23中，当第一内部芯片选择信号ICS1在自刷新信号SREF被激活的时段中具有预设逻辑电平时，操作控制电路217可以去激活使能信号EN以禁止第一接收器207和端接电阻器(图3的RTT)。因此，当在半导体装置已经进入自刷新操作之后经过延迟时间td1时，操作控制电路217可以将芯片选择信号接收器205的第一接收器207切换到芯片选择信号接收器205的第二接收器209。
在步骤S25中，当在半导体装置已经进入自刷新操作之后经过延迟时间td1之后芯片选择信号CS_n的电平从预设电平转变为第二目标电平时，第二接收器209可以将第二内部芯片选择信号ICS2的逻辑电平从第一逻辑电平改变为第二逻辑电平。
在步骤S27中，当第二内部芯片选择信号ICS2的逻辑电平在使能信号EN被去激活的时段中从第一逻辑电平转变为第二逻辑电平时，操作控制电路217可以激活标志(图9的FLAG)。在步骤S29中，当标志FLAG被激活时，操作控制电路217可以去激活电阻器值改变信号RTT_C以将端接电阻器(图3的RTT)的值设置为由模式寄存器201设置的值。
图17是用于描述当图2所示的半导体装置120结束自刷新操作时执行的操作的时序图。
在步骤S31中，当芯片选择信号CS_n的电平从第二目标电平转变为预设电平使得半导体装置结束自刷新操作时，第二接收器209可以将第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平改变为第一逻辑电平。
在步骤S33中，当第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平转变为第一逻辑电平时，操作控制电路217可以去激活自刷新信号SREF。操作控制电路217可以基于去激活的自刷新信号SREF禁止第二接收器209。此外，在步骤S33中，当第二内部芯片选择信号ICS2的逻辑电平从第二逻辑电平转变为第一逻辑电平时，操作控制电路217可以基于激活的标志(图9的FLAG)激活使能信号EN以使能第一接收器207和端接电阻器(图3的RTT)。因此，当半导体装置结束自刷新操作时，操作控制电路217可以将芯片选择信号接收器205的第二接收器209切换到芯片选择信号接收器205的第一接收器207。
在步骤S35中，当使能信号EN被激活时，操作控制电路217可以将激活的标志FLAG去激活。
图18是用于描述当在图2所示的半导体装置120已经进入自刷新操作之后经过结束延迟时间td2时执行的操作的时序图。
在步骤S41中，当在半导体装置已经结束自刷新操作之后经过结束延迟时间td2之后芯片选择信号CS_n的电平从预设电平转变为第一目标电平时，第一接收器207可以将芯片选择信号CS_n的电平与参考电压VREF_CS的电平进行比较，并且将第一内部芯片选择信号ICS1设置为预设逻辑电平。
在步骤S43中，当第一内部芯片选择信号ICS1在自刷新信号SREF被去激活的时段中具有预设逻辑电平时，操作控制电路217可以去激活内部自刷新信号ISREF。
如上所述，根据本实施方式的半导体装置可以在半导体装置进入自刷新操作时调整与接收芯片选择信号的接收器耦接的端接电阻器的值，以稳定地控制芯片选择信号的电平变化，从而防止在自刷新操作中因芯片选择信号的电平变化引起的故障。此外，当半导体装置已经进入自刷新操作之后经过延迟时间时，半导体装置可以切换接收芯片选择信号的接收器，并且禁止与接收芯片选择信号的接收器耦接的端接电阻器，从而减少在执行自刷新操作期间消耗的功率。
根据一些实施方式，当半导体装置进入自刷新操作时，半导体装置可以调整与接收芯片选择信号的接收器耦接的端接电阻器的值，以稳定地控制芯片选择信号的电平变化，从而防止在自刷新操作中因芯片选择信号的电平变化引起的故障。
此外，当在半导体装置已经进入自刷新操作之后经过延迟时间时，半导体装置可以切换接收芯片选择信号的接收器，并且禁止与接收芯片选择信号的接收器耦接的端接电阻器，从而减少在执行自刷新操作的时段期间消耗的功率。
尽管出于说明性目的公开了本教导的一些实施方式，但是本领域技术人员将认识到，在不背离所附权利要求限定的本教导的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (20)

1.一种半导体装置，包括：
第一接收器，从耦接到端接电阻器的接收节点接收芯片选择信号以及生成第一内部芯片选择信号；
命令脉冲生成电路，基于内部命令地址和所述第一内部芯片选择信号生成用于进入自刷新操作的命令脉冲；以及
操作控制电路，当所述半导体装置基于所述命令脉冲进入所述自刷新操作时，生成调整所述端接电阻器的值的电阻器值改变信号。
2.根据权利要求1所述的半导体装置，还包括片上端接ODT电路，所述ODT电路包括所述端接电阻器，
其中，所述ODT电路：
当所述电阻器值改变信号被激活时，将所述端接电阻器的值设置为预设值，以及
当所述电阻器值改变信号被去激活时，将所述端接电阻器的值设置为由模式寄存器设置的值。
3.根据权利要求1所述的半导体装置，其中，当所述芯片选择信号的电平从预设电平转变为第一目标电平以使得所述半导体装置进入所述自刷新操作时，所述第一接收器将所述第一内部芯片选择信号的逻辑电平设置为预设逻辑电平。
4.根据权利要求3所述的半导体装置，其中，所述第一接收器被实现为差分放大器，所述差分放大器放大所述芯片选择信号的电平和参考电压的电平之间的差，以及驱动输出所述第一内部芯片选择信号的输出节点，
其中，所述参考电压的电平被设置为介于所述预设电平与所述第一目标电平之间。
5.根据权利要求3所述的半导体装置，其中，当所述第一内部芯片选择信号具有所述预设逻辑电平时，所述命令脉冲生成电路通过对具有用于进入所述自刷新操作的逻辑电平组合的所述内部命令地址解码来生成所述命令脉冲。
6.根据权利要求3所述的半导体装置，其中，当在所述半导体装置已经进入所述自刷新操作之后经过一延迟时间之后、所述芯片选择信号的电平从所述预设电平转变为第二目标电平时，所述第一接收器将所述第一内部芯片选择信号的逻辑电平设置为所述预设逻辑电平，
其中，所述预设电平与所述第二目标电平之间的差被设置为大于所述预设电平与所述第一目标电平之间的差的值。
7.根据权利要求6所述的半导体装置，其中，所述操作控制电路：
当所述半导体装置基于所述命令脉冲进入所述自刷新操作时，激活自刷新信号，以及
在所述自刷新信号被激活的时段期间，当所述第一内部芯片选择信号具有所述预设逻辑电平时，禁止所述端接电阻器和所述第一接收器。
8.根据权利要求1所述的半导体装置，还包括第二接收器，所述第二接收器从所述接收节点接收所述芯片选择信号以及生成第二内部芯片选择信号。
9.根据权利要求8所述的半导体装置，其中，所述第二接收器被实现为互补金属氧化物半导体CMOS缓冲器，所述CMOS缓冲器根据所述芯片选择信号的电平驱动输出所述第二内部芯片选择信号的输出节点。
10.根据权利要求8所述的半导体装置，其中，所述操作控制电路在所述半导体装置基于所述命令脉冲进入所述自刷新操作时使能所述第二接收器。
11.根据权利要求8所述的半导体装置，其中，当在所述半导体装置已经进入所述自刷新操作之后经过延迟时间之后、所述芯片选择信号的电平从所述预设电平转变为第二目标电平时，所述第二接收器将所述第二内部芯片选择信号的逻辑电平从第一逻辑电平改变为第二逻辑电平。
12.根据权利要求11所述的半导体装置，其中，当所述第二内部芯片选择信号的逻辑电平从所述第一逻辑电平转变为所述第二逻辑电平时，所述操作控制电路去激活所述电阻器值改变信号。
13.根据权利要求11所述的半导体装置，其中，当所述芯片选择信号的电平从所述第二目标电平转变为所述预设电平以使得所述半导体装置结束所述自刷新操作时，所述第二接收器将所述第二内部芯片选择信号的逻辑电平从所述第二逻辑电平改变为所述第一逻辑电平。
14.根据权利要求13所述的半导体装置，其中，当所述第二内部芯片选择信号的逻辑电平从所述第二逻辑电平转变为所述第一逻辑电平时，所述操作控制电路使能所述端接电阻器和所述第一接收器。
15.根据权利要求13所述的半导体装置，其中，当所述第二内部芯片选择信号的逻辑电平从所述第二逻辑电平转变为所述第一逻辑电平时，所述操作控制电路禁止所述第二接收器。
16.一种半导体装置，包括：
操作控制电路，当芯片选择信号的电平转变为使得所述半导体装置进入自刷新操作时生成电阻器值改变信号；以及
片上端接ODT电路，包括耦接到接收所述芯片选择信号的接收节点的端接电阻器，并且基于所述电阻器值改变信号调整所述端接电阻器的值。
17.根据权利要求16所述的半导体装置，其中，当所述芯片选择信号的电平从预设电平转变为第一目标电平以使得所述半导体装置进入所述自刷新操作时，所述操作控制电路激活所述电阻器值改变信号。
18.根据权利要求17所述的半导体装置，其中，当所述电阻器值改变信号被激活时，所述ODT电路将所述端接电阻器的值从由模式寄存器设置的值调整为预设值。
19.根据权利要求17所述的半导体装置，其中，当所述芯片选择信号的电平从所述预设电平转变为第二目标电平以使得所述半导体装置进入所述自刷新操作时，所述操作控制电路去激活所述电阻器值改变信号，
其中，所述预设电平与所述第二目标电平之间的差被设置为大于所述预设电平与所述第一目标电平之间的差的值。
20.根据权利要求19所述的半导体装置，其中，当所述电阻器值改变信号被去激活时，所述ODT电路将所述端接电阻器的值设置为由模式寄存器设置的值。
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