JPH0855478A

JPH0855478A - アドレス遷移検出器

Info

Publication number: JPH0855478A
Application number: JP6191387A
Authority: JP
Inventors: Masanori Kasuda; 賢範粕田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-08-15
Filing date: 1994-08-15
Publication date: 1996-02-27

Abstract

(57)【要約】【目的】アドレス信号の遷移を検出するために半導体記
憶装置に内蔵されるＡＴＤに関し、ノイズ等により短い
時間間隔でアドレス信号が遷移する場合においても、活
性レベル幅の十分なＡＴＤ信号を出力し、活性レベル幅
の不十分なＡＴＤ信号が出力されることにより発生する
誤動作を回避する。【構成】ノイズ等により短い時間間隔でアドレス信号Ａ
ＩＮ及び反転アドレス信号／ＡＩＮが遷移した場合に
は、ダイナミック型ＡＴＤ２１から、インバータ２個分
の遅延時間をＬレベル（活性レベル）とするＡＴＤ信号
Ｂを出力させ、インバータ２個分の遅延時間をＬレベル
（活性レベル）とするＡＴＤ信号Ｃを得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレス信号の遷移を
検出するために半導体記憶装置に内蔵されるアドレス遷
移検出器（address transition detector．以下、ＡＴ
Ｄという）に関する。

【０００２】近年、たとえば、ＤＲＡＭ（dynamic rand
om access memory）においては、高速化・高機能化を達
成するために、外部から供給するアドレス・ストローブ
信号によってアドレス信号をラッチする方式に代わり、
アドレス信号の遷移を内部で検出してアドレス信号をラ
ッチする、いわゆる、フロー・スルー・ラッチ（flowth
rough latch）方式が採用されるようになってきた。

【０００３】

【従来の技術】従来、フロー・スルー・ラッチ方式を採
用するＤＲＡＭに内蔵されるＡＴＤとして、例えば、図
１９にその回路図を示すようなものが知られている。

【０００４】図中、ＡＩＮはアドレス信号、／ＡＩＮは
アドレス信号ＡＩＮと反転関係にある反転アドレス信
号、１、２はアドレス信号ＡＩＮを遅延するインバー
タ、３、４は反転アドレス信号／ＡＩＮを遅延するイン
バータであり、これらインバータ１〜４は、その遅延時
間ＴＤを同一とされている。

【０００５】また、５は電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線、６はアドレス信号ＡＩＮにより導通（以下、
ＯＮという）、非導通（以下、ＯＦＦという）が制御さ
れるｐＭＯＳトランジスタ、７はインバータ２の出力に
よりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタで
ある。

【０００６】また、８は反転アドレス信号／ＡＩＮによ
りＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、９
はインバータ４の出力によりＯＮ、ＯＦＦが制御される
ｐＭＯＳトランジスタである。

【０００７】また、１０はインバータ２の出力によりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタ、１１は
反転アドレス信号／ＡＩＮによりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。

【０００８】また、１２はインバータ４の出力によりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタ、１３は
アドレス信号ＡＩＮによりＯＮ、ＯＦＦが制御されるｎ
ＭＯＳトランジスタである。

【０００９】また、１４はアドレス信号の遷移を検出し
てなるアドレス遷移検出信号（以下、ＡＴＤ信号とい
う）が出力されるノードである。

【００１０】図２０及び図２１〜図２５は、それぞれ、
このＡＴＤの動作を説明するための波形図及び回路図で
ある。

【００１１】ここに、図２１に示すように、アドレス信
号ＡＩＮ＝Ｈレベル、反転アドレス信号／ＡＩＮ＝Ｌレ
ベルで安定している場合には、インバータ２の出力＝Ｈ
レベル、インバータ４の出力＝Ｌレベルとなっている。

【００１２】この結果、ｐＭＯＳトランジスタ６、７＝
ＯＦＦ、ｐＭＯＳトランジスタ８、９＝ＯＮ、ｎＭＯＳ
トランジスタ１０、１３＝ＯＮ、ｎＭＯＳトランジスタ
１１、１２＝ＯＦＦとなっている。

【００１３】したがって、この場合には、ノード１４は
ｐＭＯＳトランジスタ８、９を介して電源電圧ＶＣＣに
よりチャージアップされており、ＡＴＤ信号＝Ｈレベル
（非活性レベル）にリセットされている。

【００１４】この状態から、図２２に示すように、アド
レス信号ＡＩＮ＝Ｌレベル、反転アドレス信号／ＡＩＮ
＝Ｈレベルに遷移すると、ｐＭＯＳトランジスタ６＝Ｏ
Ｎ、ｐＭＯＳトランジスタ８＝ＯＦＦ、ｎＭＯＳトラン
ジスタ１１＝ＯＮ、ｎＭＯＳトランジスタ１３＝ＯＦＦ
となる。

【００１５】しかし、この場合、インバータ２個分の遅
延時間２ＴＤが経過するまでは、インバータ２の出力＝
Ｈレベル、インバータ４の出力＝Ｌレベルが維持され、
ｐＭＯＳトランジスタ７＝ＯＦＦ、ｐＭＯＳトランジス
タ９＝ＯＮ、ｎＭＯＳトランジスタ１０＝ＯＮ、ｎＭＯ
Ｓトランジスタ１２＝ＯＦＦの状態が維持される。

【００１６】したがって、この場合には、ノード１４
は、ｎＭＯＳトランジスタ１０、１１を介してディスチ
ャージされ、ＡＴＤ信号＝Ｌレベル（活性レベル）にセ
ットされる。

【００１７】その後、インバータ２個分の遅延時間２Ｔ
Ｄが経過すると、図２３に示すように、インバータ２の
出力＝Ｌレベル、インバータ４の出力＝Ｈレベルとな
り、ｐＭＯＳトランジスタ７＝ＯＮ、ｐＭＯＳトランジ
スタ９＝ＯＦＦ、ｎＭＯＳトランジスタ１０＝ＯＦＦ、
ｎＭＯＳトランジスタ１２＝ＯＮとなる。

【００１８】したがって、この場合には、ノード１４
は、ｐＭＯＳトランジスタ６、７を介して電源電圧ＶＣ
Ｃによりチャージアップされ、ＡＴＤ信号＝Ｈレベル
（非活性レベル）にリセットされる。

【００１９】その後、図２４に示すように、アドレス信
号ＡＩＮ＝Ｈレベル、反転アドレス信号／ＡＩＮ＝Ｌレ
ベルに遷移すると、ｐＭＯＳトランジスタ６＝ＯＦＦ、
ｐＭＯＳトランジスタ８＝ＯＮ、ｎＭＯＳトランジスタ
１１＝ＯＦＦ、ｎＭＯＳトランジスタ１３＝ＯＮとな
る。

【００２０】しかし、この場合、インバータ２個分の遅
延時間２ＴＤが経過するまでは、インバータ２の出力＝
Ｌレベル、インバータ４の出力＝Ｈレベルが維持され、
ｐＭＯＳトランジスタ７＝ＯＮ、ｐＭＯＳトランジスタ
９＝ＯＦＦ、ｎＭＯＳトランジスタ１０＝ＯＦＦ、ｎＭ
ＯＳトランジスタ１２＝ＯＮの状態が維持される。

【００２１】したがって、この場合には、ノード１４
は、ｎＭＯＳトランジスタ１２、１３を介してディスチ
ャージされ、ＡＴＤ信号＝Ｌレベル（活性レベル）にセ
ットされる。

【００２２】その後、インバータ２個分の遅延時間２Ｔ
Ｄが経過すると、図２５に示すように、インバータ２の
出力＝Ｈレベル、インバータ４の出力＝Ｌレベルにな
り、ｐＭＯＳトランジスタ７＝ＯＦＦ、ｐＭＯＳトラン
ジスタ９＝ＯＮ、ｎＭＯＳトランジスタ１０＝ＯＮ、ｎ
ＭＯＳトランジスタ１２＝ＯＦＦとなる。

【００２３】したがって、この場合には、ノード１４
は、ｐＭＯＳトランジスタ８、９を介して電源電圧ＶＣ
Ｃによりチャージアップされ、ＡＴＤ信号＝Ｈレベル
（非活性レベル）にリセットされる。

【００２４】このように、図１９に示すＡＴＤにおいて
は、図２０に示すように、アドレス信号ＡＩＮ及び反転
アドレス信号／ＡＩＮがインバータ２個分の遅延時間２
ＴＤ以上の時間間隔で遷移すると、ＡＴＤ信号は、イン
バータ２個分の遅延時間２ＴＤの間、Ｌレベル（活性レ
ベル）にセットされ、その後、Ｈレベル（活性レベル）
にリセットされる。

【００２５】

【発明が解決しようとする課題】図２６及び図２７〜図
３１は、それぞれ、図１９に示すＡＴＤが有する問題点
を説明するための波形図及び回路図であり、ノイズ等に
より短い時間間隔でアドレス信号ＡＩＮ及び反転アドレ
ス信号／ＡＩＮが遷移する場合を示している。

【００２６】ここに、図２７に示すように、アドレス信
号ＡＩＮ＝Ｈレベル、反転アドレス信号／ＡＩＮ＝Ｌレ
ベルで安定している場合には、インバータ２の出力＝Ｈ
レベル、インバータ４の出力＝Ｌレベルとなっている。

【００２７】この結果、ｐＭＯＳトランジスタ６、７＝
ＯＦＦ、ｐＭＯＳトランジスタ８、９＝ＯＮ、ｎＭＯＳ
トランジスタ１０、１３＝ＯＮ、ｎＭＯＳトランジスタ
１１、１２＝ＯＦＦとなっている。

【００２８】したがって、この場合には、ノード１４は
ｐＭＯＳトランジスタ８、９を介して電源電圧ＶＣＣに
よりチャージアップされており、ＡＴＤ信号＝Ｈレベル
（非活性レベル）にリセットされている。

【００２９】この状態から、図２８に示すように、アド
レス信号ＡＩＮ＝Ｌレベル、反転アドレス信号／ＡＩＮ
＝Ｈレベルに遷移すると、ｐＭＯＳトランジスタ６＝Ｏ
Ｎ、ｐＭＯＳトランジスタ８＝ＯＦＦ、ｎＭＯＳトラン
ジスタ１１＝ＯＮ、ｎＭＯＳトランジスタ１３＝ＯＦＦ
となる。

【００３０】しかし、この場合、インバータ２個分の遅
延時間２ＴＤが経過するまでは、インバータ２の出力＝
Ｈレベル、インバータ４の出力＝Ｌレベルが維持され、
ｐＭＯＳトランジスタ７＝ＯＦＦ、ｐＭＯＳトランジス
タ９＝ＯＮ、ｎＭＯＳトランジスタ１０＝ＯＮ、ｎＭＯ
Ｓトランジスタ１２＝ＯＦＦの状態が維持される。

【００３１】したがって、この場合には、ノード１４
は、ｎＭＯＳトランジスタ１０、１１を介してディスチ
ャージされ、ＡＴＤ信号＝Ｌレベル（活性レベル）にセ
ットされる。

【００３２】その後、図２９に示すように、インバータ
２個分の遅延時間２ＴＤが経過する前に、アドレス信号
ＡＩＮ＝Ｈレベル、反転アドレス信号／ＡＩＮ＝Ｌレベ
ルに遷移すると、ｐＭＯＳトランジスタ６＝ＯＦＦ、ｐ
ＭＯＳトランジスタ８＝ＯＮ、ｎＭＯＳトランジスタ１
１＝ＯＦＦ、ｎＭＯＳトランジスタ１３＝ＯＮとなる
が、ｐＭＯＳトランジスタ７＝ＯＦＦ、ｐＭＯＳトラン
ジスタ９＝ＯＮ、ｎＭＯＳトランジスタ１０＝ＯＮ、ｎ
ＭＯＳトランジスタ１２＝ＯＦＦの状態は維持される。

【００３３】したがって、この場合には、ノード１４
は、ｐＭＯＳトランジスタ８、９を介して電源電圧ＶＣ
Ｃによりチャージアップされ、ＡＴＤ信号＝Ｈレベル
（非活性レベル）にリセットされる。

【００３４】その後、インバータ２個分の遅延時間２Ｔ
Ｄが経過すると、図３０に示すように、インバータ２の
出力＝Ｌレベル、インバータ４の出力＝Ｈレベルとな
り、ｐＭＯＳトランジスタ７＝ＯＮ、ｐＭＯＳトランジ
スタ９＝ＯＦＦ、ｎＭＯＳトランジスタ１０＝ＯＦＦ、
ｎＭＯＳトランジスタ１２＝ＯＮとなる。

【００３５】この結果、この場合には、ノード１４は、
ｎＭＯＳトランジスタ１２、１３を介してディスチャー
ジされ、ＡＴＤ信号＝Ｌレベル（活性レベル）にセット
される。

【００３６】その後、図３１に示すように、直ちに、イ
ンバータ２の出力＝Ｈレベル、インバータ４の出力＝Ｌ
レベルとなり、ｐＭＯＳトランジスタ７＝ＯＦＦ、ｐＭ
ＯＳトランジスタ９＝ＯＮ、ｎＭＯＳトランジスタ１０
＝ＯＮ、ｎＭＯＳトランジスタ１２＝ＯＦＦとなる。

【００３７】したがって、この場合には、ノード１４
は、ｐＭＯＳトランジスタ８、９を介して電源電圧ＶＣ
Ｃによりチャージアップされ、ＡＴＤ信号＝Ｈレベル
（非活性レベル）にリセットされる。

【００３８】このように、図１９に示すＡＴＤにおいて
は、図２６に示すように、ノイズ等により短い時間間隔
で、アドレス信号ＡＩＮがＨレベル→Ｌレベル→Ｈレベ
ルと遷移すると共に、反転アドレス信号／ＡＩＮがＬレ
ベル→Ｈレベル→Ｌレベルと遷移すると、Ｌレベル幅
（活性レベル幅）の短いＡＴＤ信号が出力されてしま
い、このＡＴＤを内蔵するＤＲＡＭにおいては、誤動作
が発生してしまう場合があるという問題点があった。

【００３９】ノイズ等により短い時間間隔で、アドレス
信号ＡＩＮがＬレベル→Ｈレベル→Ｌレベルと遷移する
と共に、反転アドレス信号／ＡＩＮがＨレベル→Ｌレベ
ル→Ｈレベルと遷移する場合においても、同様である。

【００４０】本発明は、かかる点に鑑み、ノイズ等によ
り短い時間間隔でアドレス信号が遷移する場合において
も、活性レベル幅の十分なＡＴＤ信号を出力し、活性レ
ベル幅の不十分なＡＴＤ信号が出力されることにより発
生する誤動作を回避することができるようにしたＡＴＤ
を提供することを目的とする。

【００４１】

【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明によるＡＴＤは、アドレス信号を入力
信号、第１のＡＴＤ信号を出力信号とするＡＴＤ１６
と、アドレス信号を入力信号、第２のＡＴＤ信号を出力
信号とするＡＴＤ１７と、第１、第２のＡＴＤ信号を第
１、第２の入力信号、第３のＡＴＤ信号を出力信号とす
る論理回路１８とを設け、第３のＡＴＤ信号を正規のＡ
ＴＤ信号として出力するものである。

【００４２】ここに、ＡＴＤ１６は、アドレス信号が遷
移するごとに、第１のＡＴＤ信号を活性レベルにするも
のである。

【００４３】また、ＡＴＤ１７は、アドレス信号が遷移
すると、第２のＡＴＤ信号を活性レベルにし、その後、
アドレス信号の遷移に関係なく、所定の時間が経過する
と、第２のＡＴＤ信号を非活性レベルにするものであ
る。なお、ＡＴＤ信号として誤動作を招かない十分な任
意の活性レベル幅が所定の時間とされる。

【００４４】また、論理回路１８は、第１、第２のＡＴ
Ｄ信号のいずれか又は両方が活性レベルにある場合に
は、第３のＡＴＤ信号を活性レベルにし、第１、第２の
ＡＴＤ信号が非活性レベルにある場合には、第３のＡＴ
Ｄ信号を非活性レベルにするものである。

【００４５】

【作用】本発明においては、所定の時間以上の時間間隔
でアドレス信号が遷移する場合には、ＡＴＤ１６、１７
は、それぞれ、活性レベル幅を十分とする第１、第２の
ＡＴＤ信号を出力し、論理回路１８は、活性レベル幅を
十分とする第３のＡＴＤ信号を出力する。

【００４６】また、ノイズ等により短い時間間隔でアド
レス信号がＨレベル→Ｌレベル→Ｈレベル又はＬレベル
→Ｈレベル→Ｌレベルと遷移した場合、ＡＴＤ１６が、
この遷移の時間間隔を活性レベル幅とする第１のＡＴＤ
信号を出力してしまう場合であっても、ＡＴＤ１７は、
この遷移の時間間隔に関係なく、所定の時間を活性レベ
ル幅とする第２のＡＴＤ信号を出力するので、論理回路
１８は、所定の時間を活性レベル幅とする第３のＡＴＤ
信号を出力する。

【００４７】

【実施例】以下、図２〜図１８を参照して、本発明の第
１実施例及び第２実施例、並びに、これら実施例の使用
例について説明する。なお、図２において、図１９に対
応する部分には同一符号を付し、その重複説明は省略す
る。

【００４８】第１実施例・・図２〜図１６図２は本発明の第１実施例の構成を示す回路図であり、
図中、２０は図１９に示すＡＴＤ（以下、スタティック
型ＡＴＤという）である。

【００４９】また、２１はＡＴＤ２０と回路構成を異に
するＡＴＤ（以下、ダイナミック型ＡＴＤという）であ
り、２２は電源電圧ＶＣＣを供給するＶＣＣ電源線であ
る。

【００５０】また、２３、２４はアドレス信号ＡＩＮを
遅延するインバータ、２５、２６は反転アドレス信号／
ＡＩＮを遅延するインバータ、２７、２８はノード２９
に得られるＡＴＤ信号（以下、ＡＴＤ信号Ｂという）を
遅延するインバータであり、これらインバータ２３〜２
８は、遅延時間ＴＤをインバータ１〜４と同一とされて
いる。

【００５１】また、３０はアドレス信号ＡＩＮによりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタ、３１は
反転アドレス信号／ＡＩＮによりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。

【００５２】また、３２はインバータ２４の出力により
ＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、３３
はインバータ２６の出力によりＯＮ、ＯＦＦが制御され
るｎＭＯＳトランジスタ、３４はインバータ２８の出力
によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ
である。

【００５３】なお、インバータ２７は、ノード２９のレ
ベルが電源電圧ＶＣＣからｐＭＯＳトランジスタ３４の
スレッショルド電圧分だけ低い電圧をスレッショルド電
圧とするものである。

【００５４】また、３５はスタティック型ＡＴＤ２０か
ら出力されるＡＴＤ信号（以下、ＡＴＤ信号Ａという）
と、ダイナミック型ＡＴＤ２１から出力されるＡＴＤ信
号ＢとをＡＮＤ処理し、この回路のＡＴＤ信号（以下、
ＡＴＤ信号Ｃという）を出力するＡＮＤ回路である。

【００５５】なお、このＡＮＤ回路３５は、電源電圧Ｖ
ＣＣからｐＭＯＳトランジスタ３４のスレッショルド電
圧分だけ低い電圧よりも更に低い電圧をスレッショルド
電圧とするものである。

【００５６】図３及び図４〜図１５は、それぞれ、アド
レス信号ＡＩＮ及び反転アドレス信号／ＡＩＮがインバ
ータ２個分の遅延時間２ＴＤ以上の時間間隔で遷移する
場合のダイナミック型ＡＴＤ２１の動作を説明するため
の波形図及び回路図である。

【００５７】ここに、図４に示すように、アドレス信号
ＡＩＮ＝Ｈレベル、反転アドレス信号／ＡＩＮ＝Ｌレベ
ルで安定している場合には、ｎＭＯＳトランジスタ３
０、３２＝ＯＮ、ｎＭＯＳトランジスタ３１、３３＝Ｏ
ＦＦとなっている。

【００５８】この場合には、ｐＭＯＳトランジスタ３４
は、ＯＮ、ＯＦＦ動作を繰り返し、ノード２９はｐＭＯ
Ｓトランジスタ３４を介して電源電圧ＶＣＣによりチャ
ージアップされ、その電位をＶＣＣ〜ＶＣＣ−｜Ｖth-p
｜（但し、Ｖth-pはｐＭＯＳトランジスタ３４のスレッ
ショルド電圧）とされ、ＡＴＤ信号Ｂ＝Ｈレベルの状態
が維持されている。

【００５９】この状態から、図５に示すように、アドレ
ス信号ＡＩＮ＝Ｌレベル、反転アドレス信号／ＡＩＮ＝
Ｈレベルに遷移すると、ｎＭＯＳトランジスタ３０＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ３１＝ＯＮとなる。

【００６０】しかし、この場合、インバータ２個分の遅
延時間２ＴＤが経過するまでは、インバータ２４の出力
＝Ｈレベル、インバータ２６の出力＝Ｌレベルが維持さ
れ、ｎＭＯＳトランジスタ３２＝ＯＮ、ｎＭＯＳトラン
ジスタ３３＝ＯＦＦの状態が維持される。

【００６１】この結果、この場合には、ノード２９は、
ｎＭＯＳトランジスタ３２、３１を介してディスチャー
ジされ、ＡＴＤ信号Ｂ＝Ｌレベル（活性レベル）にセッ
トされる。

【００６２】そして、インバータ２個分の遅延時間２Ｔ
Ｄが経過すると、図６に示すように、インバータ２４の
出力＝Ｌレベル、インバータ２６の出力＝Ｈレベル、イ
ンバータ２８の出力＝Ｌレベルとなり、ｎＭＯＳトラン
ジスタ３２＝ＯＦＦ、ｎＭＯＳトランジスタ３３＝Ｏ
Ｎ、ｐＭＯＳトランジスタ３４＝ＯＮとなる。

【００６３】したがって、この場合には、ノード２９
は、ｐＭＯＳトランジスタ３４を介して電源電圧ＶＣＣ
によりチャージアップされ、ＡＴＤ信号Ｂ＝Ｈレベル
（非活性レベル）にリセットされる。

【００６４】その後、図７に示すように、アドレス信号
ＡＩＮ＝Ｈレベル、反転アドレス信号／ＡＩＮ＝Ｌレベ
ルに遷移すると、ｎＭＯＳトランジスタ３０＝ＯＮ、ｎ
ＭＯＳトランジスタ３１＝ＯＦＦとなる。

【００６５】しかし、この場合、インバータ２個分の遅
延時間２ＴＤが経過するまでは、インバータ２４の出力
＝Ｌレベル、インバータ２６の出力＝Ｈレベルが維持さ
れ、ｎＭＯＳトランジスタ３２＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ３３＝ＯＮの状態が維持される。

【００６６】したがって、この場合には、ノード２９
は、ｎＭＯＳトランジスタ３３、３０を介してディスチ
ャージされ、ＡＴＤ信号Ｂ＝Ｌレベル（活性レベル）に
セットされる。

【００６７】そして、ＡＴＤ信号Ｂが図６に示したよう
にＨレベル（非活性レベル）に遷移した時から、インバ
ータ２個分の遅延時間２ＴＤが経過すると、図８に示す
ように、インバータ２８の出力＝Ｈレベルとなり、ｐＭ
ＯＳトランジスタ３４＝ＯＦＦとなる。

【００６８】その後、アドレス信号ＡＩＮが図７に示し
たようにＨレベルになった時からインバータ２個分の遅
延時間２ＴＤが経過すると、図９に示すように、インバ
ータ２４の出力＝Ｈレベル、インバータ２６の出力＝Ｌ
レベル、インバータ２８の出力＝Ｌレベルとなり、ｎＭ
ＯＳトランジスタ３２＝ＯＮ、ｎＭＯＳトランジスタ３
３＝ＯＦＦ、ｐＭＯＳトランジスタ３４＝ＯＮとなる。

【００６９】したがって、この場合には、ノード２９
は、ｐＭＯＳトランジスタ３４を介して電源電圧ＶＣＣ
によりチャージアップされ、ＡＴＤ信号Ｂ＝Ｈレベル
（非活性レベル）となる。

【００７０】このように、アドレス信号ＡＩＮ及び反転
アドレス信号／ＡＩＮの遷移がインバータ２個分の遅延
時間２ＴＤ以上の時間間隔で行われる場合には、図３に
示すように、アドレス信号ＡＩＮ及び反転アドレス信号
／ＡＩＮが遷移するごとに、ＡＴＤ信号Ｂは、インバー
タ２個分の遅延時間２ＴＤの間、Ｌレベル（活性レベ
ル）とされる。

【００７１】また、図１０及び図１１〜図１５は、それ
ぞれ、ノイズ等により短い時間間隔でアドレス信号ＡＩ
Ｎ及び反転アドレス信号／ＡＩＮが遷移する場合におけ
るダイナミック型ＡＴＤ２１の動作を説明するための波
形図及び回路図である。

【００７２】ここに、図１１に示すように、アドレス信
号ＡＩＮ＝Ｈレベル、反転アドレス信号／ＡＩＮ＝Ｌレ
ベルで安定している場合には、ｎＭＯＳトランジスタ３
０、３２＝ＯＮ、ｎＭＯＳトランジスタ３１、３３＝Ｏ
ＦＦとなっている。

【００７３】この場合には、ｐＭＯＳトランジスタ３４
は、ＯＮ、ＯＦＦ動作を繰り返し、ノード２９はｐＭＯ
Ｓトランジスタ３４を介して電源電圧ＶＣＣによりチャ
ージアップされ、その電位をＶＣＣ〜ＶＣＣ−｜Ｖth-p
｜とされ、ＡＴＤ信号Ｂ＝Ｈレベルの状態が維持されて
いる。

【００７４】この状態から、図１２に示すように、アド
レス信号ＡＩＮ＝Ｌレベル、反転アドレス信号／ＡＩＮ
＝Ｈレベルに遷移すると、ｎＭＯＳトランジスタ３０＝
ＯＦＦ、ｎＭＯＳトランジスタ３１＝ＯＮとなる。

【００７５】しかし、インバータ２個分の遅延時間２Ｔ
Ｄが経過するまでは、インバータ２４の出力＝Ｈレベ
ル、インバータ２６の出力＝Ｌレベルが維持されるの
で、ｎＭＯＳトランジスタ３２＝ＯＮ、ｎＭＯＳトラン
ジスタ３３＝ＯＦＦの状態が維持される。

【００７６】この結果、この場合には、ノード２９は、
ｎＭＯＳトランジスタ３２、３１を介してデスチャージ
され、ＡＴＤ信号Ｂ＝Ｌレベル（活性レベル）にセット
される。

【００７７】次に、インバータ２個分の遅延時間２ＴＤ
が経過する前に、図１３に示すように、アドレス信号Ａ
ＩＮ＝Ｈレベル、反転アドレス信号／ＡＩＮ＝Ｌレベル
に遷移すると、ｎＭＯＳトランジスタ３０＝ＯＮ、ｎＭ
ＯＳトランジスタ３１＝ＯＦＦとなるが、インバータ２
４の出力＝Ｈレベル、インバータ２６の出力＝Ｌレベ
ル、ｎＭＯＳトランジスタ３２＝ＯＮ、ｎＭＯＳトラン
ジスタ３３＝ＯＦＦで、ＡＴＤ信号Ｂ＝Ｌレベル（活性
状態）の状態が維持される。

【００７８】その後、図１２に示すように、アドレス信
号ＡＩＮがＨレベルからＬレベルに遷移すると共に、反
転アドレス信号／ＡＩＮがＬレベルからＨレベルに反転
した時からインバータ２個分の遅延時間２ＴＤが経過す
ると、図１４に示すように、インバータ２４の出力＝Ｌ
レベル、インバータ２６の出力＝Ｈレベル、インバータ
２８の出力＝Ｌレベルになり、ｎＭＯＳトランジスタ３
２＝ＯＦＦ、ｎＭＯＳトランジスタ３３＝ＯＮ、ｐＭＯ
Ｓトランジスタ３４＝ＯＮとなる。

【００７９】この場合、このように、ｐＭＯＳトランジ
スタ３４＝ＯＮとなるが、ｎＭＯＳトランジスタ３３、
３０＝ＯＮとなるので、ノード２９は、ｎＭＯＳトラン
ジスタ３３、３０を介してディスチャージされ、ＡＴＤ
信号Ｂ＝Ｌレベル（活性レベル）の状態が維持される。

【００８０】その後、直ちに、図１５に示すように、イ
ンバータ２４の出力＝Ｈレベル、インバータ２６の出力
＝Ｌレベル、ｎＭＯＳトランジスタ３２＝ＯＮ、ｎＭＯ
Ｓトランジスタ３３＝ＯＦＦとなる。

【００８１】したがって、この場合には、ノード２９
は、ｐＭＯＳトランジスタ３４を介して電源電圧ＶＣＣ
によりチャージアップされ、ＡＴＤ信号Ｂ＝Ｈレベル
（非活性レベル）にリセットされる。

【００８２】このように、ダイナミック型ＡＴＤ２１
は、図１０に示すように、ノイズ等により短い時間間隔
で、アドレス信号ＡＩＮがＨレベル→Ｌレベル→Ｈレベ
ルと遷移すると共に、反転アドレス信号／ＡＩＮがＬレ
ベル→Ｈレベル→Ｌレベルと遷移する場合においても、
インバータ２個分の遅延時間２ＴＤにアドレス信号ＡＩ
Ｎの遷移の時間間隔αを加算した時間２ＴＤ＋αを活性
レベルとするＡＴＤ信号Ｂを出力する。

【００８３】ノイズ等により短い時間間隔で、アドレス
信号ＡＩＮがＬレベル→Ｈレベル→Ｌレベルと遷移する
と共に、反転アドレス信号／ＡＩＮがＨレベル→Ｌレベ
ル→Ｈレベルと遷移する場合においても、同様である。

【００８４】したがって、スタティック型ＡＴＤ２０
と、ダイナミック型ＡＴＤ２１と、ＡＮＤ回路３５とを
設けてなる第１実施例は、図１６に波形図を示すように
動作することになる。

【００８５】ここに、図１６Ａはアドレス信号ＡＩＮ及
び反転アドレス信号／ＡＩＮがインバータ２個分の遅延
時間２ＴＤ以上の時間間隔で遷移する場合、図１６Ｂは
ノイズ等により短い時間間隔でアドレス信号ＡＩＮ及び
反転アドレス信号／ＡＩＮが遷移する場合を示してい
る。

【００８６】即ち、アドレス信号ＡＩＮ及び反転アドレ
ス信号／ＡＩＮがインバータ２個分の遅延時間２ＴＤ以
上の時間間隔で遷移する場合には、スタティック型ＡＴ
Ｄ２０及びダイナミック型ＡＴＤ２１は、それぞれ、イ
ンバータ２個分の遅延時間２ＴＤをＬレベル（活性レベ
ル）とするＡＴＤ信号Ａ、ＡＴＤ信号Ｂを出力するの
で、インバータ２個分の遅延時間２ＴＤをＬレベル（活
性レベル）とするＡＴＤ信号Ｃを得ることができる。

【００８７】また、ノイズ等により短い時間間隔でアド
レス信号ＡＩＮ及び反転アドレス信号／ＡＩＮが遷移す
る場合には、スタティック型ＡＴＤ２０はＬレベル幅
（活性レベル幅）の短いＡＴＤ信号Ａを出力してしまう
が、ダイナミック型ＡＴＤ２１はインバータ２個分の遅
延時間２ＴＤにアドレス信号ＡＩＮの遷移の時間間隔α
を加算した時間２ＴＤ＋αをＬレベル（活性レベル）と
するＡＴＤ信号Ｂを出力するので、この場合にも、イン
バータ２個分の遅延時間２ＴＤにアドレス信号ＡＩＮの
遷移の時間間隔αを加算した時間２ＴＤ＋αをＬレベル
（活性レベル）とするＡＴＤ信号Ｃを得ることができ
る。

【００８８】このように、この第１実施例によれば、ノ
イズ等により短い時間間隔で、アドレス信号ＡＩＮ及び
反転アドレス信号／ＡＩＮが遷移する場合においても、
インバータ２個分の遅延時間２ＴＤにアドレス信号ＡＩ
Ｎの遷移の時間間隔αを加算した時間２ＴＤ＋αをＬレ
ベル（活性レベル）とするＡＴＤ信号Ｃを得ることがで
きるので、Ｌレベル幅（活性レベル幅）の不十分なＡＴ
Ｄ信号が出力されることにより発生する誤動作を回避す
ることができる。

【００８９】なお、アドレス信号ＡＩＮ及び反転アドレ
ス信号／ＡＩＮが、インバータ２個分の遅延時間２ＴＤ
未満の間隔ではあるが、ある程度の時間間隔で連続して
遷移する場合には、ダイナミック型ＡＴＤ２１は、Ｌレ
ベル（活性レベル）の連続するＡＴＤ信号Ｂを出力する
ことができないが、スタティック型ＡＴＤ２０は、Ｌレ
ベル（活性レベル）の連続するＡＴＤ信号Ａを出力する
ので、この場合においても、Ｌレベル幅（活性レベル
幅）の十分なＡＴＤ信号Ｃを得ることができる。

【００９０】第２実施例・・図１７図１７は本発明の第２実施例の構成を示す回路図であ
り、この第２実施例は、試験時、ダイナミック型ＡＴＤ
２１から出力されるＡＴＤ信号ＢをＨレベル（非活性レ
ベル）に固定することができるようにしたものである。

【００９１】図中、３７はダイナミック型ＡＴＤ２１か
ら出力されるＡＴＤ信号ＢをＨレベル（非活性レベル）
に固定するためのレベル固定回路であり、／ＥＮは制御
信号、３８は制御信号／ＥＮを反転するインバータであ
る。

【００９２】また、３９、４０は制御信号／ＥＮにより
ＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、４
１、４２はインバータ３８の出力によりＯＮ、ＯＦＦが
制御されるｎＭＯＳトランジスタ、４３、４４は制御信
号／ＥＮによりＯＮ、ＯＦＦが制御されるｎＭＯＳトラ
ンジスタである。

【００９３】ここに、制御信号／ＥＮ＝Ｌレベルとする
場合、ｐＭＯＳトランジスタ３９、４０＝ＯＮ、ｎＭＯ
Ｓトランジスタ４１、４２＝ＯＮ、ｎＭＯＳトランジス
タ４３、４４＝ＯＦＦとなるので、ダイナミック型ＡＴ
Ｄ２１にアドレス信号ＡＩＮ及び反転アドレス信号／Ａ
ＩＮを供給することができる。

【００９４】これに対して、制御信号／ＥＮ＝Ｈレベル
とする場合、ｐＭＯＳトランジスタ３９、４０＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ４１、４２＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ４３、４４＝ＯＮとなるので、ダイナミ
ック型ＡＴＤ２１の入力はＬレベルに固定され、ダイナ
ミック型ＡＴＤ２１においては、図２に示すｎＭＯＳト
ランジスタ３０、３１＝ＯＦＦとされ、ＡＴＤ信号Ｂ＝
Ｈレベル（非活性レベル）に固定される。

【００９５】この第２実施例によれば、第１実施例と同
様に、ノイズ等により短い時間間隔でアドレス信号ＡＩ
Ｎ及び反転アドレス信号／ＡＩＮが遷移する場合におい
ても、インバータ２個分の遅延時間２ＴＤをＬレベル
（活性レベル）とするＡＴＤ信号Ｃを得ることができる
ので、Ｌレベル幅（活性レベル幅）の不十分なＡＴＤ信
号が出力されることにより発生する誤動作を回避するこ
とができると共に、試験時、ダイナミック型ＡＴＤ２１
から出力されるＡＴＤ信号ＢをＨレベル（非活性レベ
ル）に固定し、スタティック型ＡＴＤ２０のみを動作さ
せて内部回路を試験することができるという格別の効果
を得ることができる。

【００９６】本発明の実施例の使用例・・図１８図１８は本発明の第１実施例又は第２実施例を使用して
なるＤＲＡＭを示す図であり、図中、４６はメモリセル
が配列されてなるメモリセルアレイである。

【００９７】また、４７はアドレス信号Ａ０〜Ａｎを取
り込むアドレスバッファ及びアドレス信号をプリデコー
ドするプリデコーダ、４８は第１実施例又は第２実施例
のＡＴＤである。

【００９８】また、４９はロウアドレス信号をデコード
してワード線の選択を行うロウデコーダ、５０はコラム
アドレス信号をデコードしてコラム選択信号を出力する
コラムデコーダである。

【００９９】また、５１はコラムデコーダ５０から出力
されるコラム選択信号に基づいてコラムの選択を行うＩ
／Ｏゲート及びメモリセルアレイ４６から読み出された
データを増幅するセンスアンプである。

【０１００】また、５２は書込みデータＤＩＮを取り込
むデータ入力バッファ、５３は読出したデータＤＯＵＴ
を外部に出力するデータ出力バッファである。

【０１０１】また、５４はロウデコーダ４９等に供給す
べきクロック信号を出力するクロックジェネレータであ
り、／ＲＡＳはロウアドレス・ストローブ信号、／ＣＡ
Ｓはコラムアドレス・ストローブ信号である。

【０１０２】また、５５はコラムデコーダ等に供給すべ
きクロック信号を出力するクロックジェネレータ、５６
は動作モードを制御するモードコントローラ、５７はラ
イトクロック信号を出力するライトクロックジェネレー
タである。

【０１０３】また、５８はリフレッシュ・モード時、ア
ドレス信号を出力するリフレッシュ・アドレス・カウン
タ、５９は基板バイアス電圧を発生する基板バイアス電
圧発生回路である。

【０１０４】このＤＲＡＭにおいては、本発明の第１実
施例又は第２実施例のＡＴＤが搭載されているので、ノ
イズ等により短い時間間隔でアドレス信号ＡＩＮ及び反
転アドレス信号／ＡＩＮが遷移する場合においても、イ
ンバータ２個分の遅延時間２ＴＤをＬレベル（活性レベ
ル）とするＡＴＤ信号を得ることができるので、Ｌレベ
ル幅（活性レベル幅）の不十分なＡＴＤ信号が出力され
ることにより発生する誤動作を回避することができる。

【０１０５】

【発明の効果】以上のように、本発明によれば、ノイズ
等により短い時間間隔でアドレス信号が遷移する場合に
おいても、この遷移の時間間隔に関係なく、所定の時間
を活性レベルとする第３のＡＴＤ信号を正規のＡＴＤ信
号として出力するように構成されているので、活性レベ
ル幅を不十分とするＡＴＤ信号が出力されることによる
誤動作を回避することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例の構成を示す回路図であ
る。

【図３】本発明の第１実施例を構成するダイナミック型
ＡＴＤの動作を説明するための波形図である。

【図４】本発明の第１実施例を構成するダイナミック型
ＡＴＤの動作を説明するための回路図である。

【図５】本発明の第１実施例を構成するダイナミック型
ＡＴＤの動作を説明するための回路図である。

【図６】本発明の第１実施例を構成するダイナミック型
ＡＴＤの動作を説明するための回路図である。

【図７】本発明の第１実施例を構成するダイナミック型
ＡＴＤの動作を説明するための回路図である。

【図８】本発明の第１実施例を構成するダイナミック型
ＡＴＤの動作を説明するための回路図である。

【図９】本発明の第１実施例を構成するダイナミック型
ＡＴＤの動作を説明するための回路図である。

【図１０】本発明の第１実施例を構成するダイナミック
型ＡＴＤの動作を説明するための波形図である。

【図１１】本発明の第１実施例を構成するダイナミック
型ＡＴＤの動作を説明するための回路図である。

【図１２】本発明の第１実施例を構成するダイナミック
型ＡＴＤの動作を説明するための回路図である。

【図１３】本発明の第１実施例を構成するダイナミック
型ＡＴＤの動作を説明するための回路図である。

【図１４】本発明の第１実施例を構成するダイナミック
型ＡＴＤの動作を説明するための回路図である。

【図１５】本発明の第１実施例を構成するダイナミック
型ＡＴＤの動作を説明するための回路図である。

【図１６】本発明の第１実施例の動作を説明するための
波形図である。

【図１７】本発明の第２実施例の構成を示す回路図であ
る。

【図１８】本発明の実施例の使用例を示す回路図であ
る。

【図１９】従来のＡＴＤの一例を示す回路図である。

【図２０】図１９に示すＡＴＤの動作を説明するための
波形図である。

【図２１】図１９に示すＡＴＤの動作を説明するための
回路図である。

【図２２】図１９に示すＡＴＤの動作を説明するための
回路図である。

【図２３】図１９に示すＡＴＤの動作を説明するための
回路図である。

【図２４】図１９に示すＡＴＤの動作を説明するための
回路図である。

【図２５】図１９に示すＡＴＤの動作を説明するための
回路図である。

【図２６】図１９に示すＡＴＤの動作（問題点）を説明
するための波形図である。

【図２７】図１９に示すＡＴＤの動作（問題点）を説明
するための回路図である。

【図２８】図１９に示すＡＴＤの動作（問題点）を説明
するための回路図である。

【図２９】図１９に示すＡＴＤの動作（問題点）を説明
するための回路図である。

【図３０】図１９に示すＡＴＤの動作（問題点）を説明
するための回路図である。

【図３１】図１９に示すＡＴＤの動作（問題点）を説明
するための回路図である。

【符号の説明】

（図１）１６、１７ＡＴＤ１８論理回路

Claims

【特許請求の範囲】

【請求項１】アドレス信号を入力信号、第１のアドレス
遷移検出信号を出力信号とし、前記アドレス信号が遷移
するごとに、前記第１のアドレス遷移検出信号を活性レ
ベルにする第１のアドレス遷移検出器と、前記アドレス
信号を入力信号、第２のアドレス遷移検出信号を出力信
号とし、前記アドレス信号が遷移すると、第２のアドレ
ス遷移検出信号を活性レベルにし、その後、前記アドレ
ス信号の遷移に関係なく、前記所定の時間が経過する
と、前記第２のアドレス遷移検出信号を非活性レベルに
する第２のアドレス遷移検出器と、前記第１、第２のア
ドレス遷移検出信号を第１、第２の入力信号、第３のア
ドレス遷移検出信号を出力信号とし、前記第１、第２の
アドレス遷移検出信号のいずれか又は両方が活性レベル
にある場合には、前記第３のアドレス遷移検出信号を活
性レベルにし、前記第１、第２のアドレス遷移検出信号
が非活性レベルにある場合には、前記第３のアドレス遷
移検出信号を非活性レベルにする論理回路とを設け、前
記第３のアドレス遷移検出信号を正規のアドレス遷移検
出信号として出力するように構成されていることを特徴
とするアドレス遷移検出器。
【請求項２】前記第２のアドレス遷移検出器は、前記ア
ドレス信号を遅延する第１の遅延回路と、前記アドレス
信号と反転関係にある反転アドレス信号を遅延する第２
の遅延回路と、前記第３のアドレス遷移検出信号を遅延
する第３の遅延回路と、一方の被制御電極を出力端に接
続され、前記第１の遅延回路の出力により導通、非導通
が制御される一導電型の第１の電界効果トランジスタ
と、一方の被制御電極を前記第２の電界効果トランジス
タの他方の被制御電極に接続され、他方の被制御電極を
低電圧側の電源線に接続され、前記反転アドレス信号に
より導通、非導通が制御される一導電型の第２の電界効
果トランジスタと、一方の被制御電極を前記出力端に接
続され、前記第２の遅延回路の出力により導通、非導通
が制御される一導電型の第３の電界効果トランジスタ
と、一方の被制御電極を前記第３の電界効果トランジス
タの他方の被制御電極に接続され、他方の被制御電極を
前記低電圧側の電源線に接続され、前記アドレス信号に
より導通、非導通が制御される一導電型の第４の電界効
果トランジスタと、一方の被制御電極を高電圧側の電源
線に接続され、他方の被制御電極を前記出力端に接続さ
れ、前記第３の遅延回路の出力により導通、非導通が制
御される反対導電型の第５の電界効果トランジスタとを
設けて構成されていることを特徴とする請求項１記載の
アドレス遷移検出器。
【請求項３】所定の制御信号に制御されて前記第２のア
ドレス遷移検出信号を非活性レベルに固定するレベル固
定回路を設けて構成されていることを特徴とする請求項
２記載のアドレス遷移検出器。
【請求項４】前記レベル固定回路は、前記所定の制御信
号が一方の論理レベルとされる場合には、前記アドレス
信号及び前記反転アドレス信号を前記第２のアドレス遷
移検出器に供給し、前記所定の制御信号が他方の論理レ
ベルとされる場合には、前記アドレス信号及び前記反転
アドレス信号の前記第２のアドレス遷移検出器への供給
を遮断するように構成されていることを特徴とする請求
項３記載のアドレス遷移検出器。