TW451201B - Semiconductor device - Google Patents

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451201 Α7 Β7 經濟部智慧財產馬員工滴费合作社印製 五、發明說明（） [發明之技術領域] 本發明是有關一種半導體裝置，具有"可程式化阻抗輸出 緩衝器"的方式’使輸出緩衝器的阻抗設定成依存於外部電 阻之某一定値的功能。 [習用技術] 迄今爲止，半導雄装置（以下簡稱：裝置）上，系統的匯 流排線的阻抗和其連接的裝置的輸出緩衝器的阻抗不一致 時，會產生反射波，此反射波的緣故资料無法高速轉送， 對於系統而言無法得到高速動作β 因此’一種稱爲"可程式阻抗輸出緩衝器》的方式，被提 案出來，此乃不論環境的變化，使用者將輸出緩衝器之阻 抗，經常以高精度裝置的ZQ引脚和VSS之間所設定的阻抗 値可以經常以其定數倍作高精度的整合技術。在高速介面 規格上，此爲重要的電路技術之一》 ®10是即有的"可程式化阻抗輸出緩衝器"電路的電珞構 成方塊圖。由基準電壓發生電路1，例如輸出緩衝器5的高 電源電壓（VDDQ)的一半之基準電壓施加之"ZQ"晶墊和電 位VSS(接埤電位）之間連接一個電阻値RQ的外部電阻50的 話，阻抗整合控制電路3將把虛設輸出緩衝器2的阻抗，整 合成具有和外部電阻50的電阻値RQ—樣的阻抗。 之後，經過資料更新控制電路4把虚設輸出緩衝器2的整 合資料100於某時機送去輸出緩衝器5之後，將輸出緩衝器 5的阻抗設定成前述外部電阻50的定數倍，由此來更新阻 抗値。 -4- 本紙張尺度適用10困家橾準（CNS)A4邋格（210 X 297公釐） (請先Μ讀背面之a意事項再瑱寫本頁)

/IV 裝！！訂·！ ------(?. 4 512 0 1 A7 B7 經濟部智慧財產局員Η消费合作社印製 發明說明（ 取樣時鐘脈衝產生電路6會產生控制開關"阻抗整合控制 電路3”或"資料更新電路4"的取樣時鐘脈衝，此取樣時鐘 脈衝將供應給上述”電路3"和”電路4"。 再者，"虚設輸出緩衝器2”和"輸出緩衝器5"都是由複數 的電晶髄所構成，此複數的電晶鳢的開與關，令阻抗產生 變化。因此，"資料更新電珞4”將構成"虚設輸出緩衝器2" 的複數的電晶禮的開關信號，例如4位元的AO、A1、 A2、A3 (前述整合資料1〇〇)送往"餘出緩衝器5"，來設定" 輸出緩衝器5”的阻抗。 圈11是表示"基準電餮產生電路厂，，”虚設輸出緩衝器 2"，"輸出緩衝器3"的具禮電路的方塊固a，，外部電阻5〇" 的電阻値RQ的資訊是以電位VZQ來取出。於此例，調整 AO、Al、A2、A3的4位元的高（"1")，低（"〇"),藉使 ZQ的晶墊電壓= VEVAL的話，虚設輸出緩衝器12的阻抗即 可整合入外部電阻50的電阻値。 [發明之解決的問題] 如上所述，既有的可程式化阻抗輸出緩衝器電路的"輸出 緩衝器5".的阻抗，是經由”資料更新控制電路4”於某時序 更新上述整合資訊AO，Al，A2，A3的値，被控制成保持 在外部電阻50的電阻値RQ的定數倍之値。於此，”可程式 化輸出緩衝器電路”如果有任何的不妥，雎然"外部電阻5" 的電阻値RQ爲一定，而"輸出緩衝器5”的阻抗不能保持一 定時，搭載此”可程式化輸出緩衝器電路"的記憶體等等的 裝置的速度評估無法正確執行，亦有讓此裝置的其他的測 -5- 本紙張尺度適用t理國家標準（CNS)A4说格（210 * 297公釐） 1111111 H I I -1111111 ^ · 1111 \ Ί x/am\ {請先閱讀背面之注^•項再填寫本頁) “1201

五、發明說明（ 經濟部智慧財產局員工消费合作社印製 試效率也惡化的問題。 本發明是要解決如上所迷的課題，其目的是測試時將輪 出緩衝器的阻抗固定化，提供一個裝置測試效率良好及正 確的半導體裝置。 [問題之解決手段] 爲了達成上述目的，申請專利範圍第1，之半導體裝置， 具有可程式化阻抗輸出緩衝器機能，其係將輸出緩衝器之 阻抗’整合成連接於一定晶墊與一定電源間之外部電阻的 阻抗’其特徵在於：具有：將上述可程式化阻抗輸出緩衝 器機能停止，將上述裝置設成測試模式之模式切換手段； 及 當藉由上述模式切換手段進入上述測試模式時，將上述 輸出缓衝器之阻抗，固定化成不依存於上述外部電阻阻抗 的任意値之固定化手段·» 根據此申請冬利範園第1項之發明，測試時，例如藉由對 上述一定之晶墊自外部施加電位，而停止可程式化阻抗輸 出機能，使上述輸出緩衝器之阻抗成爲不依存於上迷外部 電阻之電阻値之後，例如自外部將任意之阻抗整合用資料 送至上述輸出緩衝器，將此輸出緩衝器之阻抗設成任意之 固定値。而後，在進行上述半導鳢裝置之速度測試等時， 由於輸出緩衝器之阻抗固定化爲一定値之故，可將速度評 估等正確及有效率地實施。 申請專利範圍第2項發明之上述模式切換手段係根據檢出 上述一定晶墊之電位變化所生成的測試模式啓動信號，停 -6 · 本紙張尺度適用中固S家標毕（CNS)A4規格（210x297公爱) ~ · -----------裝------ (諝先閲讀背面之沒意事項再填寫本頁) 訂--------- 451 20 1 Α7 __ Β7 五、發明說明（） 止上述可程式化阻抗輸出緩衝器機能者》 申請專利範園第3項發明之上述模式切換手段係根據檢出 專用或通常動作不使用之至少一個以上晶墊的電位之變化 所生成的測試模式啓動信號，停止上述可程式化阻抗輸出 緩衝器機能者。 申請牟利範圍第4項發明之上述模式切緣手段，係根據供 進行其他測試之測試模式啓動信號，停止上述可程式化阻 抗輸出緩衝器機能者。 申請專利範®第5項之上迷固定化手段係藉由自專用或通 常動作不使用之至少一個以上之晶墊所輸入之來自外部的 整合資料’將上述輸出缓衝器之阻抗，固定化成因應上述 整合資料之値者。 申請專利範圍第6項發明之上述固定化手段，係藉由裝置 内部所發生之整合資料，將上述輸出緩衝器之阻抗，固定 化成因應上述整合資料之值者。 申請專利範圍第7項發明之上述固定化手段，係利用上述 裝置内部之電位，生成上述整合資料者β 申諳專利範困第8項發明之固定化手段，作爲上迷裝置内 部發生之整合資料，係使用預先記憶之整合資料者。 申請專利範固第9項發明之上迷固定化手段，係採用上述 裝置之外部或内部之信號的遲輯生成上述整合資料，藉由 此一整合資料，將上述輸出緩衝器之阻抗，固定化成因應 上迷整合資料之値者。 以下’兹將本發明的實施形態將以明面説明。圈1是，搭 本紙張尺度適用中a國家標準（CNS)A4規格（210 X 297公釐） ----------,ο! (锖先閲讀背面之注意事項再填寫本頁) 裝 訂： 經濟部智慧財產局員工消费合作社印製 經濟部智慧財產局R工消#合作社印製 451 201 Α7 __________ Β7 五、發明說明（） 載在本發明的丰導體裝置的"可程式化阻抗輸出緩衝器電路 ”的第1的實施形態方塊圈β可程式化輸出緩衝器電路擁有 "基準電壓產生電路11"(對ZQ晶墊所加基準電壓），"虛設 輸出緩衝器12"(對連接於ZQ晶餐的外部電阻50的電阻値 以阻抗配合），Η阻抗整合控制電路13"(將虚設輸出緩衝器 12的阻抗整合於外部電阻50的阻抗値），”資料更新控制電 路14"(將阻抗整合控制電路13的整合資訊1〇〇送到輸出緩 衝器15，以更新輸出緩衝器的阻抗），"取樣時刻產生電路 16”（產生決定上述電路13，電路14及緩衝器15的動作時 刻），"輸出晶墊17”（資料輸出），"測試模式信號產生電路 1 8 ”（產生ΡΙΤΕ信號以將可調輸出緩衝器切換到測試模 式），"時刻輸出晶墊26"(向取樣時刻產生電路16輸入内部 時刻CK)及"ZQ晶墊"（連接外部電阻50)。 以下，針對本實施形態的動作做説明。通常動作時，自 基準電壓產生電路11例如以輸出緩衝器15的高電壓的一半 的基準電壓（VDDQ/2)施加在ZQ晶墊上，而此ZQ晶墊和 電位VSS (例如接地電平）之間連接具有電阻値RQ的外部電 阻50。 此時，ZQ晶墊的電壓若爲上述輸出緩衝器15的高電源電 签的一半VDDQ/2時，由測試模式信號產生電路is輸出的 模式控制信號ΡΙΤΕ(以下，簡稱ΡΙΤΕ)變成低電平，因此， 取樣時鐘脈衝產生電路16開始動作，將取樣時鐘脈衝提供 給阻抗整合控制電珞13及資料更新控制電路14，使這些電 路進入動作狀態。 8- 本紙張尺度適用中國國家標準<CNS)A4规格（210 X 297公釐） — — — III — — — ^^1 I I 睡 I — I _ a — — — — — — — (諳先《讀背lb之注意事項再填寫本頁) 451201 A7 B7 經濟部智慧財產局工滴费合作社印製 五、發明說明（） 外部電阻若連接於ZQ晶墊時，虚設輸出緩衝器2的阻抗 値將藉由阻抗整合控制電路13，整合成相同於外部電阻50 的電阻値RQ。此時，資料更新控制電路4將阻抗整合控制 電路13的整合資料100，於某一時機取樣之後送去輸出緩 衝器5，以設定輸出緩衝器5的阻抗於前述外部電阻50的定 數倍的一定値《藉此，輸出緩衝器5的珥抗可以随著外部 電阻50的電阻値做任意値的設定，可容易地配合系統的匯 流排線的阻抗，使裝置能做高速動作。 以下，將可程式化阻抗輸出緩衝器電路設定在測試模 式，然後針對搭載著此電路的裝置實行速度評估的情形做 説明。在這時候，例如由外部將與電源電壓（VDD)相同的 電壓施加到Z Q晶墊上。 由此，測試模式信號產生電路18所產生的PITE爲高電 平，將取樣時鐘脈衝產生電路16的動作停止，亦停止了阻 抗整合控制電路13及資料更新電路14的通常動作，而將由 專用晶墊19輸入的外部整合資料1〇〇介由資料更新控制電 路14送到輸出緩衝器15將輸出緩衝器15的阻抗値固定於 一定値。 亦即’輸出緩衝器15將因爲由專用晶墊19(此晶墊被設 定成與上述整合資料100的位元配合的數目）輸入的，例如 4位元的AO，Al ’ A2，A3般的整合資料1〇〇，而決定其 緩衝器，而容量固定於一定的阻抗。 在此’針對進入上述測試模式的動作做詳細的説明β圖2 是表示測試模式信號產生電路1 8的詳細例的電路圖〇測試 -9- -----------裝丨 I C (請先閱讀背面之注意事項再填窝本頁) 訂. 本紙張尺度適用中a國家標準<CNS)A4規格（210 X 297公釐） 451 201 A7 ______ B7 經濟部智慧财產局興工消费合作社印製 明 說明發五 模式信號產生電路18是由卩型MOS電晶撖2 1、22和N型 MOS電晶體23、24所構成的反相器電路。反相器之中插入 了大電阻値的電阻R1，R2 »該電阻R1，R2也可以用電阻 變大规格的MOS電晶體。通常，藉由基準電壓產生電路u 的電阻R(圖1 1參照）的設定，Zq晶墊的電位被設定在 VDDQ/2，以此進行阻抗的整合。但是，通常的可程式化 電調阻電路中，VDDQ是輸出緩衝器的高電平電源電壓。 因爲如此’在通常的模式，P型MOS電晶體2 1和N型 MOS電晶鳢22的閘電壓（ZQ晶墊）成爲VDDQ/2 ·和電源電 壓相比爲低的闞係，P型MOS電晶髗2 1、N型MOS電晶體 24爲ON，而P型MOS電晶禮23、N型MOS電晶體22是 OFF，其輸出的PITE則爲低電平。 其次，於測試時，例如由外部將電位加在ZQ晶墊而完全 形成VDD時，P型MOS電晶體2 1和N型MOS電晶鳢2 2的閘 電壓（ZQ晶墊）成爲VDD，P型電晶《21和N型電晶體24成 爲OFF，P型MOS電晶體23和N型MOS電晶髏22成爲ON， 其輸出的PITE成爲高電平即可以進入測試模式。 藉由上述的動作，通常模式時，PITE爲低電平，測試模 式被解除，再者，插入在測試模式產生電路18的電阻値的 大電阻Rl，R2即使只將ZQ晶墊形成開路狀態，PITE信號 仍爲高電平，這是爲了可進入測試模式。 圖3表示的是取樣時鐘腺衝產生電路16的詳細例的電路 圈。取樣時鐘脈衝產生電路16是由”與非”閘31，反相器 32, 33, 34及35所構成，並且比既有的更具備ΡίΤΕ控制 -10 - 本紙張尺度適用中a國家標準（CNSXA4規格（210 X 297公釐） " (锖先閱讀背面之注意事項再填寫本頁) 45120 1 A7 B7 五、發明說明（） 用的邏輯。 由測試模式信號產生電路18所輸出的PITE是由反相器35 反轉其極性然後輸入到”與非"閘3 1 »由此，PITE在通常模 式的低電平時，"與非”閘3 1導通，内部時鐘脈衝C K通過" 與非"閘31，輸入到反相器32及反相器33，分別產生極性 相異的取樣時鐘脈衝CK1，CK1B，藉由這些取樣時鐘脈 衝CK1，CK1B，實行阻抗整合控制電路13及資料更新電 路14内的暫存器之關閉控制。 其次，PITE在測試模式的高電平時，”輿非"閘3 1則阻 斷，内部時鐘脈衝CK無法通過"舆非"閘3 1，而成爲CK1 爲低電平，CK1B爲高電平的狀態，如是可程式化阻抗的 動作即被停止》 圖4是表示資料更新控制電路14的詳細例的電路圖，所 表示的例子爲一個位元的資料更新控制電路。資料更新電 路4是由記錄器41，開關元件42，43及反相器44所组成。 再者，既有的產品只有暫存器41而已。在暫存器41中保存 著阻抗整合控制電路13的整合資料100 ^由測試模式信號 產生電路18來的ΡΙΤΕ會施加在開闞元件42、43的其中一 個控制晶墊上，而由反相器44前述ΡΙΤΕ的極性反轉信號則 施加在開關元件42，43的另一個控制晶墊上。 在此，前述ΡΙΤΕ和其極性反轉信號分別輸入到開關元件 42，43的極性互異的控制晶墊上的緣故，ΡΙΤΕ在通常模式 的低電平時，開關元件42爲ON，開關元件43爲OFF。暫 存器41的資料通過開關元件42被送到輸出緩衝器15。 -11 - 本紙張尺度適用中画®家標準（CNS)A4規格（210 * 297公« ) (請先M讀背面之注意Ϋ項再滇寫本頁) -I 1 I n n I ϋ ί (1. 經濟部智慧財產局興工消费合作社印製 鼓濟部智慧財產局興Μ消費合作社印製 451 20 1 發明說明（ 其次’ PITE在測試模式的高電平時，開關元件4 2爲 OFF ’開關元件43爲on »如此，由專用晶！19輸入的資 料將代替暫存器41的資料，通過開關元件43送去輸出緩衝 器15。 根據本實施形態，測試時’施加高電平的電恩在ZQ晶整 上的話’由於測試模式信號產生電路18所產生的ρΙ1Έ成爲 高電平的緣故’輸出緩衝器丨5的阻抗並非對應外部電甩50 的電阻値而設定，而是因從專用晶墊19來的外部的整合資 料而設定於任意的固定値’因此測試時，即使可程式化阻 抗輸出緩衝器的動作有任何不妥，也可以經常的將輸出緩 衝器15的阻抗保持一定，可使搭载著這個可程式化阻抗輸 出緩衝器電路的記憶髖等裝置在速度評估等狀況時，經常 可以正確且有效率的執行。 再者，測試時固定輸出緩衝器15的整合资料1〇〇不是由 外部輸入’而是將由内部的固定資料產生電路20產生整合 資料100，介由圈5所示的資料更新電路14輸入到輸出緩衝 器15 ’也是可以固定輸出緩衝器15的阻抗，和上述實施形 態有同樣效果。在這情形下，測試時雖然緩衝器的容量只 能做一個的選擇，但是，如果固定資料產生電路2〇是由内 部電壓來產生前述整合資料100的話，固定資料產生電路 的構成將極爲簡單，不只不會增大電路的規模，或也沒必 要像上述實施形態一樣，由晶墊拉信號線，圖形面積將可 以減小。 圖6所示的是，搭載於本發明的半導體裝置上的可程式化 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公|) -HI — —— — — — — ^Ji I - I I — I I t I ^ < — — — 1 — (請先《讀背面之注意事項再填寫本頁) ο. 201 A7 -------B7 經濟邾瞀慧財產局員工消費合作社印製 10五、發明說明（） 阻抗輸出緩衝器電路的第2的實施形態方塊圖β其中，和 圖1所示的第1實施形態的同樣部分的地分，將賦予同一符 號，並且適當的省略其説明。本例的測試模式信號產生電 路18是連接在專用的模式控制晶墊6 i，這個晶塾的電整爲 低電平時，PITE則爲低電平，電路處於通常動作狀態，而 當晶墊的電壓爲高電平時，PITE則爲高f平，電路則屬於 測試模式。本例的測試模式信號產生電路18因爲採有模式 控制專用晶整61，即使如明7所示，不在反相器電路中插 入高電阻値的電阻R，也可以如圈2所示的電路一樣進行動 作，其他的構成及動作同於圓1所示的第1實施形態。 所以，本例也是，於測試時將棋式控制專用晶整6丨設定 在高電平的話’輸出緩衝器15的阻抗由專用晶整19或固定 資料產生電路20所產生的整合資料固定於一定値的緣 故，和第1的實施形態有相同的效果。 圈8所示的是，搭載於本發明的半導體裝置上的可程式化 阻抗輸出緩衝器電路的第3的實施形態的方塊圖。但是， 和圖1所示的第1的實施形態的同樣部分的地方將賦予同一 符號，並且適當的省略其説明。 於本例子中’ JTAG測試模式時’輸入可程式化阻抗測試 模式啓動之由複數位元信號和決定輸出緩衝器的各位元的 ON/OFF的複數位元信號之測試解除，係藉由源於測試模 式中止的複數位元信號之停止取樣時鐘產生電路16的動 作’在停止阻抗整合控制電路13的動作的同時，變更資料 更新控制電路14的路徑，而進入測試模式。 -13- 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 451 201 A7 B7 經濟邾智慧財產局貝工消费合作社印製 五、發明說明（） 進入測試模式後，資料更新控制電路1 4係將由專用晶誓 19或固定資料產生電路20輸入的整合資料100送去輸出緩 衝器15，即可把輸出緩衝器15的阻抗固定於任意的一定 値’與圈1所示的第1的實施形態有同樣效果。 再者’如同上述第1〜第3的實施形態，不使用專用晶整 19，而搭載著JTAG的裝置中，將整合資料1〇〇由几八〇晶 墊這樣的通常動作不使用的複數晶墊來輸入到輸出緩衝器 15，也有同樣的效果。 還有，將事先準備在資料更新電路14内部的整合資料送 去輸出緩衝器15，來固定輸出緩衝器15的阻抗也是可以 的》 進一步的’如蹰9所示，由邏輯電路71採取外部或内部 的複數信號的邏輯作成必要數量的整合資料1〇〇，介由資 料更新電路14把這個資料1〇〇輸入到輸出緩衝器15，來固 定輸出緩衝器15之阻抗，也是有同樣效果。 [發明的效果] 如以上詳細的説明，藉由本發明的半導嫌裝置，測試 時，輸出緩衝器的阻抗不依存於外部電阻，而可以保持於 任意的固定値的緣故，裝置的速度評估等經常可以正確的 進行β [圈面的簡單説明] 圖1係搭載於本發明的半導體裝置的可程式化阻抗輸出緩 衝器電路的第1的實施形態的方塊囷。 圈2係«1測試模式信號產生電路的詳細例的電路圈。 (請先IW讀背面之注意事項再填寫本頁)

•C 裝

訂---------Q -14- 本紙張尺度適两中aa家標準（CNS〉A4規格（210 =< 297公簸） 451 201 Α7 Β7 經濟部智慧財產局黄工消费合作社印製 — , 12五、發明說明（） 圖3係圈1所示取樣時鏜脈衝產生電路的詳細例的電路 圈。 囷4係圖1所示的資料更新控制電路的詳細例的電路圖β 圖5係圖1所示的資料更新控制電路的其他的詳細例的電 路囷。 躅6係搭載於本發明的半導髏裝置的可程式化阻抗輸出緩 衝器電路的第2的實施形態的方塊圖。 圖7係圈6所示的測試模式信號產生電路的詳細例的電路 圖。 圖8係搭載於本發明的半導髖装置的可程式化阻抗輸出緩 衝器電路的第3的實施形態的方塊圈》 圖9係產生整合資料的邏輯電路的方塊圈。 圖10係既有可程式化阻抗輸出緩衝器電路的電路構成的 方塊圖。 圖11係圖10所示的.既有的基準電壓產生電路，虛設輸出 緩衝器，輸出缓衝器的具體的電路例的方塊圈。 [符號説明] 11基準電壓產生電路 12虛設輸出緩衝器 13阻抗整合控制電路 14資料更新控制電路 15輸出緩衝器 16取樣時鐘脈衝產生電路 17輸出晶墊 -15- 本紙張尺度遶用中國囲家標準（CNS)A4规格（2W * 297公« > <請先《讀背面之注意事項再赛寫本頁) 4 512 01 A7 _B7 13 五、發明說明（） 18測試模式信號產生電路 19專用晶墊 20固定資料產生電路 2 1、2 2 P型MOS電晶髏 23、24 N型MOS電晶體 26時鐘脈衝輸入晶墊 3 1 "與非"閘 32、33、34、35、44 反相器 41暫存器 4 2、4 3 開關元件 5 0 外部電阻 61模式控制專用晶墊 --------*---裝 Λιν (請先Μ讀背面之;i意事項再填寫本頁) n n n · It 1« a^i I I I tlo 經濟部智慧財產局霣工消费合作杜印製 16- i 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐）

Claims (1)

1. 3册0808 451 2 0 1 六、申請專利範圍 1. 一種半導體裝置’具有可程式化阻抗輸出緩衝器機能， 其係將輸出缓衝器之阻抗，整合成連接於一定晶墊與一 定電源間之外部電阻的阻抗，其特徵在於：具有： 將上述可程式化阻抗輸出緩衝器機能停止，將上述裝 置設成測試模式之模式切換手段；及 當藉由上述模式切換手段進入上述測試模式時，將上 述輸出緣衝器之阻抗，固定化成不依存;^上述外部電阻 阻抗的任意値之固定化手段。 2，如申請專利範園第1項之半導體裝置，其中該模式切換 手段係根據檢出上述一定晶墊之電位變化所生成的測試 模式啓動信號，停止上述可程式化阻抗輸出緩衝器機能 者。 3·如申請專利範圍第1项之半導禮裝置，其中該模式切換 手段係根據檢出專用或通常動作不使用之至少—個以上 晶墊的電位之變化所生成的測試模式啓動信號，停止上 述可程式化阻抗輸出緩衝器機能者。 4.如申請專利範圍第1項之半導體裝置’其中該模式切換 手段’係根據供進行其他測試之測試模式啓動信號，停 止上述可程式化阻抗輸出緩衝器機能者。 5_如申請專利範圍第1〜4項中任一項之半導體裝置，其中 該固定化手段係藉由自專用或通常動作不使用之至少一 個以上之晶墊所輸入之來自外部的整合資料，將上述輪 出緩衝器之阻抗，固定化成因應上述整合資料之値者。 6.如申請專利範固第卜4項中任一項之半導鱧裝置，其中 (請先閱讀背面之注意事項再填寫本頁) 裝------- 訂--— ml — i.^)1 經濟部智慧財產局具工消費合作社印製 -17-

   451 201 I ______D8 六、申請專利範圍 該固定化手段，係藉由裝置内部所發生之整合資料， 上述輸出緩衝器之阻抗，固定化成因應上述整合资科 値者》 ^ 7.如申請專利範圍第6項之半導體裝置，其中該固定化手 段’係利用上述裝置内部之電位，生成上述整合資料 者。 8·如申請專利範团第6项之半導體裝置，旄中該固定化手 段’作爲上述裝置内部發生之整合資料，係使用預先記 憶之整合資料者。 9.如申請專利範圍第i — 4項中任一項之半導體裝置，其中 該固定化手段，係採用上述裝置之外部或内部之信號的 邏輯生成上述整合資料，藉由此一整合資料，將上述輸 出緩衝器之阻抗’固定化成因應上迷整合資料之値者。 f跨先閱讀背面之注意事項再填寫本頁) 裝 訂· 經濟部智慧財產局員工消费合作社印製 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）