CN107271882A - 一种基于asic验证的旁路验证系统及验证方法 - Google Patents

一种基于asic验证的旁路验证系统及验证方法 Download PDF

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Abstract

本发明提供一种基于ASIC验证的旁路验证系统及方法，包括：转接设计单元连接各单元，为各单元提供信号传输通路；激励逻辑设计单元通过转接设计单元与目标逻辑单元形成时钟通路；待测设计单元通过转接设计单元与激励逻辑设计单元形成测试激励源通路；待测设计单元通过转接设计单元与目标逻辑单元形成旁路数据通路；待测设计单元所需的测试激励源的协议与激励逻辑设计单元输出的测试激励源的协议一致。本发明在保留原有逻辑单元之间信息识别和加密认证的前提下，搭载激励源数据，通过旁路数据通路的方式对待测设计单元进行功能验证，简化了验证流程，提高了验证的效率，降低了实现成本。

Description

一种基于ASIC验证的旁路验证系统及验证方法
技术领域
本发明涉及集成电路功能验证领域，特别是涉及一种基于ASIC验证的旁路验证系统及验证方法。
背景技术
集成电路验证领域中，对所设计的功能模块进行验证时，通常是根据协议标准设计专用验证环境，对模块中所覆盖功能点进行充分验证。具有专用验证环境的待测功能模块可通过简单的外部指令集由已有的专用验证环境进行完整的功能验证，而且一些现有的验证环境或者协议测试激励可复用于供依照标准协议要求设计的功能模块；而不具备专用验证环境的待测功能模块则需要重新搭建验证环境，在需要进行ID验证，初始序列认证或者提供其他加密信息时，则需要增加验证逻辑设计以按需求配置这些认证信息，而这些内容与主功能模块的验证无关，会大大提高功能验证的时间成本，给验证额外增加了不少难度。
因此，如何提高现有专用验证环境的利用率，简化验证流程，提高验证的效率，降低实现成本已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于ASIC验证的旁路验证系统及验证方法，用于解决现有技术中不具备专用验证环境的待测功能模块的功能验证时间成本高、难度大、效率低等问题。
为实现上述目的及其他相关目的，本发明提供一种基于ASIC验证的旁路验证系统，所述旁路验证系统至少包括：
激励逻辑设计单元，转接设计单元，目标逻辑单元，以及待测设计单元；
所述转接设计单元连接所述激励逻辑设计单元、所述目标逻辑单元及所述待测设计单元，为各单元提供信号传输通路，实现信号通路转接功能；
所述激励逻辑设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成时钟通路；
所述待测设计单元通过所述转接设计单元与所述激励逻辑设计单元连接，以形成测试激励源通路；所述待测设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成旁路数据通路；所述待测设计单元所需的测试激励源的协议与所述激励逻辑设计单元输出的测试激励源的协议一致。
优选地，所述转接设计单元为包括第一连接器、第二连接器及第三连接器的验证板卡，所述激励逻辑设计单元连接所述第一连接器，所述目标逻辑单元连接所述第二连接器，所述待测设计单元连接所述第三连接器，所述激励逻辑设计单元通过所述第一连接器及所述第二连接器与所述目标逻辑单元进行信号传输，所述激励逻辑设计单元通过所述第一连接器及所述第三连接器为所述待测设计单元提供测试激励源，所述待测设计单元通过所述第三连接器及所述第二连接器将输出的测试结果传输给所述目标逻辑单元。
优选地，所述激励逻辑设计单元包括激励时钟产生模块，用于产生测试激励源、逻辑参考时钟及采样时钟；所述测试激励源提供给所述待测设计单元，用于实现待测功能；所述逻辑参考时钟及所述采样时钟提供给所述目标逻辑单元，用于验证待测功能。
更优选地，所述目标逻辑单元包括验证模块，基于所述逻辑参考时钟及所述采样时钟对所述待测设计单元输出的测试结果进行验证，所述验证模块根据需要选择是否启用。
优选地，所述激励设计单元包括加密认证模块，所述目标逻辑单元包括认证读写模块；或者所述激励设计单元包括认证读写模块，所述目标逻辑单元包括加密认证模块；所述加密认证模块及所述认证读写模块通过所述转接设计单元互相连接，以形成信息认证通路。
优选地，所述加密认证模块包括ID验证子模块或初始序列认证子模块。
优选地，所述激励逻辑设计单元还包括主功能模块，所述主功能模块通过所述转接设计单元与所述目标逻辑单元连接，形成主功能数据通路，所述主功能模块实现与所述待测设计单元相同的功能，并将输出的测试结果发送到所述目标逻辑单元，以将所述旁路数据通路与所述主功能数据通路输出的测试结果进行分析比对，所述目标逻辑单元同一时间仅接收一种数据通路，所述旁路数据通路与所述主功能数据通路二选一模式。
优选地，所述待测设计单元还连接辅助验证单元，用于对所述待测设计单元输出的测试结果进行验证，从而替代所述目标逻辑单元的验证功能，进而简化所述待测设计单元。
为实现上述目的及其他相关目的，本发明提供一种上述基于ASIC验证的旁路验证系统的验证方法，所述验证方法至少包括：
上电初始化：激励逻辑设计单元上电产生测试激励源、逻辑参考时钟及采样时钟；
待测功能执行：待测设计单元通过转接设计单元接收所述数据激励源，完成待测功能；
待测功能验证：目标逻辑单元通过转接设计单元接收所述逻辑参考时钟、所述采样时钟及所述待测设计单元的测试结果，对所述待测设计单元输出的测试信号进行验证。
优选地，上电初始化还包括：所述激励逻辑设计单元与所述目标逻辑单元之间建立信息认证通路，通过加密信息的认证实现身份认证。
优选地，当待测设计单元与所述激励逻辑设计单元中的主功能模块实现相同的功能时，将所述待测设计单元输出的测试结果与所述主功能模块输出的测试结果进行分析比对，以对问题进行定位排查，提高验证效率。
优选地，在验证待测功能时，通过与所述待测设计单元连接的辅助验证单元，用于对所述待测设计单元输出的测试结果进行验证，从而替代所述目标逻辑单元的验证功能，进而简化所述待测设计单元。
如上所述，本发明的基于ASIC验证的旁路验证系统及验证方法，具有以下有益效果：
本发明的基于ASIC验证的旁路验证系统及验证方法，在激励逻辑设计单元与目标逻辑单元间插入转接设计单元，通过旁路数据通路对待测设计单元进行功能性验证。本发明的基于ASIC验证的旁路验证系统及验证方法在保留原有逻辑单元之间信息识别和加密认证的前提下，搭载激励源数据，通过旁路数据通路的方式对待测设计单元进行功能验证，简化了验证流程，提高了验证的效率，降低了实现成本。
附图说明
图1显示为本发明的基于ASIC验证的旁路验证系统的框架示意图。
图2显示为本发明的基于ASIC验证的旁路验证系统的结构示意图。
图3显示为本发明的基于ASIC验证的旁路验证系统应用于AD9656验证中的结构示意图。
图4显示为本发明的基于ASIC验证的旁路验证系统应用于LCD验证中的结构示意图。
元件标号说明
1 基于ASIC验证的旁路验证系统
11 激励逻辑设计单元
111 激励时钟产生模块
112 加密认证模块
113 主功能模块
12 转接设计单元
121 第一连接器
122 第二连接器
123 第三连接器
13 目标逻辑单元
13’ 辅助验证单元
131 验证模块
132 认证读写模块
133 时钟配置模块
14 待测设计单元
141 待测功能模块
15 信息认证通路
16 时钟通路
17 测试激励源通路
18 旁路数据通路
19 主功能数据通路
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1～图2所示，本发明提供一种基于ASIC验证的旁路验证系统1，所述旁路验证系统1至少包括：
激励逻辑设计单元11，转接设计单元12，目标逻辑单元13，以及待测设计单元14。
如图1所示，所述转接设计单元12连接所述激励逻辑设计单元11、所述目标逻辑单元13及所述待测设计单元14，为各单元提供信号传输通路，实现信号通路转接功能。
具体地，如图1所示，所述转接设计单元12为包括第一连接器121、第二连接器122及第三连接器123的验证板卡。所述激励逻辑设计单元11连接所述第一连接器121，所述目标逻辑单元13连接所述第二连接器122，所述待测设计单元14连接所述第三连接器123。所述激励逻辑设计单元11通过所述第一连接器121及所述第二连接器122与所述目标逻辑单元13进行信号传输，所述激励逻辑设计单元11通过所述第一连接器121及所述第三连接器123为所述待测设计单元14提供测试激励源，所述待测设计单元14通过所述第三连接器123及所述第二连接器122将输出的测试结果传输给所述目标逻辑单元13。在本实施例中，所述第一连接器121与所述第二连接器122的数据端口包括但不限于信息认证相关数据端口、测试激励源及时钟端口，主功能数据通路端口。所述第三连接器123包括但不限于测试激励源及时钟端口、旁路数据通路端口。
如图1所示，所述激励逻辑设计单元11通过所述转接设计单元12与所述目标逻辑单元13连接，以形成信息认证通路15、时钟通路16及主功能数据通路19；所述激励逻辑设计单元11通过所述转接设计单元12与所述待测设计单元14连接，以形成测试激励源通路17，用于向所述待测设计单元14提供测试激励源及时钟信号。
具体地，如图2所示，所述激励逻辑设计单元11包括激励时钟产生模块111、加密认证模块112以及主功能模块113。所述激励时钟产生模块111用于产生包括但不限于测试激励源、逻辑参考时钟或采样时钟的信号；所述测试激励源提供给所述待测设计单元14，用于实现待测功能；所述逻辑参考时钟及所述采样时钟通过所述时钟通路16提供给所述目标逻辑单元13，用于验证待测功能。所述加密认证模块112通过所述信息认证通路15与所述目标逻辑单元13中的认证读写模块132配合进行加密信息的认证，所述加密认证模块112包括但不限于ID验证子模块或初始序列认证子模块，其他加密认证信息字模块均适用于本发明的加密认证模块112。所述主功能模块113与所述待测设计单元14实现相同的功能，通过将所述主功能数据通路19的测试结果输出到所述目标逻辑单元13，实现主功能数据通路19与旁路数据通路18的分析比对，以对问题进行定位排查，提高验证效率，所述目标逻辑单元13同一时间仅接收一种数据通路，所述旁路数据通路18与所述主功能数据通路19二选一模式。
如图1所示，所述目标逻辑单元13通过所述转接设计单元12与所述激励逻辑设计单元11及所述待测设计单元14连接，用于对所述待测设计单元14输出的测试结果进行验证。
具体地，如图2所示，所述目标逻辑单元13包括验证模块131及认证读写模块132。所述验证模块131基于所述逻辑参考时钟及所述采样时钟对所述待测设计单元14输出的测试结果进行验证，所述验证模块131根据需要选择是否启用。所述认证读写模块132与所述加密认证模块112通过所述转接设计单元12互相连接，以形成所述信息认证通路15，所述认证读写模块132输出加密信息，并接收所述加密认证模块112的反馈信号。所述加密认证模块112与所述认证读写模块132的位置可以互换，不以本实施例为限。
如图1所示，所述待测设计单元14通过所述转接设计单元12与所述激励逻辑设计单元11连接，以形成所述测试激励源通路17；所述待测设计单元14通过所述转接设计单元12与所述目标逻辑单元13连接，以形成旁路数据通路18；所述待测设计单元14所需的测试激励源的协议与所述激励逻辑设计单元11输出的测试激励源的协议一致。
具体地，如图2所示，所述待测设计单元14包括但不限于待测功能模块141，所述待测功能模块141接收所述激励时钟产生模块111产生的测试激励源，实现待测试功能并输出测试结果。
本发明通过旁路数据通路对待测设计单元进行功能验证，简化了验证流程，提高了验证的效率，降低了实现成本。
实施例二
本实施例提供一种AD9656的旁路验证系统，所述验证系统包括激励逻辑设计单元11，转接设计单元12，目标逻辑单元13，以及待测设计单元14。
如图3所示，在本实施例中，所述激励逻辑设计单元11为AD9656测试板，包括激励时钟产生模块111、加密认证模块112及主功能模块113。在本实施例中，所述主功能模块1134包括AD9656功能芯片和相关外围电路设计，在本实施例中，包括ADC子模块、MAC子模块(数据标准协议转换模块)及PCS子模块(数据标准协议转换模块)。
如图3所示，在本实施例中，所述目标逻辑单元13为现场可编程门阵列(FPGA，Field-Programmable Gate Array)，包括验证模块131、认证读写模块132、时钟配置模块133。所述目标逻辑单元13为可对所述被测设计单元14进行功能验证的验证平台或可实现逻辑验证功能的设备器件，不以本实施例为限。
如图3所示，在本实施例中，所述待测设计单元14为AD9656待测功能模块，所述AD9656待测功能模块实现与所述MAC子模块相同的数据标准协议转换功能。
所述AD9656的旁路验证系统的工作原理如下：
上电初始化：
上位机通过I2C数据总线或单比特数据总线配置所述现场可编程门阵列中的时钟配置模块133，配置过程所需时钟由所述现场可编程门阵列上电提供；所述时钟配置模块133接收指令并通过板间时钟通路16(打开所述第二连接器122及所述第一连接器121)转发至所述AD9656测试板的激励时钟产生模块111；所述激励时钟产生模块111接收指令后分频产生不同频率的时钟，并经过板间时钟通路16(打开所述第一连接器121及所述第二连接器122)将逻辑参考时钟和采样时钟发送至所述现场可编程门阵列，以供所述验证模块131进行验证使用。
上位机通过I2C数据总线或单比特数据总线发送指令至所述现场可编程门阵列中的认证读写模块132，所述认证读写模块132经过板间的信息认证通路15(打开所述第二连接器122及所述第一连接器121)将ID、初始序列等加密认证信息写入所述AD9656测试板的加密认证模块112(EEPROM)中作为唯一器件地址，所述加密认证模块112经过板间的信息认证通路15(打开所述第一连接器121及所述第二连接器122)反馈应答信息至所述认证读写模块132，完成身份认证。身份认证是测试板上电初始化的一部分，是保证其正常运转的必要条件。
身份认证和测试激励源的产生的步骤不分先后，不以本实施例为限。
待测功能执行：
通过所述转接设计单元12的电阻网络来关闭所述第一连接器121与所述第二连接器122间的主功能数据通路19，打开所述第二连接器122与所述第三连接器123间的旁路数据通路18，所述激励时钟产生模块111产生的测试激励源通过所述第一连接器121及所述第三连接器123传输至所述AD9656待测功能模块，所述AD9656待测功能模块依据所述测试激励源执行待测试功能。
待测功能验证：
所述AD9656待测功能模块的测试结果通过所述第三连接器123及所述第二连接器122发送至所述现场可编程门阵列，所述现场可编程门阵列通过外部SPI或I2C访问寄存器的方式对所述现场可编程门阵列内部的验证模块131进行读写操作，实现对旁路数据通路的验证过程。
进一步地，在验证过程中，可切换主功能数据通路19和旁路数据通路18，由于所述主功能模块113与所述AD9656待测功能模块可实现相同的功能，因此所述主功能模块113输出的测试结果与所述AD9656待测功能模块输出的测试结果进行分析比对，方便对问题的定位排查，有利于提高验证效率。
实施例三
本实施例提供一种LCD的旁路验证系统，所述验证系统包括激励逻辑设计单元11，转接设计单元12，目标逻辑单元13，待测设计单元14，以及辅助验证单元13’。
如图4所示，在本实施例中，所述激励逻辑设计单元11为LCD测试板，包括激励时钟产生模块111及认证读写模块132。
如图4所示，在本实施例中，所述目标逻辑单元13为LED屏，包括加密认证模块112。所述目标逻辑单元13为可对所述被测设计单元14进行功能验证的验证平台或可实现逻辑验证功能的设备器件，不以本实施例为限。
如图4所示，在本实施例中，所述待测设计单元14为D-PHY待测功能模块，所述D-PHY待测功能模块为标准数据传输模块。
如图4所示，在本实施例中，所述辅助验证单元13’为LCD屏。在本实施例中，所述验证模块131不启用。
所述LCD的旁路验证系统的工作原理如下：
上电初始化：
上位机通过I2C数据总线或单比特数据总线发送指令至所述LCD测试板中的认证读写模块132，所述认证读写模块132经过板间的信息认证通路15(打开所述第二连接器122及所述第一连接器121)将ID、初始序列等加密认证信息写入所述LCD屏的加密认证模块112中，所述加密认证模块112经过板间的信息认证通路15(打开所述第一连接器121及所述第二连接器122)反馈应答信息至所述认证读写模块132，完成身份认证。
上位机通过I2C数据总线或单比特数据总线给所述激励时钟产生模块111发送指令，所述激励时钟产生模块111产生测试激励源及时钟信号。
只有先完成身份认证，才会发送测试激励，本发明的验证过程需要LCD激励源数据。
待测功能执行：
通过所述转接设计单元12打开所述第二连接器122与所述第三连接器123间的旁路数据通路18，所述激励时钟产生模块111产生的测试激励源及时钟信号通过所述第一连接器121及所述第三连接器123传输至所述D-PHY待测功能模块，所述D-PHY待测功能模块依据所述测试激励源执行待测试功能。
待测功能验证：
由于将所述D-PHY待测功能模块的测试结果通过所述第三连接器123及所述第二连接器122发送至所述LCD屏13时，所述D-PHY待测功能模块内部的电路设计相对复杂，因此，在本实施例中，增加辅助验证单元13’，所述辅助验证单元13’为LCD屏，接收所述激励时钟产生模块111产生的逻辑参考时钟和采样时钟，以及所述D-PHY待测功能模块的测试结果，实现对旁路数据通路的验证过程。
本实施例，在不影响LCD测试板和LCD屏通信的前提下，将正常输出的测试激励通过外加转接单元旁路到D-PHY待测功能模块进行验证，根据协议标准，测试激励源通过D-PHY待测功能模块的Rx端口输入，经过内部转义处理后经Tx端口输出，输出数据对LCD屏13’进行点屏测试，从而实现对待测模块的功能验证。
综上所述，本发明提供一种基于ASIC验证的旁路验证系统，包括：转接设计单元连接各单元，为各单元提供信号传输通路；激励逻辑设计单元通过转接设计单元与目标逻辑单元形成时钟通路；待测设计单元通过转接设计单元与激励逻辑设计单元形成测试激励源通路；待测设计单元通过转接设计单元与目标逻辑单元形成旁路数据通路；待测设计单元所需的测试激励源的协议与激励逻辑设计单元输出的测试激励源的协议一致。本发明在保留原有逻辑单元之间信息识别和加密认证的前提下，搭载激励源数据，通过旁路数据通路的方式对待测设计单元进行功能验证，简化了验证流程，提高了验证的效率，降低了实现成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种基于ASIC验证的旁路验证系统，其特征在于，所述旁路验证系统至少包括：
激励逻辑设计单元，转接设计单元，目标逻辑单元，以及待测设计单元；
所述转接设计单元连接所述激励逻辑设计单元、所述目标逻辑单元及所述待测设计单元，为各单元提供信号传输通路，实现信号通路转接功能；
所述激励逻辑设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成时钟通路；
所述待测设计单元通过所述转接设计单元与所述激励逻辑设计单元连接，以形成测试激励源通路；所述待测设计单元通过所述转接设计单元与所述目标逻辑单元连接，以形成旁路数据通路；所述待测设计单元所需的测试激励源的协议与所述激励逻辑设计单元输出的测试激励源的协议一致。
2.根据权利要求1所述的基于ASIC验证的旁路验证系统，其特征在于：所述转接设计单元为包括第一连接器、第二连接器及第三连接器的验证板卡，所述激励逻辑设计单元连接所述第一连接器，所述目标逻辑单元连接所述第二连接器，所述待测设计单元连接所述第三连接器，所述激励逻辑设计单元通过所述第一连接器及所述第二连接器与所述目标逻辑单元进行信号传输，所述激励逻辑设计单元通过所述第一连接器及所述第三连接器为所述待测设计单元提供测试激励源，所述待测设计单元通过所述第三连接器及所述第二连接器将输出的测试结果传输给所述目标逻辑单元。
3.根据权利要求1所述的基于ASIC验证的旁路验证系统，其特征在于：所述激励逻辑设计单元包括激励时钟产生模块，用于产生测试激励源、逻辑参考时钟及采样时钟；所述测试激励源提供给所述待测设计单元，用于实现待测功能；所述逻辑参考时钟及所述采样时钟提供给所述目标逻辑单元，用于验证待测功能。
4.根据权利要求3所述的基于ASIC验证的旁路验证系统，其特征在于：所述目标逻辑单元包括验证模块，基于所述逻辑参考时钟及所述采样时钟对所述待测设计单元输出的测试结果进行验证，所述验证模块根据需要选择是否启用。
5.根据权利要求1所述的基于ASIC验证的旁路验证系统，其特征在于：所述激励设计单元包括加密认证模块，所述目标逻辑单元包括认证读写模块；或者所述激励设计单元包括认证读写模块，所述目标逻辑单元包括加密认证模块；所述加密认证模块及所述认证读写模块通过所述转接设计单元互相连接，以形成信息认证通路。
6.根据权利要求5所述的基于ASIC验证的旁路验证系统，其特征在于：所述加密认证模块包括ID验证子模块或初始序列认证子模块。
7.根据权利要求1所述的基于ASIC验证的旁路验证系统，其特征在于：所述激励逻辑设计单元还包括主功能模块，所述主功能模块通过所述转接设计单元与所述目标逻辑单元连接，形成主功能数据通路，所述主功能模块实现与所述待测设计单元相同的功能，并将输出的测试结果发送到所述目标逻辑单元，以将所述旁路数据通路与所述主功能数据通路输出的测试结果进行分析比对，所述目标逻辑单元同一时间仅接收一种数据通路，所述旁路数据通路与所述主功能数据通路二选一模式。
8.根据权利要求1所述的基于ASIC验证的旁路验证系统，其特征在于：所述待测设计单元还连接辅助验证单元，用于对所述待测设计单元输出的测试结果进行验证，从而替代所述目标逻辑单元的验证功能，进而简化所述待测设计单元。
9.一种如权利要求1～7任意一项所述的基于ASIC验证的旁路验证系统的验证方法，其特征在于，所述验证方法至少包括：
上电初始化：激励逻辑设计单元上电产生测试激励源、逻辑参考时钟及采样时钟；
待测功能执行：待测设计单元通过转接设计单元接收所述数据激励源，完成待测功能；
待测功能验证：目标逻辑单元通过转接设计单元接收所述逻辑参考时钟、所述采样时钟及所述待测设计单元的测试结果，对所述待测设计单元输出的测试信号进行验证。
10.根据权利要求8所述的验证方法，其特征在于：上电初始化还包括：所述激励逻辑设计单元与所述目标逻辑单元之间建立信息认证通路，通过加密信息的认证实现身份认证。
11.根据权利要求8所述的验证方法，其特征在于：当待测设计单元与所述激励逻辑设计单元中的主功能模块实现相同的功能时，将所述待测设计单元输出的测试结果与所述主功能模块输出的测试结果进行分析比对，以对问题进行定位排查，提高验证效率。
12.根据权利要求8所述的验证方法，其特征在于：在验证待测功能时，通过与所述待测设计单元连接的辅助验证单元，用于对所述待测设计单元输出的测试结果进行验证，从而替代所述目标逻辑单元的验证功能，进而简化所述待测设计单元。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110907798A (zh) * 2019-10-23 2020-03-24 盛科网络（苏州）有限公司 集成SoC的交换芯片的测试验证板、测试装置及方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198274B1 (en) * 1998-03-20 2001-03-06 Advantest Corporation IC testing apparatus
JP2001099895A (ja) * 1999-09-29 2001-04-13 Nec Eng Ltd Ｌｓｉシミュレーション回路およびｌｓｉシュミレーション方法
US20030182641A1 (en) * 1999-06-26 2003-09-25 Sei-Yang Yang Rapid input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it
CN1725188A (zh) * 2004-07-22 2006-01-25 华为技术有限公司 逻辑验证系统及方法
US20060020920A1 (en) * 2004-07-26 2006-01-26 Daven Walt Septon Methods and apparatus for providing automated test equipment with a means to jump between tests in a test program
US20060025954A1 (en) * 2004-07-27 2006-02-02 Fujitsu Limited Process variation detector and process variation detecting method
CN101694677A (zh) * 2009-10-19 2010-04-14 上海华为技术有限公司 一种逻辑验证方法、装置及系统
CN103954904A (zh) * 2014-04-28 2014-07-30 工业和信息化部电子第五研究所 硬件木马测试系统

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198274B1 (en) * 1998-03-20 2001-03-06 Advantest Corporation IC testing apparatus
US20030182641A1 (en) * 1999-06-26 2003-09-25 Sei-Yang Yang Rapid input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it
JP2001099895A (ja) * 1999-09-29 2001-04-13 Nec Eng Ltd Ｌｓｉシミュレーション回路およびｌｓｉシュミレーション方法
CN1725188A (zh) * 2004-07-22 2006-01-25 华为技术有限公司 逻辑验证系统及方法
US20060020920A1 (en) * 2004-07-26 2006-01-26 Daven Walt Septon Methods and apparatus for providing automated test equipment with a means to jump between tests in a test program
US20060025954A1 (en) * 2004-07-27 2006-02-02 Fujitsu Limited Process variation detector and process variation detecting method
CN101694677A (zh) * 2009-10-19 2010-04-14 上海华为技术有限公司 一种逻辑验证方法、装置及系统
CN103954904A (zh) * 2014-04-28 2014-07-30 工业和信息化部电子第五研究所 硬件木马测试系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A.P. SINGH 等: "On Silicon Timing Validation of Digital Logic Gates "A Study of Two Generic Methods"", 《PROC. 25TH INTERNATIONAL CONFERENCE ON MICROELECTRONICS (MIEL 2006), BELGRADE, SERBIA AND MONTENEGRO》 *
夏飞 等: "基于FPGA组的ASIC验证原型系统和逻辑分割算法的研究与实现", 《计算机工程与科学》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110907798A (zh) * 2019-10-23 2020-03-24 盛科网络（苏州）有限公司 集成SoC的交换芯片的测试验证板、测试装置及方法

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