CN101694677A - 一种逻辑验证方法、装置及系统 - Google Patents

Abstract

本发明实施例涉及逻辑开发领域，公开了一种逻辑验证方法、装置及系统，该方法包括：接收算法仿真平台输出的激励数据和参考数据；将激励数据发送至硬件单板进行验证，该硬件单板装载有待测逻辑；将硬件单板输出的验证数据与上述参考数据进行比较，并记录比较结果。本发明实施例可以提高逻辑验证的效率。

Description

一种逻辑验证方法、装置及系统

技术领域

本发明涉及逻辑开发领域，尤其涉及一种逻辑验证方法、装置及系统。

背景技术

众所周知，逻辑验证是逻辑开发的一个重要步骤，用于验证逻辑开发的质量。传统的逻辑开发流程如下：首先使用高级语言和界面良好的算法仿真平台(如矩阵实验室(Matrix Laboratory，MATLAB)等)进行算法模型的开发并仿真；其次将仿真有效的算法模型交由逻辑开发人员实现；最后由逻辑验证人员进行逻辑验证。根据调查统计，逻辑开发过程中60％～80％的时间都是用于逻辑验证，因此，如何提高逻辑验证的效率成为了逻辑开发的一个关键性因素。

现有技术中，逻辑验证主要有功能仿真和现场可编程门阵列(FieldProgrammable Gate Array，FPGA)原型验证两种方法。其中，逻辑的功能仿真是指在个人电脑(Personal Computer，PC)或服务器上利用仿真软件(如Modelsim，NCsim等)进行逻辑的纯白盒仿真；逻辑的FPGA原型验证是指将整个待测逻辑下载到硬件单板上进行纯黑盒验证。

以逻辑的FPGA原型验证为例，需要将整个待测逻辑下载到硬件单板的FPGA中，然后将算法仿真平台提供的激励数据输入硬件单板进行验证，硬件单板输出验证数据后，由逻辑验证人员将验证数据和算法仿真平台提供参考数据进行手工比对分析，得到逻辑验证结果。FPGA原型验证虽然可以对待测逻辑的真实运行环境进行仿真，但是，当验证数据较多时，如果以手工方式进行比对分析，则会降低逻辑验证的效率。

发明内容

本发明实施例提供了一种逻辑验证方法、装置及系统，能够提高逻辑验证的效率。

为解决上述技术问题，本发明实施例提供如下技术方案：

本发明实施例提供了一种逻辑验证方法，包括：

步骤A、接收算法仿真平台输出的激励数据和参考数据；

步骤B、将所述激励数据发送至硬件单板进行验证，所述硬件单板装载有待测逻辑；

步骤C、将所述硬件单板输出的验证数据与所述参考数据进行比较，并记录比较结果。

本发明实施例提供了一种逻辑验证装置，包括：

第一模块，用于接收算法仿真平台输出的激励数据，并将所述激励数据发送至硬件单板进行验证，所述硬件单板装载有待测逻辑；

第二模块，用于接收所述算法仿真平台输出的参考数据和所述硬件单板输出的验证数据，将所述验证数据与所述参考数据进行比较，并记录比较结果。

本发明实施例提供了一种逻辑验证系统，包括：算法仿真平台、硬件单板、以及上述的逻辑验证装置；其中，

所述算法仿真平台，用于输出激励数据和参考数据至所述逻辑验证装置；

所述硬件单板，装载有待测逻辑，用于接收所述逻辑验证装置转发的激励数据并验证，输出验证数据。

从以上技术方案可以看出，本发明实施例具有以下优点：

本发明实施例可以接收算法仿真平台输出的激励数据，并将该激励数据发送至装载有待测逻辑的硬件单板进行验证；然后再进一步将硬件单板输出的验证数据与接收的算法仿真平台输出的参考数据进行比较。与现有的技术相比，本发明实施例可以避免以手工方式进行验证数据与参考数据的比对分析，从而可以提高逻辑验证的效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中提供的一种逻辑验证方法的流程示意图；

图2为现有的一种算法仿真平台的结构示意图；

图3为本发明实施例中提供的一种逻辑验证装置的结构示意图；

图4为本发明实施例中提供的一种逻辑验证系统的结构示意图；

图5为本发明实施例中提供的另一种逻辑验证系统的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1，图1为本发明实施例中提供的一种逻辑验证方法的流程示意图。如图1所示，该方法可以包括步骤：

101、接收算法仿真平台输出的激励数据和参考数据；

其中，激励数据可以由算法仿真平台的验证前模块提供，验证前模块提供的激励数据经过算法仿真平台的参考模型即可得到参考数据。

请一并参阅图2，图2为现有的一种算法仿真平台的结构示意图。在图2所示的算法仿真平台200中，验证前模块201提供的激励数据经过参考模型202之后，即可得到参考数据；同时，验证前模块201提供的激励数据还可以输出外部的其他装置或设备，从而可以对外部的其他装置或设备起到激励的作用。

在本发明实施例中，可以由逻辑验证装置来接收算法仿真平台输出的激励数据和参考数据。其中，激励数据可以是由1和0构成的数字信号，比如11001100......；激励数据主要起激励作用，即将激励数据输入某一个系统或者某一个装置后，对应的系统或者装置将会输出相应的响应。上述的参考数据即是由激励数据输入算法仿真平台的参考模型而得到的参考模型输出的响应。

其中，上述算法仿真平台是本领域技术人员所公知的，其具有可视性的操作界面和易搭建的特点。本发明实施例在此不作详细介绍。

102、将上述激励数据发送至硬件单板进行验证，该硬件单板装载有待测逻辑；

举例来说，上述硬件单板可以是装载有现场可编程门阵列(FieldProgrammable Gate Array，FPGA)的硬件单板，这样，可以将待测逻辑下载到FPGA中。FPGA在数学计算方面具有强大的优势，可以缩短逻辑验证所消耗的时间，提高逻辑验证的效率。本发明实施例中所涉及的待测逻辑可以理解为整个待测逻辑系统的代码，或者是部分待测逻辑的代码。

举例来说，上述的逻辑验证装置可以通过Socket接口将算法仿真平台输出的激励数据发送至装载有待测逻辑的硬件单板进行验证。可选的，可以进一步采用输入/输出总线(Input/Output Bus，IOBUS)的方式对上述待测逻辑进行封装，这样使得激励数据可以方便地进入硬件单板中的待测逻辑，以及验证数据可以方便地从硬件单板中输出，而不必使用真实的接口。

103、将硬件单板输出的验证数据与参考数据进行比较，并记录比较结果。

其中，上述的逻辑验证装置可以通过Socket接口来接收硬件单板输出的验证数据，该验证数据是由激励数据输入装载有待测逻辑的硬件单板而得到的响应。

上述的逻辑验证装置可以将验证数据与参考数据逐位进行比较。例如，假设验证数据为101000，参考数据为101001，则可以比较得到验证数据第1位“1”与参考数据第1位“1”相同，验证数据第2位“0”与参考数据第2位“0”相同，验证数据第3位“1”与参考数据第3位“1”相同，验证数据第4位“0”与参考数据第4位“0”相同，验证数据第5位“0”与参考数据第5位“0”相同，验证数据第6位“0”与参考数据第6位“1”不相同。

进一步的，上述的比较结果可以是验证数据与参考数据的相似度。如上述举例中的验证数据与参考数据的6位数据中有5位相同，则验证数据与参考数据的相似度可以为83.33％(5/6＝0.8333)。

可选地，本发明实施例提供的逻辑验证方法可以在步骤103之后，进一步包括如下步骤：

若步骤103中的比较结果大于或等于设定的阈值，则结束本次逻辑验证，或重新执行步骤101～103；若步骤103中的比较结果小于设定的阈值，则先调整硬件单板装载的待测逻辑的参数，之后重新执行上述步骤101～103。

举例来说，逻辑验证装置可以设定阈值为98％，如果验证数据与参考数据的比较结果(即相似度)大于或等于98％，则说明待测逻辑验证通过，可以选择结束本次逻辑验证，或者，可以重新执行步骤101～103，从而通过循环验证，达到提高逻辑验证准确性的目的；反之，如果验证数据与参考数据的比较结果(即相似度)小于98％，则说明待测逻辑验证无法通过，此种情况下，可以先调整硬件单板装载的待测逻辑的参数，之后重新执行步骤101～103，通过调整待测逻辑的参数，从而使待测逻辑具有不同的特征，以实现对具有不同特性的待测逻辑的验证。

其中，在验证数据与参考数据的比较结果(即相似度)小于设定的阈值时，可以通过如下方式对硬件单板装载的待测逻辑的参数进行调整：逻辑验证装置可以向装载有待测逻辑的硬件单板发送控制指令(例如可以通过Socket接口发送)，该控制指令指示调整待测逻辑的参数。之后，可以重新执行上述步骤101～103。

具体的，待测逻辑的参数可以包括但不限于如下参数：带宽、接口速率、信噪比等等。例如，当验证数据与参考数据的比较结果(即相似度)小于设定的阈值时，逻辑验证装置发送的控制指令可以指示增加待测逻辑的带宽，并重新执行上述步骤101～103；或者，逻辑验证装置发送的控制指令可以指示增加待测逻辑的带宽，以及同时降低接口速率，并重新执行上述步骤101～103。

通过上述描述可知，本发明实施例提供的逻辑验证方法可以接收算法仿真平台输出的激励数据，并将该激励数据发送至装载有待测逻辑的硬件单板进行验证；然后再进一步将硬件单板输出的验证数据与接收的算法仿真平台输出的参考数据进行比较。本发明实施例可以避免以手工方式进行验证数据与参考数据的比对分析，从而可以提高逻辑验证的效率。

另外，对于整个待测逻辑而言，待测逻辑之间可能存在不同的特性。比如，可能存在一些验证比较耗时的待测逻辑(例如初始化双倍速率同步固态随机处理器与寄存器)，以及存在一些验证耗时比较少的待测逻辑。针对此种情况，一方面，本发明实施例可以将验证比较耗时的一些待测逻辑装载到硬件单板上，由逻辑验证装置接收算法仿真平台输出的激励数据，并发送至硬件单板进行验证，然后比较硬件单板输出的验证数据与算法仿真平台输出的参考数据，并记录比较结果；另一方面，将验证耗时比较少的一些待测逻辑装载到现有的功能仿真软件(例如Modelsim，NCsim等)，由逻辑验证装置将接收的算法仿真平台输出的激励数据发送(例如通过串行总线)至功能仿真软件进行验证，然后比较功能仿真软件输出的验证数据与算法仿真平台输出的参考数据并记录比较结果。

可以理解的是，根据待测逻辑的特性而采用相应的验证方式，从而在尽量降低硬件成本的基础上，进一步提升逻辑验证效率。

请参阅图3，图3为本发明实施例中提供的一种逻辑验证装置的结构示意图。如图3所示，该逻辑验证装置可以包括：

第一模块301，用于接收算法仿真平台输出的激励数据，并将该激励数据发送至硬件单板进行验证，该硬件单板装载有待测逻辑；

举例来说，第一模块301可以通过Socket接口与硬件单板连接，并通过Socket接口将算法仿真平台输出的激励数据发送至硬件单板进行验证。

其中，硬件单板可以是装载有FPGA的硬件单板，这样，可以将待测逻辑下载到FPGA中。本发明实施例中所涉及的待测逻辑可以理解为整个待测逻辑系统的代码，或者是一部分待测逻辑的代码。

第二模块302，用于接收算法仿真平台输出的参考数据和硬件单板输出的验证数据，将验证数据与参考数据进行比较，并且记录比较结果。

举例来说，第二模块302可以将硬件单板输出的验证数据与算法仿真平台输出的参考数据逐位进行比较。例如，假设硬件单板输出的验证数据为101000，算法仿真平台输出的参考数据为101001；则第二模块302可以比较得到验证数据第1位“1”与参考数据第1位“1”相同，验证数据第2位“0”与参考数据第2位“0”相同，验证数据第3位“1”与参考数据第3位“1”相同，验证数据第4位“0”与参考数据第4位“0”相同，验证数据第5位“0”与参考数据第5位“0”相同，验证数据第6位“0”与参考数据第6位“1”不相同。

进一步的，上述的比较结果可以是验证数据与参考数据的相似度。如上述举例中的验证数据与参考数据的6位数据中有5位相同，则验证数据与参考数据的相似度可以为83.33％(5/6＝0.8333)。

举例来说，第二模块302可以通过Socket接口与硬件单板连接，并通过Socket接口接收硬件单板输出的验证数据。

如图3所示，本发明实施例提供的逻辑验证装置还可以进一步包括：

第三模块303，与第二模块302连接，用于判断第二模块302的比较结果是否大于或等于设定的阈值；

第四模块303，分别与第三模块303、第二模块302以及第一模块301连接，用于在第三模块303的判断结果为是时，指令第一模块301和第二模块302结束本次逻辑验证，或，指令第一模块301和第二模块302重新进行逻辑验证；从而可以通过循环验证，达到提高逻辑验证准确性的目的。

进一步地，在第三模块303的判断结果为否时，第四模块303可以控制硬件单板调整待测逻辑的参数，并指令第一模块301和第二模块302基于调整了待测逻辑参数的硬件单板重新进行逻辑验证；通过调整待测逻辑的参数，从而使待测逻辑具有不同的特征，以实现对具有不同特性的待测逻辑的验证。

举例来说，上述硬件单板中的待测逻辑可以采用IOBUS总线方式进行封装，这样使得激励数据可以方便地进入硬件单板中的待测逻辑，以及验证数据可以方便地从硬件单板中输出，而不必使用真实的接口。

举例来说，第四模块304在第三模块303的判断结果为否时，具体可以向硬件单板发送控制指令，该控制指令指示调整待测逻辑的参数，之后指令第一模块301和第二模块302基于调整了待测逻辑参数的硬件单板重新进行逻辑验证。

需要说明的是，待测逻辑的参数可以调大或调小，待测逻辑的参数大小不同使得待测逻辑具有不同的特征，从而可以实现对具有不同特性的待测逻辑的验证。

另外，由于整个待测逻辑中，待测逻辑之间可能存在不同的特性。比如，可能存在一些验证比较耗时的待测逻辑(例如初始化双倍速率同步固态随机处理器与寄存器)，以及存在一些验证耗时比较少的待测逻辑。针对此种情况，一方面，本发明实施例可以将验证比较耗时的一些待测逻辑装载到硬件单板上，由第一模块301接收算法仿真平台输出的激励数据，并发送至硬件单板进行验证，然后第二模块302比较硬件单板输出的验证数据与算法仿真平台输出的参考数据并记录比较结果；另一方面，将验证耗时比较少的一些待测逻辑装载到现有的功能仿真软件(例如Modelsim，NCsim等)，由第一模块301将接收的算法仿真平台输出的激励数据发送(例如通过串行总线)至功能仿真软件进行验证，然后第二模块302比较功能仿真软件输出的验证数据与算法仿真平台输出的参考数据并记录比较结果，从而可以提升逻辑验证的效率。

本发明实施例提供的逻辑验证装置可以接收算法仿真平台输出的激励数据，并将该激励数据发送至装载有待测逻辑的硬件单板进行验证；然后再进一步将硬件单板输出的验证数据与接收的算法仿真平台输出的进行比较。与现有的技术相比，本发明实施例可以避免以手工方式进行验证数据与参考数据的比对分析，从而可以提高逻辑验证的效率。

另外，本发明实施例提供的逻辑验证装置中，算法仿真平台具有可视性的操作界面和易搭建的特点，使得本发明实施例提供的逻辑验证装置也具备了友好的界面，便于使用。

请参阅图4，图4为本发明实施例中提供的一种逻辑验证系统的结构示意图。如图4所示，该逻辑验证系统可以包括逻辑验证装置401、算法仿真平台402和硬件单板403。其中，该逻辑验证系统中的逻辑验证装置401可以和前面实施例中所介绍的逻辑验证装置相同；硬件单板403装载有待测逻辑，该待测逻辑可以是整个待测逻辑系统的代码，或者是部分待测逻辑的代码。其中，

逻辑验证装置401，用于接收算法仿真平台402输出的激励数据和参考数据；并将该激励数据发送至硬件单板403；

算法仿真平台402，用于输出激励数据和参考数据至逻辑验证装置401；

举例来说，硬件单板403可以是装载有FPGA的硬件单板，这样，可以将整个待测逻辑系统的代码，或者部分待测逻辑的代码装载到FPGA中。

硬件单板403，用于接收逻辑验证装置401发送的激励数据并验证，输出验证数据；

举例来说，逻辑验证装置401与硬件单板403之间可以通过Socket接口连接，这样算逻辑验证装置401可以通过Socket接口将算法仿真平台402输出的激励数据发送至硬件单板403，以及通过Socket接口接收硬件单板403输出的验证数据。

其中，逻辑验证装置401，还用于将上述验证数据与参考数据进行比较，并记录比较结果。

举例来说，逻辑验证装置401可以将硬件单板403输出的验证数据与算法仿真平台402输出的参考数据逐位进行比较。例如，假设硬件单板403输出的验证数据为101000，算法仿真平台402输出的参考数据为101001；则逻辑验证装置401可以比较得到验证数据第1位“1”与参考数据第1位“1”相同，验证数据第2位“0”与参考数据第2位“0”相同，验证数据第3位“1”与参考数据第3位“1”相同，验证数据第4位“0”与参考数据第4位“0”相同，验证数据第5位“0”与参考数据第5位“0”相同，验证数据第6位“0”与参考数据第6位“1”不相同。

进一步的，上述的比较结果可以是验证数据与参考数据的相似度。如上述举例中的验证数据与参考数据的6位数据中有5位相同，则验证数据与参考数据的相似度可以为83.33％(5/6＝0.8333)。

进一步地，逻辑验证装置401还可以用于在验证数据与参考数据的比较结果大于或等于设定的阈值时，停止接收算法仿真平台402输出的激励数据，从而结束本次逻辑验证，或者继续接收算法仿真平台402输出的激励数据，并将激励数据发送至硬件单板403进行验证；或用于在验证数据与参考数据的比较结果小于设定的阈值时，控制硬件单板403调整待测逻辑的参数，并继续接收算法仿真平台402输出的激励数据，将该激励数据发送至硬件单板403进行验证。这样，可以进一步达到提供逻辑验证的效率的目的。

举例来说，上述硬件单板403中的待测逻辑可以采用IOBUS总线方式进行封装，这样使得激励数据可以方便的进入硬件单板403中的待测逻辑，以及验证数据可以方便地从硬件单板403中输出，而不必使用真实的接口。

举例来说，逻辑验证装置401在验证数据与参考数据的比较结果小于设定的阈值时，具体可以向硬件单板403发送控制指令，该控制指令指示调整待测逻辑的参数，并继续接收算法仿真平台402输出的激励数据，将激励数据转发至硬件单板403进行验证。

需要说明的是，待测逻辑的参数可以调大或调小，待测逻辑的参数大小不同使得待测逻辑具有不同的特征，从而可以实现对具有不同特性的待测逻辑的验证。

请参阅图5，图5为本发明实施例中提供的另一种逻辑验证系统的结构示意图。其中，图5所示的逻辑验证系统结构图是对图4所示的逻辑验证系统结构图进行细化而得到的。

其中，算法仿真平台402包括：验证前模型4021以及参考模型4022；

本发明实施例中所介绍的算法仿真平台402可以和图2所示的算法仿真平台200相同。

验证前模型4021，用于输出激励数据，该激励数据通过参考模型4022之后，即可输出参考数据至逻辑验证装置401。

其中，逻辑验证装置401用于接收算法仿真平台402的验证前模型4021输出的激励数据，并将该激励数据通过硬件单板403的Socket接口4031发送至硬件单板403的待测逻辑4033进行验证，其中，待测逻辑4033以IOBUS总线4032进行封装；待测逻辑4033输出的验证数据通过Socket接口4031输出至逻辑验证模块401；

逻辑验证装置401可以将硬件单板403输出的验证数据与算法仿真平台402输出的参考数据逐位进行比较并记录比较结果。例如，假设硬件单板403输出的验证数据为101000，算法仿真平台402输出的参考数据为101001；则逻辑验证装置401可以比较得到验证数据第1位“1”与参考数据第1位“1”相同，验证数据第2位“0”与参考数据第2位“0”相同，验证数据第3位“1”与参考数据第3位“1”相同，验证数据第4位“0”与参考数据第4位“0”相同，验证数据第5位“0”与参考数据第5位“0”相同，验证数据第6位“0”与参考数据第6位“1”不相同。

进一步的，上述的比较结果可以是验证数据与参考数据的相似度。如上述举例中的验证数据与参考数据的6位数据中有5位相同，则验证数据与参考数据的相似度可以为83.33％(5/6＝0.8333)。

进一步地，逻辑验证装置401还可以用于在验证数据与参考数据的比较结果大于或等于设定的阈值时，停止接收算法仿真平台402的验证前模型4021输出的激励数据，从而结束本次逻辑验证，或者继续接收算法仿真平台402的验证前模型4021输出的激励数据，并将激励数据转发至硬件单板403的待测逻辑4033进行验证；

或者，用于在验证数据与参考数据的比较结果小于设定的阈值时，控制硬件单板403调整待测逻辑4033的参数，并继续接收算法仿真平台402的验证前模型4021输出的激励数据，将激励数据发送至硬件单板403待测逻辑4033进行验证。这样，可以进一步提高逻辑验证的效率的。

举例来说，逻辑验证装置401在验证数据与参考数据的比较结果小于设定的阈值时，具体可以向硬件单板403发送控制指令，该控制指令指示调整待测逻辑的参数，并继续接收算法仿真平台402输出的激励数据，将激励数据转发至硬件单板403进行验证。

本发明实施例提供的逻辑验证系统可以接收算法仿真平台输出的激励数据，并将该激励数据发送至装载有待测逻辑的硬件单板进行验证；然后再进一步将硬件单板输出的验证数据与接收的算法仿真平台输出的进行比较。与现有的技术相比，本发明实施例可以避免以手工方式进行验证数据与参考数据的比对分析，从而可以提高逻辑验证的效率。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：只读存储器(Read-Only Memory，ROM)、随机存取器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上对本发明实施例所提供的一种逻辑验证方法、装置及系统进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种逻辑验证方法，其特征在于，包括：

步骤A、接收算法仿真平台输出的激励数据和参考数据；

步骤B、将所述激励数据发送至硬件单板进行验证，所述硬件单板装载有待测逻辑；

步骤C、将所述硬件单板输出的验证数据与所述参考数据进行比较，并记录比较结果。

2.如权利要求1所述的方法，其特征在于，还包括：

若所述比较结果大于或等于设定的阈值，则结束本次逻辑验证，或重新执行所述步骤A、B、C；

若所述比较结果小于所述设定的阈值，则调整所述待测逻辑的参数，之后重新执行所述步骤A、B、C。

3.如权利要求2所述的方法，其特征在于，所述调整所述待测逻辑的参数包括：

向所述硬件单板发送控制指令，所述控制指令指示对所述待测逻辑的参数进行调整。

4.如权利要求1所述的方法，其特征在于，还包括：

将所述算法仿真平台输出的激励数据发送至装载有待测逻辑的功能仿真软件进行验证；

比较所述功能仿真软件输出的验证数据与所述算法仿真平台输出的参考数据。

5.如权利要求1至4任一项所述的方法，其特征在于，将所述激励数据发送至硬件单板进行逻辑验证包括：

将所述激励数据通过Socket接口发送至硬件单板进行逻辑验证。

6.一种逻辑验证装置，其特征在于，包括：

第一模块，用于接收算法仿真平台输出的激励数据，并将所述激励数据发送至硬件单板进行验证，所述硬件单板装载有待测逻辑；

第二模块，用于接收所述算法仿真平台输出的参考数据和所述硬件单板输出的验证数据，将所述验证数据与所述参考数据进行比较，并记录比较结果。

7.如权利要求6所述的逻辑验证装置，其特征在于，还包括：

第三模块，用于判断所述比较结果是否大于或等于设定的阈值；

第四模块，用于在所述第三模块的判断结果为是时，指令所述第一模块和第二模块结束本次逻辑验证，或，指令所述第一模块和第二模块重新进行逻辑验证。

8.如权利要求7所述的逻辑验证装置，其特征在于，所述第四模块还用于：

在所述第三模块的判断结果为否时，控制所述硬件单板调整所述待测逻辑的参数，并指令所述第一模块和第二模块基于调整了待测逻辑参数的硬件单板重新进行逻辑验证。

9.如权利要求5至8任一项所述的逻辑验证装置，其特征在于，所述第一模块通过Socket接口与所述硬件单板连接；

和/或，所述第二模块通过Socket接口与所述硬件单板连接。

10.一种逻辑验证系统，其特征在于，包括：算法仿真平台、硬件单板、以及上述权利要求6至9任一项所述的逻辑验证装置；

所述算法仿真平台，用于输出激励数据和参考数据至所述逻辑验证装置；

所述硬件单板，装载有待测逻辑，用于接收所述逻辑验证装置转发的激励数据并验证，输出验证数据。

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