CN202049479U - 一种物理层芯片的验证板 - Google Patents
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Abstract
一种物理层芯片的验证板，包括：第一、第二现场可编程门阵列FPGA芯片，用于存放待验证芯片的配置位流文件的第一、第二只读存储器，用于控制上电时序的第一、第二复杂可编程逻辑器件CPLD；用于提供待验证芯片逻辑的差分参考时钟的第一时钟芯片，与所述第一、第二FPGA芯片相连；用于提供待验证芯片链路层接口的参考时钟的第二时钟芯片，与所述第一、第二FPGA芯片相连；所述第一/第二CPLD通过所述第一/第二只读存储器与所述第一/第二FPGA芯片相连。本实用新型能采用FPGA实现高端服务器产品研制阶段传输链路物理层芯片的验证。
Description
技术领域
本实用新型涉及计算机领域，具体涉及一种物理层芯片的验证板。
背景技术
随着计算机技术的飞速发展，为了满足经济社会发展的需要，高性能、高可靠的计算机系统成为制约社会发展关键领域的瓶颈之一。庞大的数据计算和数据分析，复杂的图形分析和科学预算等信息领域对计算机系统的性能要求极高。因此需要构建庞大的多路高端计算机系统，以便更好适应当今各领域的应用需求。高端服务器系统研制需要研发多款系统关键芯片组，其中物理层芯片逻辑设计复杂，信号传输质量要求极高，为减少项目风险，设计物理层芯片验证板，从逻辑设计、信号质量、协议规范等多方面验证物理层芯片设计正确性，从而保证整个高端服务器系统研制的顺利进展。
实用新型内容
本实用新型要解决的技术问题是如何采用FPGA实现高端服务器产品研制阶段传输链路物理层芯片的验证。
为了解决上述问题，本实用新型提供了一种物理层芯片的验证板，包括：
第一、第二现场可编程门阵列FPGA芯片，用于存放待验证芯片的配置位流文件的第一、第二只读存储器，用于控制上电时序的第一、第二复杂可编程逻辑器件CPLD；
用于提供待验证芯片逻辑的差分参考时钟的第一时钟芯片，与所述第一、第二FPGA芯片相连；
用于提供待验证芯片链路层接口的参考时钟的第二时钟芯片，与所述第一、第二FPGA芯片相连；
所述第一/第二CPLD通过所述第一/第二只读存储器与所述第一/第二FPGA芯片相连。
进一步地，所述第一/第二CPLD与所述第一/第二只读存储器之间、所述第一/第二只读存储器与所述第一/第二FPGA芯片之间通过联合测试行为组织JTAG总线相连。
进一步地，所述第一时钟芯片包括两个用于提供本地参考时钟的本地第一时钟芯片，两个用于提供系统参考时钟的系统第一时钟芯片；
所述第一、第二FPGA芯片各连接一个本地第一时钟芯片，一个系统第一时钟芯片。
进一步地，所述第二时钟芯片包括一个25MHz的第二时钟芯片和一个15MHz的第二时钟芯片；
所述第一、第二FPGA芯片均分别与所述25MHz的第二时钟芯片和所述15MHz的第二时钟芯片相连。
进一步地，用于对FPGA芯片进行逻辑插入扫描链内部自测试的第一、第二JTAG接口，所述第一/第二JTAG接口与所述第一/第二FPGA芯片相连。
进一步地，所述第一/第二JTAG接口还与所述第一/第二CPLD相连。
进一步地，所述第一/第二JTAG接口通过JTAG总线与所述第一/第二FPGA芯片、及所述第一/第二CPLD相连。
进一步地，所述的验证板还包括：
测试端子，与所述第一、第二FPGA芯片的测试引脚相连。
进一步地，所述的验证板还包括：
用于对FPGA芯片的逻辑寄存器进行读写访问的串口，与所述第一、第二FPGA芯片相连。
进一步地，所述的验证板还包括：
复位按钮，与所述第一、第二FPGA芯片的复位引脚相连。
本实用新型采用两片大容量高端FPGA芯片，每片FPGA芯片实现两个物理层芯片的功能，一共实现四个物理层芯片功能，采用模块化设计方法，以提高系统设计的可复用性。本实用新型的优化方案增强了抗干扰能力，又保证了信号的完整性。本实用新型的其它优化方案设计丰富的测试引脚，复位按钮，从而保证了验证工作具有极高的可操作性。
附图说明
图1是实施例一的物理层芯片的验证板的示意图。
具体实施方式
下面将结合附图及实施例对本实用新型的技术方案进行更详细的说明。
需要说明的是，如果不冲突，本实用新型实施例以及实施例中的各个特征可以相互结合，均在本实用新型的保护范围之内。
实施例一，一种物理层芯片的验证板，如图1所示，包括：
第一、第二FPGA（Field-Programmable Gate Array，现场可编程门阵列）芯片，用于存放待验证芯片的配置位流文件的第一、第二只读存储器，用于控制上电时序的第一、第二CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）；
用于提供待验证芯片逻辑的差分参考时钟的第一时钟芯片，与所述第一、第二FPGA芯片相连；
用于提供待验证芯片链路层接口的参考时钟的第二时钟芯片，与所述第一、第二FPGA芯片相连；
所述第一/第二CPLD通过所述第一/第二只读存储器与所述第一/第二FPGA芯片相连。
本实施例中，所述第一/第二CPLD与所述第一/第二只读存储器之间、所述第一/第二只读存储器与所述第一/第二FPGA芯片之间可以但不限于通过JTAG（Joint Test Action Group，联合测试行为组织）总线相连。
本实施例中，所述第一时钟芯片包括两个用于提供本地参考时钟的本地第一时钟芯片，两个用于提供系统参考时钟的系统第一时钟芯片；
所述第一、第二FPGA芯片各连接一个本地第一时钟芯片，一个系统第一时钟芯片。
本实施例中，所述第二时钟芯片包括一个25MHz的第二时钟芯片和一个15MHz的第二时钟芯片；
所述第一、第二FPGA芯片均分别与所述25MHz的第二时钟芯片和所述15MHz的第二时钟芯片相连。
本实施例中的验证板还可以包括：
用于对FPGA芯片进行逻辑插入扫描链内部自测试的第一、第二JTAG接口，所述第一/第二JTAG接口与所述第一/第二FPGA芯片相连。
本实施例中，所述第一/第二JTAG接口还可以与所述第一/第二CPLD相连；所述第一/第二JTAG接口可以但不限于通过JTAG总线与所述第一/第二FPGA芯片、及所述第一/第二CPLD相连。
物理层信号单通道传输速率为4.8GT/s，这样的高频信号容易受到外界的干扰，本实施例中，所述验证板为16层PCB板，高速信号全部分布在内层并且走10度蛇形线，独立的电源层和地层，并且把信号层隔离开，既增强了抗干扰能力，又保证了信号的完整性。
物理层芯片逻辑设计复杂，外部模拟电路实现技术难度大，为保证芯片功能，提高验证板调试的复杂度，板上设计丰富的测试接口，本实施例中的验证板还可以包括：
测试端子，与所述第一、第二FPGA芯片的测试引脚相连。
各个测试端子连接到FPGA芯片的哪个引脚，是由FPGA内部逻辑设计定义和FPGA引脚分配决定的，测试引脚分配到FPGA的哪个引脚，测试端子就跟哪个引脚相连。
本实施例中，供接触测试的测试引脚可达200个。
本实施例中的验证板还可以包括：
用于对FPGA芯片的逻辑寄存器进行读写访问的串口，与所述第一、第二FPGA芯片相连。
本实施例中，所述串口可以但不限于为RS232串口接头。
系统逻辑设计的要求，设计中采用多种复位控制机制，保证复杂的复位逻辑。本实施例中的验证板还可以包括：
复位按钮，与所述第一、第二FPGA芯片的复位引脚相连。
所述复位按钮可以但不限于包括以下任一种或任几种：
冷复位ColdRST按钮、硬复位HardRST按钮、调试复位DebugRST按钮、默认复位DefaultRST按钮、软复位SoftRST按钮等多个复位按钮。
各个复位按钮连接到FPGA芯片的哪个引脚，是由FPGA内部逻辑设计定义和FPGA引脚分配决定的，复位引脚分配到FPGA的哪个引脚，相应的复位按钮就跟哪个引脚相连。
本实施例中的验证板还可以包括：
与所述第一、第二FPGA芯片相连的互连接插件等。
当然，本实用新型还可有其他多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型的权利要求的保护范围。
Claims (10)
1.一种物理层芯片的验证板，其特征在于，包括：
第一、第二现场可编程门阵列FPGA芯片，用于存放待验证芯片的配置位流文件的第一、第二只读存储器，用于控制上电时序的第一、第二复杂可编程逻辑器件CPLD；
用于提供待验证芯片逻辑的差分参考时钟的第一时钟芯片，与所述第一、第二FPGA芯片相连；
用于提供待验证芯片链路层接口的参考时钟的第二时钟芯片，与所述第一、第二FPGA芯片相连；
所述第一/第二CPLD通过所述第一/第二只读存储器与所述第一/第二FPGA芯片相连。
2.如权利要求1所述的验证板，其特征在于：
所述第一/第二CPLD与所述第一/第二只读存储器之间、所述第一/第二只读存储器与所述第一/第二FPGA芯片之间通过联合测试行为组织JTAG总线相连。
3.如权利要求1所述的验证板，其特征在于：
所述第一时钟芯片包括两个用于提供本地参考时钟的本地第一时钟芯片，两个用于提供系统参考时钟的系统第一时钟芯片；
所述第一、第二FPGA芯片各连接一个本地第一时钟芯片，一个系统第一时钟芯片。
4.如权利要求1所述的验证板，其特征在于：
所述第二时钟芯片包括一个25MHz的第二时钟芯片和一个15MHz的第二时钟芯片；
所述第一、第二FPGA芯片均分别与所述25MHz的第二时钟芯片和所述15MHz的第二时钟芯片相连。
5.如权利要求1所述的验证板，其特征在于：
用于对FPGA芯片进行逻辑插入扫描链内部自测试的第一、第二JTAG接口，所述第一/第二JTAG接口与所述第一/第二FPGA芯片相连。
6.如权利要求5所述的验证板，其特征在于：
所述第一/第二JTAG接口还与所述第一/第二CPLD相连。
7.如权利要求6所述的验证板，其特征在于：
所述第一/第二JTAG接口通过JTAG总线与所述第一/第二FPGA芯片、及所述第一/第二CPLD相连。
8.如权利要求1所述的验证板，其特征在于，还包括：
测试端子，与所述第一、第二FPGA芯片的测试引脚相连。
9.如权利要求1所述的验证板，其特征在于，还包括：
用于对FPGA芯片的逻辑寄存器进行读写访问的串口，与所述第一、第二FPGA芯片相连。
10.如权利要求1所述的验证板，其特征在于，还包括：
复位按钮，与所述第一、第二FPGA芯片的复位引脚相连。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102799559A (zh) * | 2012-07-27 | 2012-11-28 | 浪潮(北京)电子信息产业有限公司 | 一种系统拓扑结构 |
| CN109901048A (zh) * | 2017-12-09 | 2019-06-18 | 英业达科技有限公司 | 以不同扫描链测试差分线路的系统及其方法 |
| CN112989758A (zh) * | 2021-05-17 | 2021-06-18 | 芯华章科技股份有限公司 | 对多个原型验证板同步复位的方法、验证系统及存储介质 |
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- 2011-03-11 CN CN2011200633970U patent/CN202049479U/zh not_active Expired - Lifetime
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| CN102799559B (zh) * | 2012-07-27 | 2015-12-02 | 浪潮(北京)电子信息产业有限公司 | 一种验证系统和拓扑结构的建立方法 |
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