CN107807890A - 内嵌sdram存储器的fpga、布局方法、设备及电路板 - Google Patents

Abstract

本发明公开一种内嵌SDRAM存储器的FPGA及布局方法，布局方法包括：根据所述SDRAM存储器的端口参数确定所述SDRAM控制器的端口参数，使所述SDRAM存储器的端口与所述SDRAM控制器的端口形成一一对应关系；根据所述SDRAM存储器的端口参数确定所述FPGA的输入输出单元的端口参数，使所述输入输出单元的端口分别与所述SDRAM控制器和所述SDRAM存储器的端口形成一一对应关系；将通信指令烧录至所述FPGA中，建立所述输入输出单元端口与所述SDRAM控制器端口以及所述SDRAM存储器端口之间的通信连接关系；根据所述输入输出单元端口与所述SDRAM控制器端口之间的通信连接关系将SDRAM控制器的端口布局在所述输入输出单元的端口上，该发明具有减少信息传输延时，达到高速传输的目的。

Description

内嵌SDRAM存储器的FPGA、布局方法、设备及电路板

技术领域

本发明设计涉及FPGA(英文全称：Field Programmable Gate Array，中文全称：可编程门阵列)技术领域，尤其涉及一种内嵌SDRAM存储器的FPGA、布局方法、设备及电路板。

背景技术

目前，SDRAM(英文全称：Synchronous Dynamic Random Access Memory，中文全称：同步动态随机存储器)具有很好的性价比，在很多领域中得到广泛应用，而FPGA具有可重构、逻辑资源丰富、IO(英文全称：input output，中文全称：输入输出单元)接口灵活等特点，二者的结合，可广泛应用于LED显示屏控制系统、图像视频时序控制系统、工业控制系统等多个应用领域。IP核全称知识产权核(Intellectual Property Core)，是指某一方提供的形式为逻辑单元、芯片设计的模块。设计人员能够以IP核为基础进行专用集成电路或现场可编程逻辑门阵列的逻辑设计，以缩短设计周期、提高设计质量与效率。

SDRAM有比较严格的时序要求，逻辑控制较为复杂，需要有一个专门的控制器来实现数据的读写操作，基于FPGA的SDRAM存储器IP核设计能够在很大程度上简化设计方法，缩短产品设计者开发周期。将SDRAM控制器嵌入到FPGA芯片封装内部的方式与SDRAM存储器进行数据传输，更大程度地降低成本，但是在传输过程中仍然存在消耗功耗高，传输速度慢的问题。

发明内容

本发明的目的在于提供一种内嵌SDRAM存储器的FPGA、布局方法、设备及电路板，能够实现FPGA与SDRAM存储器之间快速数据传输并且降低了传输过程中的功耗。

本发明是这样实现的，本发明第一方面提供一种内嵌SDRAM存储器的FPGA布局方法，所述FPGA包括SDRAM控制器和SDRAM存储器，所述布局方法包括：

根据所述SDRAM存储器的端口参数确定所述SDRAM控制器的端口参数，使所述SDRAM存储器的端口与所述SDRAM控制器的端口形成一一对应关系；

根据所述SDRAM存储器的端口参数确定所述FPGA的输入输出单元的端口参数，使所述输入输出单元的端口分别与所述SDRAM控制器和所述SDRAM存储器的端口形成一一对应关系；

将通信指令烧录至所述FPGA中，建立所述输入输出单元端口与所述SDRAM控制器端口以及所述SDRAM存储器端口之间的通信连接关系；

根据所述输入输出单元端口与所述SDRAM控制器端口之间的通信连接关系将所述SDRAM控制器的端口布局在所述输入输出单元的端口上。

本发明第二方面提供一种内嵌SDRAM存储器的FPGA，所述FPGA包括SDRAM控制器和SDRAM存储器，所述FPGA还包括：

端口参数设置模块，用于根据所述SDRAM存储器的端口参数确定所述SDRAM控制器的端口参数，使所述SDRAM存储器的端口与所述SDRAM控制器的端口形成一一对应关系，以及用于根据所述SDRAM存储器的端口参数确定所述FPGA的输入输出单元的端口参数，使所述输入输出单元的端口分别与所述SDRAM控制器和所述SDRAM存储器的端口形成一一对应关系；

通信连接设置模块，用于根据将烧录至FPGA中的通信指令，建立所述输入输出单元端口与所述SDRAM控制器端口以及所述SDRAM存储器端口之间的通信连接关系；

端口布局模块，用于根据所述输入输出单元端口与所述SDRAM控制器端口之间的通信连接关系将SDRAM控制器的端口布局在所述输入输出单元的端口上。

本发明第三方面提供一种终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如本发明第一方面所述方法的步骤。

本发明第四方面提供一种印刷电路板，所述印刷电路板包括第二方面所述的内嵌SDRAM存储器的FPGA。

本发明实施例提供一种内嵌SDRAM存储器的FPGA的布局方法、设备及电路板，将用于与SDRAM存储器数据传输的专用引脚固定布局在FPGA上，且设定标志作为与SDRAM存储器进行读写的专属信号，确保FPGA与SDRAM存储器准确传输的同时，将SDRAM存储器数据同步传输的寄存器固定布局在专用引脚FPGA输入输出单元端口资源上，更大程度上地减少了信息传输中的延时，提高了用户设计时序，达到高速传输的目的，减少了用户繁琐的操作，提升了用户体验。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一种实施例提供的一种内嵌SDRAM存储器的FPGA的布局方法中集成SDRAM的FPGA结构示意图；

图2是本发明一种实施例提供的一种内嵌SDRAM存储器的FPGA的布局方法中SDRAM控制器、SDRAM存储器与FPGA连接示意图；

图3是本发明一种实施例提供的一种内嵌SDRAM存储器的FPGA的布局方法的流程图；

图4是本发明另一种实施例提供的一种内嵌SDRAM存储器的FPGA的结构示意图；

图5是本发明另一种实施例提供的一种内嵌SDRAM存储器的FPGA中130的一种实施方式提供的具体结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

为了说明本发明的技术方案，下面通过具体实施例来进行说明。

图1示出了本发明一种内嵌SDRAM存储器30的FPGA10的布局方法的模块结构，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

FPGA10中内嵌了SDRAM控制器201和SDRAM存储器30，布局方法包括：

步骤S10.根据SDRAM存储器的端口参数确定SDRAM控制器的端口参数，使SDRAM存储器的端口与SDRAM控制器的端口形成一一对应关系；

在步骤S10中，端口参数是指端口名称与端口属性，根据用户需求选择所匹配内嵌在FPGA10中的SDRAM存储器30型号，其中可根据SDRAM存储器30型号的容量、时钟周期、存取时间、CAS的延迟时间以及综合性能的评价来对SDRAM存储器30进行选择。确定SDRAM控制器201的端口和名称是通过软件程序对SDRAM控制器201的各个端口的名称与属性进行定义，使SDRAM控制器201和SDRAM存储器30型号的SDRAM控制器201和SDRAM存储器30输入输出端口名称和属性一一对应。

步骤S20.根据SDRAM存储器的端口参数确定FPGA的输入输出单元的端口参数，使输入输出单元的端口分别与SDRAM控制器和SDRAM存储器的端口形成一一对应关系；

在步骤S20中，用户根据具体需实现的功能选择SDRAM存储器30和SDRAM控制器201以及配套使用的FPGA10，SDRAM存储器30型号输入输出端口为固定的。SDRAM控制器201输入输出端口包括O_sdram_clk、O_sdram_cke、O_sdram_cs_n、O_sdram_cas_n、O_sdram_ras_、O_sdram_wen_n、O_sdram_dqm、O_sdram_addr、O_sdram_ba以及IO_sdram_dq，如表一所示，其SDRAM控制器201输入输出端口属性如下：

(1)O_sdram_clk：时钟信号，作为SDRAM输入信号，低电平有效。SDRAM所有输入信号的逻辑状态都需要通过CLK的上升沿采样确定。

(2)O_sdram_cke：时钟使能信号，作为SDRAM输入信号，高电平有效。CKE信号的用途有两个：一、关闭时钟以进入省电模式；二、进入自刷新状态。CKE无效时，SDRAM内部所有与输入相关的功能模块停止工作。

(3)O_sdram_cs_n：片选信号O_sdram_cs_n，作为SDRAM输入信号，低电平有效。只有当片选信号有效后，SDRAM才能识别控制器发送来的命令。

(4)O_sdram_ras：行地址选通信号，作为SDRAM输入信号，低电平有效。

(5)O_sdram_cas_n：列地址选通信号，作为SDRAM输入信号，低电平有效。

(6)O_sdram_wen_n：写使能信号，作为SDRAM输入信号，低电平有效。

(7)O_sdram_dqm：数据掩码控制信号，高电平有效。当其有效时，数据总线上出现的对应数据字节被接收端屏蔽。

(8)O_sdram_addr：地址信号，作为SDRAM输入信号。SDRAM_ADDR_WIDTH表示SDRAM的地址位宽。

(9)O_sdram_ba：bank地址信号，作为SDRAM输入信号。SDRAM_BANK_WIDTH表示SDRAM的BANK地址位宽。

(10)O_sdram_dq：数据信号，作为SDRAM输入输出双向信号。

表一

例如，具体实施例时，作为本发明一优选实施例，如表一所示，SDRAM控制器201输入输出端口包括O_sdram_clk、O_sdram_cke、O_sdram_cs_n、O_sdram_cas_n、O_sdram_ras_、O_sdram_wen_n、O_sdram_dqm、O_sdram_addr、O_sdram_ba以及IO_sdram_dq，则定义FPGA10输入输出端口各个引脚的专属标志时，FPGA10输入输出单元端口引脚包括与SDRAM存储器输入输出端口相连引脚，使得FPGA10输入输出单元端口引脚的端口名称与属性与SDRAM控制器201输入输出端口名称和属性一一对应，不同的SDRAM存储器30输入输出端口会有区别，本申请对SDRAM型号、SDRAM存储器30类型以及FPGA10型号不作具体限定。

步骤S30.将通信指令烧录至FPGA中，建立输入输出单元端口与SDRAM控制器端口以及SDRAM存储器端口之间的通信连接关系；

在步骤S30中，通过软件将用户设计的硬件描述语言描述的功能模块，生成相应的目标文件，通过烧录方式将代码传送到FPGA中，建立FPGA10输入输出单元端口与SDRAM控制器201之间的通信连接关系和FPGA10输入输出单元端口与SDRAM存储器30输入输出端口之间的通信连接关系，具体的，如图1所示，用户通过软件将用户设计的硬件描述语言下载至FPGA10。FPGA10包括Function Unit20和输入输出单元。其中，Function Unit20(中文全称：功能单元)用于实现用户设计的功能模块；输入输出单元用于映射用户设计的各个端口名称和属性，输入输出单元端口是FPGA10芯片内部逻辑与外部器件信号提供接口，用于完成不同电气特性下对输入输出信号的驱动和匹配要求；

需要说明的是，据设定的SDRAM控制器201中用于与SDRAM存储器进行数据传输的输入输出端口的名称和属性，以及SDRAM存储器30的端口名称和属性与FPGA10数据通信之间建立的对应关系，建立FPGA10输入输出单元端口与SDRAM控制器201之间的通信连接关系和FPGA10输入输出单元端口与SDRAM存储器30输入输出端口之间的通信连接关系之后，才能通过该通信连接关系进行数据传输，通过端口名称和性一一对应，保证数据传输的准确性。

步骤S40.根据输入输出单元端口与SDRAM控制器端口之间的通信连接关系将SDRAM控制器的端口布局在输入输出单元的端口上。

在步骤S40中，具体的，根据FPGA10输入输出单元端口的端口名称和属性与SDRAM存储器30以及SDRAM控制器201的端口名称和属性之间的通信连接关系，通过引脚连接建立FPGA10输入输出单元端口与SDRAM存储器30端口之间的硬件结构连接关系，并根据FPGA10输入输出单元端口的端口名称和属性与SDRAM控制器201的端口名称和属性之间的通信连接关系，将SDRAM控制器201的端口固定布局在FPGA10输入输出单元端口；

需要说明的是，将SDRAM控制器201输入输出端口引脚固定布局在FPGA10输入输出单元端口时，需要将端口引脚一一对应布局，即布局时使端口名称相同，进而实现了通信连接，若引脚未一一对应布局，则会发生信号不能通过FPGA10传输至SDRAM存储器30，或者SDRAM存储器30信号不能通过FPGA10进行传输，引脚一一对应固定布局对信号传输起到至关重要的作用。将SDRAM控制器201输入输出端口固定布局在FPGA10输入输出端口上，FPGA10输入输出端口引脚作为SDRAM控制器201的输入输出端口引脚，SDRAM控制器201信号可直接从FPGA PAD输出或接收。将SDRAM控制器201输入输出端口固定布局在FPGA10输入输出端口时，需要注意的是，为避免用户错误使用，该部分引脚对用户不可见，也不允许进行任何物理约束，包括输入输出端口位置、类型以及输入输出端口所在端口组电压等约束。

同时，在本发明中，如图2所示，将用户设计的功能单元下载至实现用户设计的FPGA10中，将SDRAM控制器201输入输出端口固定布局在FPGA10专用引脚的输入输出单元资源上，内嵌SDRAM存储器30与FPGA10输入输出缓冲器近距离连接至同一输入输出端口，可极大地减少输入信号到输入寄存器的延迟时间以及输出寄存器到输出信号的延迟时间，更大程度上地减少了信息传输中的延时，提高了用户设计时序，达到降低功耗、高速传输的目的。

进一步地，作为本发明一优选实施例，根据SDRAM控制器与输入输出单元端口参数之间的对应关系以及用户输入的顶层设计逻辑指令，将与输入输出单元端口相连的寄存器布局在所述输入输出单元端口，即根据用户输入的控制指令使寄存器的端口与输入输出单元端口一一对应，并实现通信连接。

进一步的，作为本发明一优选实施例，根据用户输入的顶层设计逻辑指令从工程文件中调用SDRAM控制器的端口参数，使SDRAM控制器端口与顶层设计模块的端口一一对应。

具体的，顶层设计模块105中包括IP资源库，该IP资源库中包含了可以实现用户功能的各种功能模块，将各个功能模块设计文件进行转换合并到一个工程设计文件中，完成顶层设计模块105。工程设计文件中包含了SDRAM控制器201的端口名称和约束文件，其中约束文件包含了属性、类型等。只有当SDRAM控制器201的端口名称与属性与顶层设计的端口名称与属性一致时，才能正常通信。

进一步地，作为本发明一优选实施例，根据SDRAM存储器30的工作电压设置FPGA10输入输出端口的引脚电压。

具体的，为了保证FPGA10与SDRAM存储器30连接的输入输出端口可用，SDRAM的供电电压决定了与之相连的FPGA10引脚的BANK电压，为保证用户对其它输入输出端口正常使用，FPGA10软件需要对同一端口组上的输入输出单元类型及电压做出限制。

需要说明的是，FPGA10内的输入输出端口按组分类，每组都能够独立地支持不同的输入输出端口标准，通过FPGA10软件的灵活配置，可适配不同的电气标准与输入输出端口物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻，为了便于管理和适应多种电器标准，FPGA10的输入输出端口被划分为若干个组，每组的接口标准由其接口电压决定，接口电压就是为FPGA的输入输出驱动逻辑供电。此外，输入输出端口是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。SDRAM控制器201的供电电压决定了FPGA10引脚的端口组电压，用户根据SDRAM控制器201的电压通过软件对FPGA10端口组电压进行设定。

进一步地，作为本发明一优选实施例，根据FPGA10的时钟脉冲信号控制SDRAM控制器201和SDRAM存储器30。

具体的，在基于FPGA10的SDRAM控制器201用于控制SDRAM存储器30读写功能的实现中，需要两个时钟分别控制FPGA10和SDRAM进行数据的采集和发送。在高速传输的过程中，线路之间的延时会对数据信号的采集产生很大影响，在本发明中，FPGA10与SDRAM利用一个时钟脉冲信号进行控制，将提高数据与时钟之间的时序，优化用户设计性能。

FPGA10芯片内部集成SDRAM存储器30的做法，可实现数据的高速传输，更大程度地降低成本，具有易维护、易生产等特点。本方法是一种支持内嵌SDR SDRAM的FPGA10实施方法，将与SDRAM数据传输的专用引脚固定布局在FPGA10上，且设定标志作为与SDRAM进行读写的专属信号，确保FPGA10与SDRAM的准确传输的同时，固定布局SDRAM数据同步传输的寄存器在专用引脚的输入输出端口资源上，更大程度上地减少了信息传输中的延时，提高了用户设计时序，达到降低功耗、高速传输的目的。

本发明另一种实施例提供一种内嵌SDRAM存储器30的FPGA10，FPGA10包括：SDRAM控制器模块101和SDRAM存储器模块102，FPGA10内嵌的模块还包括布局模块103，如图3所示，该布局模块103包括：

端口参数设置模块1031，用于根据SDRAM存储器模块102的端口参数确定SDRAM控制器模块101的端口参数，使SDRAM存储器模块102的端口与SDRAM控制器模块101的端口形成一一对应关系，以及用于根据SDRAM存储器模块102的端口参数确定FPGA的输入输出单元的端口参数，使输入输出单元的端口分别与SDRAM控制器模块101和SDRAM存储器模块102的端口形成一一对应关系；

通信连接设置模块1032，用于根据将烧录至FPGA中的通信指令，建立输入输出单元端口与SDRAM控制器模块101端口以及SDRAM存储器模块102端口之间的通信连接关系；

端口布局模块1033，用于根据输入输出单元端口与SDRAM控制器模块101端口之间的通信连接关系将SDRAM控制器模块101的端口布局在输入输出单元的端口上。

进一步的，如图5所示，作为一种实施方式，内嵌SDRAM存储器模块102的FPGA10还包括；

寄存器模块104，用于根据用户输入的顶层设计逻辑和SDRAM控制器与FPGA输入输出单元端口参数的对应关系，将与FPGA输入输出单元端口相连的寄存器固定布局在FPGA输入输出单元端口。

顶层设计模块105，用于根据用户输入的顶层设计逻辑指令从工程文件中调用SDRAM控制器模块101的端口参数，使SDRAM控制器模块101端口与顶层设计模块的端口一一对应。

电源模块106，根据SDRAM存储器模块102的工作电压设置FPGA10输入输出单元端口的引脚电压。

时钟脉冲模块107，根据FPGA10的时钟脉冲信号控制SDRAM控制器模块101和SDRAM存储器模块102。

上述FPGA10中模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

本发明实施例提供的内嵌SDRAM存储器30的FPGA10及布局方法，将与SDRAM存储器30数据传输的专用引脚固定布局在FPGA10上，且设定标志作为与SDRAM存储器30进行读写的专属信号，确保FPGA10与SDRAM存储器30的准确传输的同时，固定布局SDRAM存储器30数据同步传输的寄存器在专用引脚的输入输出单元资源上，更大程度上地减少了信息传输中的延时，提高了用户设计时序，达到降低功耗、高速传输的目的。FPGA10芯片内部集成SDRAM存储器30的做法，可实现数据的高速传输，更大程度地降低成本，具有易维护、易生产等特点。

本发明另一种实施例提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被FPGA10执行时实现上述实施例中的基于FPGA10内嵌SDRAM控制器模块101的布局方法，为避免重复，这里不再赘述。或者，该计算机程序被FPGA10执行时实现上述实施例中基于FPGA10内嵌SDRAM控制器模块101的布局装置中各模块/单元的功能，为避免重复，这里不再赘述。

本发明另一种实施例提供一种装有基于FPGA10内嵌SDRAM存储器30芯片的印刷电路板，将SDRAM存储器30内嵌在FPGA10中，该实施方法使得集成SDRAM系统级封装芯片即可实现数据的高效传输，又达到了降低动态功耗和降低生产成本的目的，该芯片应用于LED显示屏控制系统、图像视频时序控制系统、工业控制系统等多个领域产品的印刷电路板中。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种内嵌SDRAM存储器的FPGA的布局方法，其特征在于，所述FPGA包括SDRAM控制器和SDRAM存储器，所述布局方法包括：

根据所述SDRAM存储器的端口参数确定所述SDRAM控制器的端口参数，使所述SDRAM存储器的端口与所述SDRAM控制器的端口形成一一对应关系；

根据所述SDRAM存储器的端口参数确定所述FPGA的输入输出单元的端口参数，使所述输入输出单元的端口分别与所述SDRAM控制器和所述SDRAM存储器的端口形成一一对应关系；

将通信指令烧录至所述FPGA中，建立所述输入输出单元端口与所述SDRAM控制器端口以及所述SDRAM存储器端口之间的通信连接关系；

根据所述输入输出单元端口与所述SDRAM控制器端口之间的通信连接关系将所述SDRAM控制器的端口布局在所述输入输出单元的端口上。

2.如权利要求1所述的布局方法，其特征在于，所述布局方法还包括：根据所述SDRAM控制器与所述输入输出单元端口参数之间的对应关系以及用户输入的顶层设计逻辑指令，将与所述输入输出单元端口相连的寄存器布局在所述输入输出单元端口。

3.如权利要求1所述的布局方法，其特征在于，所述布局方法还包括：根据用户输入的顶层设计逻辑指令从工程文件中调用所述SDRAM控制器的端口参数，使所述SDRAM控制器端口与顶层设计模块的端口一一对应。

4.如权利要求1所述的布局方法，其特征在于，所述布局方法还包括：根据所述SDRAM存储器的工作电压设置所述FPGA输入输出单元端口的引脚电压。

5.如权利要求1所述的布局方法，其特征在于，所述布局方法还包括：根据所述FPGA的时钟脉冲信号控制所述SDRAM控制器和所述SDRAM存储器。

6.一种内嵌SDRAM存储器的FPGA，其特征在于，所述FPGA包括SDRAM控制器和SDRAM存储器，所述FPGA还包括：

端口参数设置模块，用于根据所述SDRAM存储器的端口参数确定所述SDRAM控制器的端口参数，使所述SDRAM存储器的端口与所述SDRAM控制器的端口形成一一对应关系，以及用于根据所述SDRAM存储器的端口参数确定所述FPGA的输入输出单元的端口参数，使所述输入输出单元的端口分别与所述SDRAM控制器和所述SDRAM存储器的端口形成一一对应关系；

通信连接设置模块，用于根据将烧录至所述FPGA中的通信指令，建立所述输入输出单元端口与所述SDRAM控制器端口以及所述SDRAM存储器端口之间的通信连接关系；

端口布局模块，用于根据所述输入输出单元端口与所述SDRAM控制器端口之间的通信连接关系将SDRAM控制器的端口布局在所述输入输出单元的端口上。

7.如权利要求6所述的FPGA，其特征在于，所述FPGA包括：

寄存器模块，根据所述SDRAM控制器与所述输入输出单元端口参数之间的对应关系以及用户输入的顶层设计逻辑指令，将与所述输入输出单元端口相连的寄存器布局在所述输入输出单元端口。

8.如权利要求6所述的FPGA，其特征在于，所述FPGA还包括：

顶层设计模块，用于根据用户输入的顶层设计逻辑指令从工程文件中调用所述SDRAM控制器的端口参数，使所述SDRAM控制器端口与顶层设计模块的端口一一对应。

电源模块，用于根据所述SDRAM存储器的工作电压设置所述FPGA输入输出单元端口的引脚电压。

时钟脉冲模块，根据所述FPGA的时钟脉冲信号控制所述SDRAM控制器和所述SDRAM存储器。

9.一种终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至5任一项所述方法的步骤。

10.一种印刷电路板，其特征在于，所述印刷电路板包括如权利要求6-8中任意一项所述的内嵌SDRAM存储器的FPGA。