CN1725188A - 逻辑验证系统及方法 - Google Patents

Abstract

本发明公开了一种逻辑验证系统，包括：激励产生模块、被测逻辑模块，结果分析模块，测试接口模块，存储器模块、可硬件实现的总线功能模块。本发明还提供了一种相应的逻辑验证方法，包括：产生测试所需的激励数据；在仿真验证时和硬件系统验证时，分别将激励数据通过不同的接口写入需要验证的逻辑芯片；根据逻辑芯片的输出结果验证逻辑是否正确。利用本发明，可以使仿真阶段的激励数据在硬件系统验证时重复使用，减少重复开发工作，提高开发效率。

Description

逻辑验证系统及方法

技术领域

本发明涉及电子测试技术领域，具体涉及一种逻辑验证系统及方法。

背景技术

可编程逻辑器件(PLD)经历了PAL(专用阵列逻辑)、GAL(通用阵列逻辑)、CPLD(复杂可编程逻辑器件)和FPGA(现场可编程门阵列)几个发展阶段。使用PLD具有设计灵活、调试方便、系统可靠性高等众多优点，并有利于硬件设计的保护，防止他人对电路的分析、仿照，使其成为科研实验、样机试制和小批量产品的首选方案。因此，可编程逻辑器件在数据通信系统中得到了广泛的应用。在使用可编程逻辑器件进行系统及设备的开发设计中，需要验证实现逻辑的正确性。大规模逻辑仿真验证一般采用向被测逻辑发送激励数据，然后接收经过逻辑处理的数据，通过检查接收到的数据的正确性来达到验证逻辑处理正确性的目的。在验证过程中，通常需要进行两个阶段的工作：逻辑仿真验证和硬件系统验证。通常，这两个阶段的工作独立进行：在仿真阶段构建一个仿真平台进行验证，通过计算机对逻辑进行仿真；而在硬件系统的验证阶段，是将设计好的逻辑芯片通过测试仪器进行验证。两个阶段的验证在架构上完全独立。

仿真阶段构建的仿真平台如1所示：其中，激励可以用C语言等高级语言来产生，BFM为总线功能模块，负责接口时序的产生和识别，激励数据的接收和发送，完成激励数据到总线时序的转换，将产生的激励数据映射到被测逻辑中，BFM一般用Verilog或VHDL(硬件描述语言)语言实现。其验证过程为：

硬件系统的验证架构如图2所示：需要借助于测试仪器或其他终端来产生激励，然后通过硬件系统传送到被测逻辑，由测试仪器提供测试需要的测试激励。

通常，测试仪器或终端并不能提供所有类型的激励，因此很多情况是需要另外构造验证所需的特殊的激励。同时，由于上述两种验证方法相互独立，激励数据格式不同，使得硬件系统验证所需的特殊激励不能方便地继承使用仿真验证时产生的激励数据，必须重新设计，编写激励产生代码，造成重复劳动，从而降低了开发效率，提高了开发成本。

发明内容

本发明的目的在于提供一种逻辑验证系统及方法，以克服现有技术中仿真验证和硬件系统验证中资源不能重用共享的缺点，提高逻辑验证工作效率。

本发明的目的是通过以下技术方案实现的：

一种逻辑验证系统，包括：激励产生模块、被测逻辑模块，结果分析模块，其中，

所述激励产生模块用于产生测试所需的激励数据；

所述结果分析模块用于根据所述被测逻辑模块的输出结果验证逻辑是否正确；

所述系统还包括：测试接口模块，存储器模块、总线功能模块；其中，

所述测试接口模块用于将激励产生模块产生的激励数据写入所述存储器模块；

所述存储器模块用于存储所述激励数据；

所述总线功能模块用于产生逻辑接口时序，并将所述激励数据按照所述逻辑接口时序写入所述被测逻辑模块。

所述测试接口模块包括：

软件接口模块，用于对所述被测逻辑模块进行仿真阶段验证时，将所述激励产生模块产生的激励数据写入所述存储器模块；

硬件接口模块，用于对所述被测逻辑模块进行硬件系统验证时，将所述激励产生模块产生的激励数据写入所述存储器模块。

所述软件接口模块具体为：PLI接口。

所述硬件接口模块具体为：计算机总线接口或本地总线接口。

所述存储器模块具体为：存储器模型、硬件存储器或被测逻辑模块内部存储器。

所述总线功能模块具体为：可编程逻辑芯片。

一种逻辑验证方法，包括：

A、产生测试所需的激励数据；

B、在仿真验证时，将所述激励数据写入需要验证的逻辑芯片；

C、在硬件系统验证时，将所述激励数据写入需要验证的逻辑芯片；

D、根据所述逻辑芯片的输出结果验证逻辑是否正确。

所述步骤B中的激励数据是通过软件接口写入需要验证的逻辑芯片；所述步骤C中的激励数据是通过硬件接口写入需要验证的逻辑芯片。

所述步骤B具体包括：

B1、将所述激励数据写入存储器模型；

B2、产生逻辑接口时序；

B3、按照所述逻辑接口时序将所述存储器模型中的激励数据写入所述逻辑芯片。

所述步骤C具体包括：

C1、将所述激励数据写入硬件存储器；

C2、利用总线功能模块产生逻辑接口时序；

C3、按照所述逻辑接口时序将所述硬件存储器中的激励数据写入所述逻辑芯片。

所述总线功能模块具体为可编程逻辑芯片。

由以上本发明提供的技术方案可以看出，本发明将逻辑验证过程中两个不同阶段的验证：仿真验证和硬件系统验证的架构统一，使得仿真阶段的激励数据可以在硬件系统验证时重复使用，共享开发资源，减少了重复开发工作，提高了开发效率；并且解决了测试仪器和终端设备所提供的测试用例有限时，不能对硬件系统提供充分验证的问题，保证了验证工作充分、高效。

附图说明

图1是现有技术中仿真验证平台架构示意图；

图2是现有技术中硬件系统的验证架构示意图；

图3是本发明系统组网图；

图4是本发明系统在对逻辑进行仿真验证时的组网图；

图5是本发明方法对逻辑进行仿真验证时的流程图；

图6是本发明方法对逻辑进行硬件系统验证时的流程图。

具体实施方式

本发明的核心在于针对逻辑设计一个仿真验证及硬件系统验证的共用平台，通过不同的接口转换使其适用于仿真验证和硬件系统验证，两个阶段的验证使用同一种激励数据。

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和实施方式对本发明作进一步的详细说明。

参照图3，图3是本发明系统组网图：

包括：激励产生模块301、测试接口模块300、存储器模块302、总线功能模块103、被测逻辑模块304和结果分析模块305。其中，

激励产生模块301用于产生测试所需的激励数据；可以用高级语言编写程序产生，比如：C语言。

测试接口模块300用于将激励产生模块产生的激励数据写入所述存储器模块；

存储器模块302用于存储激励数据；

总线功能模块303用于产生逻辑接口时序，并将激励数据按照所述逻辑接口时序写入所述逻辑芯片，总线功能模块可以使用现有的封装好的BFM(总线功能模块)，也可以基于总线结构的时序图，构造自己的BFM。

被测逻辑模块304是需要测试的逻辑芯片；

结果分析模块305用于根据所述被测逻辑模块的输出结果验证逻辑是否正确。

测试接口模块300包括：软件接口模块310和硬件接口模块320。其中，

软件接口模块310用于对被测逻辑模块进行仿真阶段验证时，将激励产生模块产生的激励数据写入存储器模块；

硬件接口模块320用于对被测逻辑模块进行硬件系统验证时，将激励产生模块产生的激励数据写入存储器模块。

本技术领域人员知道，RAM(随机存取存储器)生产厂商生产RAM芯片时，都会提供Verilog HDL(硬件描述语言)语言编写的RAM仿真RAM模型，供用户在计算机仿真时使用，这种模型能够完全模拟相应型号RAM芯片的功能。RAM模型的作用是计算机仿真时模拟RAM芯片的功能。实际做成硬件系统时，就需要用厂家的RAM芯片。

目前的FPGA芯片中都包含RAM资源，计算机仿真时也可以使用这些FPGA芯片提供的RAM模型进行仿真，做成硬件之后，这些RAM在FPGA内部，一般称为芯片内部RAM。

基于上述RAM模型和FPGA芯片内部RAM的特点，在仿真验证时，存储器模块使用RAM模型，硬件系统验证阶段使用硬件RAM或者被测逻辑芯片内部提供的RAM；可硬件实现的总线功能模块为用Verilog HDL(硬件描述语言)编写的程序，将该程序注入可编程逻辑器件，比如：FPGA(现场可编程逻辑器件)中，即变为可实现的硬件模块。例如：用Verilog HDL语言设计一个计数器，在计算机上仿真正确后，将该程序代码编译，然后写入FPGA芯片，那么这样一个FPGA芯片就可以完成计数器的功能。Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。

在进行仿真验证时，首先由激励产生模块产生所需要的激励数据，根据测试对象的不同，产生的激励数据也不同；然后，通过软件接口模块将产生的激励数据写入RAM存储器模型，软件接口模块可以使用PLI(编程语言接口)接口；然后，由可硬件实现的总线功能模块将RAM模型中的激励数据按照逻辑的接口时序顺序写入被测逻辑模块；由结果分析模块根据被测逻辑模块的输出结果进行分析，验证被测逻辑是否正确。

仿真阶段的验证可以全部在计算机上进行，通过仿真器对激励产生模块所需的激励产生程序、软件接口模块所需的软件接口程序、以及可硬件实现的总线接口模块所需的总线接口时序产生程序进行编译，仿真执行，实际系统如图4所示，结果分析装置的功能也可由计算机来完成。

在硬件系统验证时，将上述所用的程序固化到各相应模块中，由激励产生装置产生所需要的激励数据，完全重用仿真阶段的设计代码；然后，通过硬件接口模块(CPU接口)将激励数据写入硬件存储器模块，CPU接口可以采用PCI(计算机总线接口)，也可以采用本地总线接口；再由硬件实现的总线功能模块将激励数据按照逻辑的接口时序顺序写入被测逻辑模块；由结果分析模块根据被测逻辑模块的输出结果进行分析，验证被测逻辑是否正确。

例如：利用本发明系统对以太网逻辑验证时：

首先，通过激励产生模块利用C代码产生许多以太网帧数据。

在计算机仿真时，通过软件接口将这些以太网帧数据，先存入RAM模型，然后通过BFM(总线功能模块)将这些数据读出，通过规定的时序发送给以太网芯片。

而在硬件系统测试时，通过CPU接口写入FPGA内部的RAM，然后已经做在芯片内部的BFM模块读出这些数据，并将数据发送给以太网芯片。

参照图5，图5示出了本发明方法中对逻辑进行仿真验证的流程，包括以下步骤：

步骤501：产生测试所需的激励数据；

步骤502：将所述激励数据写入存储器模型；

步骤503：利用软件产生所述逻辑接口时序；

步骤504：按照逻辑接口时序将存储器模型中的激励数据写入逻辑芯片；

步骤505：根据逻辑芯片的输出结果验证逻辑是否正确。

再参照图6，图6示出了本发明方法中对逻辑进行仿真验证的流程，包括以下步骤：

步骤601：产生测试所需的激励数据；

步骤602：将所述激励数据写入硬件存储器；

步骤603：利用可硬件实现的总线功能模块产生逻辑接口时序，可硬件实现的总线功能模块利用硬件描述语言对可编程逻辑芯片编程实现；

步骤604：按照逻辑接口时序将硬件存储器中的激励数据写入逻辑芯片；

步骤605：根据逻辑芯片的输出结果验证逻辑是否正确。

虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。

Claims (11)

1、一种逻辑验证系统，包括：激励产生模块、被测逻辑模块，结果分析模块，其中，

所述激励产生模块用于产生测试所需的激励数据；

所述结果分析模块用于根据所述被测逻辑模块的输出结果验证逻辑是否正确；

其特征在于，还包括：测试接口模块，存储器模块、总线功能模块；其中，

所述测试接口模块用于将激励产生模块产生的激励数据写入所述存储器模块；

所述存储器模块用于存储所述激励数据；

所述总线功能模块用于产生逻辑接口时序，并将所述激励数据按照所述逻辑接口时序写入所述被测逻辑模块。

2、根据权利要求1所述的逻辑验证系统，其特征在于，所述测试接口模块包括：

软件接口模块，用于对所述被测逻辑模块进行仿真阶段验证时，将所述激励产生模块产生的激励数据写入所述存储器模块；

硬件接口模块，用于对所述被测逻辑模块进行硬件系统验证时，将所述激励产生模块产生的激励数据写入所述存储器模块。

3、根据权利要求2所述的逻辑验证系统，其特征在于，所述软件接口模块具体为：PLI接口。

4、根据权利要求2所述的逻辑验证系统，其特征在于，所述硬件接口模块具体为：计算机总线接口或本地总线接口。

5、根据权利要求1所述的逻辑验证系统，其特征在于，所述存储器模块具体为：存储器模型、硬件存储器或被测逻辑模块内部存储器。

6、根据权利要求1所述的逻辑验证系统，其特征在于，所述总线功能模块具体为：可编程逻辑芯片。

7、一种逻辑验证方法，其特征在于，包括：

A、产生测试所需的激励数据；

B、在仿真验证时，将所述激励数据写入需要验证的逻辑芯片；

C、在硬件系统验证时，将所述激励数据写入需要验证的逻辑芯片；

D、根据所述逻辑芯片的输出结果验证逻辑是否正确。

8、根据权利要求7所述的逻辑验证方法，其特征在于，所述步骤B中的激励数据是通过软件接口写入需要验证的逻辑芯片；所述步骤C中的激励数据是通过硬件接口写入需要验证的逻辑芯片。

9、根据权利要求8所述的逻辑验证方法，其特征在于，所述步骤B具体包括：

B1、将所述激励数据写入存储器模型；

B2、产生逻辑接口时序；

B3、按照所述逻辑接口时序将所述存储器模型中的激励数据写入所述逻辑芯片。

10、根据权利要求8所述的逻辑验证方法，其特征在于，所述步骤C具体包括：

C1、将所述激励数据写入硬件存储器；

C2、利用总线功能模块产生逻辑接口时序；

C3、按照所述逻辑接口时序将所述硬件存储器中的激励数据写入所述逻辑芯片。

11、根据权利要求10所述的逻辑验证方法，其特征在于，所述总线功能模块具体为可编程逻辑芯片。

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