CN111967209A - 一种soc仿真验证方法、装置及存储介质 - Google Patents

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Abstract

本发明公开了一种SOC仿真验证方法，步骤包括：通过激励产生器调用SystemVerilog搭建的仿真激励，同时所述仿真激励产生仿真内容信息；在被验证的SOC系统的存储空间中划分出TDr区域，并将所述仿真内容信息存储到所述TDr区域；利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真。本发明提供了一种SOC仿真验证方法、装置及存储介质，仿真过程中不使用仿真组件代替真实的CPU，保证了仿真时SOC系统行为的真实性，同时允许使用System Verilog等验证语言产生驱动CPU的激励。

Description

一种SOC仿真验证方法、装置及存储介质
技术领域
本发明涉及集成电路技术领域，尤其是涉及一种SOC仿真验证方法、装置及存储介质。
背景技术
随着SOC系统的集成度越来越高，仿真验证作为保证芯片功能正确的最重要的一个环节，也变得越来越重要。为了能够更好的进行仿真验证，历史上有Vera、Psl、E、SystemC、System Verilog等专门的芯片验证语言出现。由于有着面向对象编程、动态线程和线程间通信、随机性和重用性等特点，System Verilog语言目前被绝大多数芯片仿真验证工程师所接受，而且往往是芯片仿真验证的首选语言。随着System Verilog语言越来越普及，也出现了很多使用System Verilog语言搭建的标准的验证平台，如VMM、UVM等。这些验证平台的出现，给SOC验证提供了一些验证准则，大大缩短了芯片仿真验证的周期。
由于SOC系统中包含CPU组件，CPU运行所需的指令往往来自于C语言或C++语言，这使得不同的验证平台在对CPU取指令的处理上有着不同的方法。现在的仿真验证平台在处理CPU取指令时通常有两种方法。一种是完全摒弃C或者C++软件开发语言，使用SystemVerilog搭建的组件来代替CPU核，这种方法可以发挥出System Verilog语言更适合验证的所有优点，更好的对SOC外设进行验证，但是由于仿真过程中使用的System Verilog组件替代了真实的CPU，使得SOC系统真实的行为与仿真时的行为往往有一些不匹配的地方，仿真验证时行为的真实性打了折扣。还有一种仿真验证方法是仿真时使用C语言和C++语言为SOC系统中CPU的产生激励，这种仿真方法在仿真时的行为与SOC系统中电路的真实行为完全一致，但是由于平台中使用C语言和C++语言，使得System Verilog语言更具随机性、重用性等优点无法发挥出来，往往有着验证的时间被拉长、验证不充分的缺点。
发明内容
针对上述技术问题，本发明提供了一种SOC仿真验证方法、装置及存储介质，仿真过程中不使用仿真组件代替真实的CPU，保证了仿真时SOC系统行为的真实性，同时允许使用System Verilog等验证语言产生驱动CPU的激励。所述技术方案如下：
第一方面，本发明实施例提供了一种SOC仿真验证方法，步骤包括：
通过激励产生器调用SystemVerilog搭建的仿真激励，同时所述仿真激励产生仿真内容信息；
在被验证的SOC系统的存储空间中划分出TDr区域，并将所述仿真内容信息存储到所述TDr区域；
利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真。
在本发明第一方面的第一种可能的实现方式中，在利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真之前，还包括：
在被验证的SOC系统的存储空间中划分出FetchCode区域；
在所述FetchCode区域存入供所述SOC系统的中心处理器调用的读取程序；当调用所述读取程序时，所述SOC系统的中心处理器不断循环读取所述TDr区域的数据。
在本发明第一方面的第二种可能的实现方式中，所述仿真内容信息包括：
R/W信息，用于标志当前中心处理器的操作是读或写；
VALID信息，用于标志当前固定区域中存放的数据是否有效；
ADDR信息，包含当前中心处理器将要访问的地址信息；
DATA信息，包含中心处理器将要向所述ADDR信息存放的地址写入的数据，或者中心处理器读取的数据。
在本发明第一方面的第三种可能的实现方式中，所述利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真，具体为：
当中心处理器读到TDr区域的VALID信息为有效标志时，所述中心处理器根据R/W信息、ADDR信息、DATA信息，发起读写操作。
第二方面，本发明实施例提供了一种SOC仿真验证装置，包括：
生成模块，用于通过激励产生器调用SystemVerilog搭建的仿真激励，同时所述仿真激励产生仿真内容信息；
编辑模块，用于在被验证的SOC系统的存储空间中划分出TDr区域，并将所述仿真内容信息存储到所述TDr区域；
驱动模块，用于利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真。
在本发明第二方面的第一种可能的实现方式中，所述的SOC仿真验证装置，还包括：
程序写入模块，用于在被验证的SOC系统的存储空间中划分出FetchCode区域；并且，在所述FetchCode区域存入供所述SOC系统的中心处理器调用的读取程序；当调用所述读取程序时，所述SOC系统的中心处理器不断循环读取所述TDr区域的数据。
在本发明第二方面的第二种可能的实现方式中，所述生成模块生成的仿真内容信息包括：
R/W信息，用于标志当前中心处理器的操作是读或写；
VALID信息，用于标志当前固定区域中存放的数据是否有效；
ADDR信息，包含当前中心处理器将要访问的地址信息；
DATA信息，包含中心处理器将要向所述ADDR信息存放的地址写入的数据，或者中心处理器读取的数据。
在本发明第二方面的第三种可能的实现方式中，所述驱动模块还用于：
当中心处理器读到TDr区域的VALID信息为有效标志时，所述中心处理器根据R/W信息、ADDR信息、DATA信息，发起读写操作。
第三方面，本发明实施例提供了一种SOC仿真验证装置，包括处理器、存储器以及存储在所述存储器中且被配置为由所述处理器执行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的SOC仿真验证方法。
第四方面，本发明实施例提供了一种SOC仿真验证方法的存储介质，所述SOC仿真验证方法的存储介质用于存储一个或多个计算机程序，所述一个或多个计算机程序包括程序代码，当所述计算机程序在计算机上运行时，所述程序代码用于执行上述SOC仿真验证方法。
相比于现有技术，本发明实施例具有如下有益效果：
本发明提供一种SOC仿真验证方法、装置及存储介质，调用SystemVerilog搭建的仿真激励，从而在仿真过程使用System Verilog等验证语言产生的驱动CPU的激励，使得专有验证语言的随机性、重用性等优点得以在仿真验证中发挥出来；同时，所述仿真激励产生的仿真内容信息将存入从SOC系统的存储空间划分出来的TDr区域，并且利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真，从而实现在仿真过程不使用仿真组件代替真实的CPU，保证了仿真时SOC系统行为的真实性。
附图说明
图1是本发明实施例中的一种SOC仿真验证方法的步骤流程图；
图2是本发明实施例中的一种SOC仿真验证方法的原理图；
图3是本发明实施例中的一种SOC仿真验证方法及系统的DUT系统内部信息交流示意图；
图4是本发明实施例中的一种SOC仿真验证装置的模块示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1，本发明提供一种示例性实施例，一种SOC仿真验证方法，步骤包括：
S101、通过激励产生器调用SystemVerilog搭建的仿真激励，同时所述仿真激励产生仿真内容信息；
S102、在被验证的SOC系统的存储空间中划分出TDr区域，并将所述仿真内容信息存储到所述TDr区域；
S103、利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真。
请参见图2，在本实施例中，所述激励产生器为TestBench，所述TestBench是整个验证的顶层，包含System Verilog搭建的仿真激励Task。DUT是被验证的SOC系统，其内部含有中心处理器CPU、总线BUS和存储器Memory等部分。
所述Task是所有的激励文件的最初源头，System Verilog语言设计的，可以充分发挥出System Verilog语言更适合仿真验证的全部优点。
在SOC系统的Memory中定义了一个固定地址区域，用TDr符号来表示。TDr区域只用来存放一组用于仿真验证的有意义的数据。
在所述利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真之前，还包括：
在被验证的SOC系统的存储空间中划分出FetchCode区域；
在所述FetchCode区域存入供所述SOC系统的中心处理器调用的读取程序；当调用所述读取程序时，所述SOC系统的中心处理器不断循环读取所述TDr区域的数据。
请参见图3，在本实施例中，除了固定地址区域，Memory中还有Fetch Code区域，此区域用来存放一小段固定的软件程序。Fetch Code的软件程序用于驱动中心处理器CPU不断循环读取TDr区域的内容并根据TDr的内容发起读写操作。
Task产生的激励经由Fetch Code区域和TDr区域的转换，变成中心处理器CPU可操作的一条条指令，由中心处理器CPU发起对SOC系统的驱动，此过程同样保证了SOC系统的完整性。
所述仿真内容信息包括：
R/W信息，用于标志当前中心处理器的操作是读或写；
VALID信息，用于标志当前固定区域中存放的数据是否有效；
ADDR信息，包含当前中心处理器将要访问的地址信息；
DATA信息，包含中心处理器将要向所述ADDR信息存放的地址写入的数据，或者中心处理器读取的数据。
在本实施例中，Task根据需要仿真的内容，会产生R/W、VALID、ADDR、DATA等信息，并通过仿真后门将信息存放于SOC系统的存储器Memory的TDr区域。
所述利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真，具体为：
当中心处理器读到TDr区域的VALID信息为有效标志时，所述中心处理器根据R/W信息、ADDR信息、DATA信息，发起读写操作。
本发明还提供一种示例性实施例，一种SOC仿真验证装置，包括处理器、存储器以及存储在所述存储器中且被配置为由所述处理器执行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的SOC仿真验证方法。
请参见图4，本发明还提供一种示例性实施例，一种SOC仿真验证装置，包括：
生成模块，用于通过激励产生器调用SystemVerilog搭建的仿真激励，同时所述仿真激励产生仿真内容信息；
编辑模块，用于在被验证的SOC系统的存储空间中划分出TDr区域，并将所述仿真内容信息存储到所述TDr区域；
驱动模块，用于利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真。
请参见图2，在本实施例中，所述激励产生器为TestBench，所述TestBench是整个验证的顶层，包含System Verilog搭建的仿真激励Task。DUT是被验证的SOC系统，其内部含有中心处理器CPU、总线BUS和存储器Memory等部分。
所述Task是所有的激励文件的最初源头，System Verilog语言设计的，可以充分发挥出System Verilog语言更适合仿真验证的全部优点。
在SOC系统的Memory中定义了一个固定地址区域，用TDr符号来表示。TDr区域只用来存放一组用于仿真验证的有意义的数据。
所述的SOC仿真验证装置，还包括：
程序写入模块，用于在被验证的SOC系统的存储空间中划分出FetchCode区域；并且，在所述FetchCode区域存入供所述SOC系统的中心处理器调用的读取程序；当调用所述读取程序时，所述SOC系统的中心处理器不断循环读取所述TDr区域的数据。
请参见图3，在本实施例中，除了固定地址区域，Memory中还有Fetch Code区域，此区域用来存放一小段固定的软件程序。Fetch Code的软件程序用于驱动中心处理器CPU不断循环读取TDr区域的内容并根据TDr的内容发起读写操作。
Task产生的激励经由Fetch Code区域和TDr区域的转换，变成中心处理器CPU可操作的一条条指令，由中心处理器CPU发起对SOC系统的驱动，此过程同样保证了SOC系统的完整性。
所述生成模块生成的仿真内容信息包括：
R/W信息，用于标志当前中心处理器的操作是读或写；
VALID信息，用于标志当前固定区域中存放的数据是否有效；
ADDR信息，包含当前中心处理器将要访问的地址信息；
DATA信息，包含中心处理器将要向所述ADDR信息存放的地址写入的数据，或者中心处理器读取的数据。
在本实施例中，Task根据需要仿真的内容，会产生R/W、VALID、ADDR、DATA等信息，并通过仿真后门将信息存放于SOC系统的存储器Memory的TDr区域。
所述驱动模块还用于：
当中心处理器读到TDr区域的VALID信息为有效标志时，所述中心处理器根据R/W信息、ADDR信息、DATA信息，发起读写操作。
本发明提供一种示例性实施例，一种SOC仿真验证方法的存储介质，所述SOC仿真验证方法的存储介质用于存储一个或多个计算机程序，所述一个或多个计算机程序包括程序代码，当所述计算机程序在计算机上运行时，所述程序代码用于执行所述的SOC仿真验证方法。
本申请实施例的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质的更具体的示例至少(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式只读存储器(CDROM)。另外，计算机可读存储介质甚至可以是可在其上打印程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得程序，然后将其存储在计算机存储器中。
应当理解，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
本发明提供一种SOC仿真验证方法、装置及存储介质，调用SystemVerilog搭建的仿真激励，从而在仿真过程使用System Verilog等验证语言产生的驱动CPU的激励，使得专有验证语言的随机性、重用性等优点得以在仿真验证中发挥出来；同时，所述仿真激励产生的仿真内容信息将存入从SOC系统的存储空间划分出来的TDr区域，并且利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真，从而实现在仿真过程不使用仿真组件代替真实的CPU，保证了仿真时SOC系统行为的真实性。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (10)

1.一种SOC仿真验证方法，其特征在于，步骤包括：
通过激励产生器调用SystemVerilog搭建的仿真激励，同时所述仿真激励产生仿真内容信息；
在被验证的SOC系统的存储空间中划分出TDr区域，并将所述仿真内容信息存储到所述TDr区域；
利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真。
2.如权利要求1所述的SOC仿真验证方法，其特征在于，在利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真之前，还包括：
在被验证的SOC系统的存储空间中划分出FetchCode区域；
在所述FetchCode区域存入供所述SOC系统的中心处理器调用的读取程序；当调用所述读取程序时，所述SOC系统的中心处理器不断循环读取所述TDr区域的数据。
3.如权利要求1所述的SOC仿真验证方法，其特征在于，所述仿真内容信息包括：
R/W信息，用于标志当前中心处理器的操作是读或写；
VALID信息，用于标志当前固定区域中存放的数据是否有效；
ADDR信息，包含当前中心处理器将要访问的地址信息；
DATA信息，包含中心处理器将要向所述ADDR信息存放的地址写入的数据，或者中心处理器读取的数据。
4.如权利要求3所述的SOC仿真验证方法，其特征在于，所述利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真，具体为：
当中心处理器读到TDr区域的VALID信息为有效标志时，所述中心处理器根据R/W信息、ADDR信息、DATA信息，发起读写操作。
5.一种SOC仿真验证装置，其特征在于，包括：
生成模块，用于通过激励产生器调用SystemVerilog搭建的仿真激励，同时所述仿真激励产生仿真内容信息；
编辑模块，用于在被验证的SOC系统的存储空间中划分出TDr区域，并将所述仿真内容信息存储到所述TDr区域；
驱动模块，用于利用所述SOC系统的中心处理器读取所述TDr区域的仿真内容信息以驱动仿真。
6.如权利要求5所述的SOC仿真验证装置，其特征在于，还包括：
程序写入模块，用于在被验证的SOC系统的存储空间中划分出FetchCode区域；并且，在所述FetchCode区域存入供所述SOC系统的中心处理器调用的读取程序；当调用所述读取程序时，所述SOC系统的中心处理器不断循环读取所述TDr区域的数据。
7.如权利要求5所述的SOC仿真验证装置，其特征在于，所述生成模块生成的仿真内容信息包括：
R/W信息，用于标志当前中心处理器的操作是读或写；
VALID信息，用于标志当前固定区域中存放的数据是否有效；
ADDR信息，包含当前中心处理器将要访问的地址信息；
DATA信息，包含中心处理器将要向所述ADDR信息存放的地址写入的数据，或者中心处理器读取的数据。
8.如权利要求7所述的SOC仿真验证装置，其特征在于，所述驱动模块还用于：
当中心处理器读到TDr区域的VALID信息为有效标志时，所述中心处理器根据R/W信息、ADDR信息、DATA信息，发起读写操作。
9.一种SOC仿真验证装置，其特征在于，包括处理器、存储器以及存储在所述存储器中且被配置为由所述处理器执行的计算机程序，所述处理器执行所述计算机程序时实现如权利要求1至4任一项所述的SOC仿真验证方法。
10.一种SOC仿真验证方法的存储介质，其特征在于，所述SOC仿真验证方法的存储介质用于存储一个或多个计算机程序，所述一个或多个计算机程序包括程序代码，当所述计算机程序在计算机上运行时，所述程序代码用于执行上述权利要求1至4任一项所述的SOC仿真验证方法。
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