JPH0719016Y2 - Ａｓｉｃのテスト・モード設定回路 - Google Patents

Description

【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、ASIC（Application Specific Integrated Ci
rcuit;特定用途向け集積回路）の内部回路を直接テスト
するためのテスト・モードを設定する、ASICのテスト・
モード設定回路に関するものである。

〈従来の技術〉 ASICにおいては、内部にテスト・パターンを作成してチ
ップの動作テストを行っている。

ASICの内部回路が複雑な場合、例えば大きなカウンタ，
シフト・レジスタ等を有する場合は、数個のテスト・モ
ードを設定し、内部回路のブロック毎に外部から直接信
号を与えてそのモジュールの状況を外部へ出力するよう
にし、ブロック毎にテスト動作を行っている。

このようなASICのテスト動作を第３図のASICの内部構成
例を用いて説明する。

第３図で１はASICの一例であり、回路ブロックBA,BB,BC
を有する。

通常動作にあっては、入力信号Ｉが与えられると、ブロ
ックBAで処理された後、ブロックBB,ブロックBCにより
出力信号Ｏとして外部へ送出される。

このとき、ブロックBBが正常に動作しているかどうか外
部から直接判断できないため、マルチプレクサMA,MB及
びテスト入力信号ITよりマルチプレクサMA,MBの制御信
号を発生する（テスト・モードを設定する）テスト・ブ
ロックBTを追加し、外部からの入力信号Ｉが直接ブロッ
クBBに与えられるようにして動作状況が直接外部へ出力
信号Ｏとして送出されるようにしている。

一般的にはテスト入力信号ITを入力するテスト・ピンを
設け、入力信号ITをデコードしてマルチプレクサMA,MB
の制御を行う。

〈考案が解決しようとする課題〉 以上のような従来のASICのテスト方法にあっては、ブロ
ックBT（デコーダ）にて個別にテストするべきブロック
の数だけ出力信号を発生させなければならず、これに応
じた本数の入力信号ITも必要となり、テスト・ピンもそ
の分設けなければならなかった。

例えば個別にテストすべきブロックが15個ある場合はテ
スト・ピンは４本以上必要であり、テストすべきブロッ
クが多くなればなるほどテスト・ピンの本数も増やさな
ければならない。

また、通常動作に用いるピン数の関係でテスト・ピンを
何本も設ける余裕はなく、個別にテストすべきブロック
が多いという場合がしばしばある。

本考案は以上のような問題についてなされたものであ
り、テストすべきブロックが多いASICにあってテスト・
モード設定に要するピン数をできるだけ削減することを
目的とする。

〈課題を解決するための手段〉 以上の問題を解決した本考案は、外部からのテスト・モ
ードを設定する信号を１本とするものであり、その構成
は、テストすべきブロックをｎ個（ｎは整数）有するAS
ICに付加され、テスト・クロックをトグルさせて１個目
の前記テストすべきブロックから所望するブロックまで
順次テスト・モードを設定し、ｎ個目のブロックがテス
ト・モードに設定された後に通常動作モードに戻すシフ
ト・レジスタ構成のASICのテスト・モード設定回路であ
る。

〈作用〉 本考案のASICのテスト・モード設定回路は次のように作
用する。

テスト・クロックが入力されると、通常動作モードが解
除され、テストすべきｎ個のブロックに対して順次テス
ト・モードが設定される。ｎ個目のブロックのテスト・
モード設定後に通常動作モードに戻る。

〈実施例〉 第１図は本考案を実施したASICのテスト・モード設定回
路の一例である。

本考案回路は、ｎ個のフリップ・フロップFF1〜FFnが直
列に接続されるシフト・レジスタ構成である。

フリップ・フロップFF1〜FFnについて、テスト・クロッ
クTESTはクロック入力端子CKに与えられ、リセット信号
▲▼はFF1のセット入力とされる一方FF1〜FF
nのリセット端子に入力される。FF1〜FFnの各Ｑ出力は
次段のフリップ・フロップのＤ入力とされるとともに、
それぞれのモードMODEを表わす信号として外部に出力さ
れる。また、FFnのＱ出力はFF1のＤ入力にフィードバッ
クされる。

FF1のＱ出力“H"の時、MODE1がアクティブで通常動作モ
ードである。

このような構成の本考案回路の動作を第２図のタイムチ
ャートに示す。

初期状態では、リセット信号RESET“L"でFF1のＱ出力
“H"、MODE1アクティブで通常動作モードである。

このASIC回路のテスト動作を開始する際は、テスト・ク
ロックTESTを入力し、その立ち上がりで通常動作モード
MODE1を解除（“L"）し、代わってFF2のＱ出力が“H"と
なりMODE2がアクティブとなる。MODE2テスト・モード１
であり、該当するブロックのテストを開始する。

次のテスト・クロックTESTの立ち上がりでMODE2（テス
ト・モード１）は解除（“L"）され、FF3のＱ出力が
“H"となりMODE3がアクティブでテスト・モード２に該
当するブロックのテストを開始する。

このようにして、テスト・クロックTESTが立ち上がる毎
にモードが変わり、FFnまで、アクティブとなったモー
ドに該当するブロックのテストが行われる。

FFnのＱ出力“H"によってアクティブとなったテスト・
モードｎが解除（“L"）されると、今度はFF1のＱ出力
が“H"となり、MODE1アクティブで通常動作モードに戻
る。

従って、テストすべきブロックに至までテスト・クロッ
クTESTをトグルさせて、所望のブロックを選択してテス
トすることができる。

このように、テスト・クロックTESTの立ち上がりで順次
テスト・モードを変えて該当ブロックをテストする。

〈考案の効果〉 以上述べたように、本考案のASICのテスト・モード設定
回路によれば次の効果を得る。

通常動作モード、複数のテスト・モードを表わす信号を
出力するシフト・レジスタ構成により、任意の数のモー
ドがテスト・ピン１本で設定でき、何本もテスト・ピン
が取れないような内部回路が複雑なASICに対して効果が
大きい。

【図面の簡単な説明】

第１図は本考案を実施したASICのテスト・モード設定回
路の一例、第２図は本考案回路の動作を表わすタイムチ
ャート、第３図は従来のASICのテスト動作を説明するた
めの図である。 １…ASIC、BA,BB,BC…回路ブロック、BT…テスト・ブロ
ック、MA,MB…マルチプレクサ、FF1〜FFn…フリップ・
フロップ回路。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】テストすべきブロックをｎ個（ｎは整数）
   有するASICに付加され、テスト・クロックをトグルさせ
   て１個目の前記テストすべきブロックから所望するブロ
   ックまで順次テスト・モードを設定し、ｎ個目のブロッ
   クがテスト・モードに設定された後に通常動作モードに
   戻すシフト・レジスタ構成のASICのテスト・モード設定
   回路。