JPS62232582A - 集積回路の試験回路 - Google Patents
集積回路の試験回路Info
- Publication number
- JPS62232582A JPS62232582A JP61075720A JP7572086A JPS62232582A JP S62232582 A JPS62232582 A JP S62232582A JP 61075720 A JP61075720 A JP 61075720A JP 7572086 A JP7572086 A JP 7572086A JP S62232582 A JPS62232582 A JP S62232582A
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- JP
- Japan
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- circuit
- output
- terminal
- test
- common test
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 43
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ランダムロジック回路、マイクロプロセッサ
回路、ゲートアレイ回路等の集積回路の試験に用いる集
積回路の試験回路に関する。
回路、ゲートアレイ回路等の集積回路の試験に用いる集
積回路の試験回路に関する。
従来の技術
従来、集積回路の出力回路のＤＣ動作等の電気的性能を
試験するには、第２図に示すように、集積回路（チップ
）１に、所定の電源として、ｖＤＤ２、ｖｓｓ３等を接
続し、内部の複数４を動作させ、その出力毎にバッファ
５を経由してそれぞれの出力端子６に導く。集積回路１
の動作試験に際しては一方の入力端子７から複雑な信号
パターンを入力印加し、出力端子をそれぞれローベル或
いはハイレベルのいずれかのアクティブレベルに状態設
定して行う。８はテスト端子であり、複数４の試験等に
良く用いられる。
試験するには、第２図に示すように、集積回路（チップ
）１に、所定の電源として、ｖＤＤ２、ｖｓｓ３等を接
続し、内部の複数４を動作させ、その出力毎にバッファ
５を経由してそれぞれの出力端子６に導く。集積回路１
の動作試験に際しては一方の入力端子７から複雑な信号
パターンを入力印加し、出力端子をそれぞれローベル或
いはハイレベルのいずれかのアクティブレベルに状態設
定して行う。８はテスト端子であり、複数４の試験等に
良く用いられる。
発明が解決しようとする問題点
しかしながら上記従来の論理設計では、アクティブ状態
を設定するために、多大なパターンの印加や、多くの入
力端子の設定や、複雑なタイミング条件等による状態設
定の難しさと、設定時間が、かかるため試験時間が長く
なるという問題があった。
を設定するために、多大なパターンの印加や、多くの入
力端子の設定や、複雑なタイミング条件等による状態設
定の難しさと、設定時間が、かかるため試験時間が長く
なるという問題があった。
本発明は、このような従来の問題を解決するものであり
、テスト端子又は、テスト情報入力により、テストモー
ドに設定し、出力の極性反転を容易に行うことにより出
力アクティブ状態の設定を簡単にし、また設定時間の短
縮を行えるようにした集積回路の試験回路を提供するこ
とを目的とするものである。
、テスト端子又は、テスト情報入力により、テストモー
ドに設定し、出力の極性反転を容易に行うことにより出
力アクティブ状態の設定を簡単にし、また設定時間の短
縮を行えるようにした集積回路の試験回路を提供するこ
とを目的とするものである。
問題点を解決するための手段
本発明は、上記目的を達成するために、複数の出力端子
とバッファアンプの間に複数の排他的論理和回路等のゲ
ート回路を設け、テスト端子等の信号をその一方の端子
に入力すると共に他方に前記複数の出力を入力し、集積
回路の出力端子に取り出すようにして試験回路を構成す
るものである。
とバッファアンプの間に複数の排他的論理和回路等のゲ
ート回路を設け、テスト端子等の信号をその一方の端子
に入力すると共に他方に前記複数の出力を入力し、集積
回路の出力端子に取り出すようにして試験回路を構成す
るものである。
作 用
本発明は上記のような構成により次のような効果を有す
る。すなわち、出力信号の極性を容易に反転できるテス
ト端子又は、テスト情報回路等より成る試験回路を持つ
ことにより、出力のアクティブ条件設定の簡単化と設定
時間の短縮化をはかり、出力端子の電気的性能検査を容
易に、かつ、迅速に行う効果を得ちことができる。
る。すなわち、出力信号の極性を容易に反転できるテス
ト端子又は、テスト情報回路等より成る試験回路を持つ
ことにより、出力のアクティブ条件設定の簡単化と設定
時間の短縮化をはかり、出力端子の電気的性能検査を容
易に、かつ、迅速に行う効果を得ちことができる。
実施例
以下本発明の一実施例について第１図と共に説明する。
同図で、９は排他的論理和回路で、一方の入力端子９ａ
には複数の出力端子のいずれかが、また他方の入力端子
９ｂには共通のテスト端子８に接続されると共に、出力
端子９Ｃは次段のバッファアンプ５に接続されている。
には複数の出力端子のいずれかが、また他方の入力端子
９ｂには共通のテスト端子８に接続されると共に、出力
端子９Ｃは次段のバッファアンプ５に接続されている。
テスト端子８としては従来良く用いられるテストピンを
兼用しても良いし、またテスト端子８は集積回路の外部
へは取り出すことにより誤使用が生ずるのを避けるため
外部ピンに設けないことが多い。他の第２図と同様の符
号は同一の名称を表わすものとする。
兼用しても良いし、またテスト端子８は集積回路の外部
へは取り出すことにより誤使用が生ずるのを避けるため
外部ピンに設けないことが多い。他の第２図と同様の符
号は同一の名称を表わすものとする。
上記構成で、テスト端子８をローレベルに設定すれば出
力端子はそのままの通常極性の出力が現われるが、テス
ト端子８をハイレベルに設定すれば、排他的論理和回路
９は複数４の出力を反転して出力する。従って、複数４
のドライブ能力の試験に際して、入力端子７による出力
端子６の極性設定が不要゛となる。このような効果は出
力端子６の数の増大と共に増すが、例えば、全部で４４
ピンの受信機用ＬＳＩで、出力端子が２０本の場合に、
実測によれば従来１６５秒かかった試験時間が０．３５
秒と約１７４に短縮出来た。
力端子はそのままの通常極性の出力が現われるが、テス
ト端子８をハイレベルに設定すれば、排他的論理和回路
９は複数４の出力を反転して出力する。従って、複数４
のドライブ能力の試験に際して、入力端子７による出力
端子６の極性設定が不要゛となる。このような効果は出
力端子６の数の増大と共に増すが、例えば、全部で４４
ピンの受信機用ＬＳＩで、出力端子が２０本の場合に、
実測によれば従来１６５秒かかった試験時間が０．３５
秒と約１７４に短縮出来た。
なお、排他的論理和回路９のテスト用入力は必ずしもテ
スト端子を経由しなくても、入力端子７より複数４を経
由してテスト情報を入力するようにしても良い。
スト端子を経由しなくても、入力端子７より複数４を経
由してテスト情報を入力するようにしても良い。
発明の効果
本発明は上記実施例より明らかなように、集積回路の複
数の出力をそれぞれ一方の入力とし、他方には共通のテ
スト情報が入力される排他的論理和回路を設けて、共通
のテスト情報により前記複数の出力を反転出来るように
構成したので、共通のテスト情報により一斉に各出力端
子のモード設定が簡単に行なえ、従って複数の出力能力
の試験が効率的に短時間に実施出来る利点を有する。
数の出力をそれぞれ一方の入力とし、他方には共通のテ
スト情報が入力される排他的論理和回路を設けて、共通
のテスト情報により前記複数の出力を反転出来るように
構成したので、共通のテスト情報により一斉に各出力端
子のモード設定が簡単に行なえ、従って複数の出力能力
の試験が効率的に短時間に実施出来る利点を有する。
第１図は本発明の一実施例における集積回路の試験回路
の構成を示すブロック図、第２図は従来゛の集積回路で
の構成を説明するためのブロック図である。 １・・・・・・集積回路、４・・・・・・複数、５・・
・・・・バッファアンプ、６・・・・・・出力端子、７
・・・・・・入力端子、８・・・・・・テスト端子、９
・・・・・・排他的論理和回路。
の構成を示すブロック図、第２図は従来゛の集積回路で
の構成を説明するためのブロック図である。 １・・・・・・集積回路、４・・・・・・複数、５・・
・・・・バッファアンプ、６・・・・・・出力端子、７
・・・・・・入力端子、８・・・・・・テスト端子、９
・・・・・・排他的論理和回路。
Claims (1)
- 論理回路の複数の出力端子をそれぞれ一方の入力とし、
他方の入力は共通のテスト情報により動作する前記複数
の出力端子に対応する複数の排他的論理和回路を備え、
前記共通のテスト情報により前記論理回路の各出力をそ
のまま或いは反転のいずれかにより出力出来るようにし
た集積回路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075720A JPS62232582A (ja) | 1986-04-02 | 1986-04-02 | 集積回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075720A JPS62232582A (ja) | 1986-04-02 | 1986-04-02 | 集積回路の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232582A true JPS62232582A (ja) | 1987-10-13 |
Family
ID=13584380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075720A Pending JPS62232582A (ja) | 1986-04-02 | 1986-04-02 | 集積回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232582A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61286770A (ja) * | 1985-06-13 | 1986-12-17 | Toshiba Corp | 故障診断装置 |
-
1986
- 1986-04-02 JP JP61075720A patent/JPS62232582A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61286770A (ja) * | 1985-06-13 | 1986-12-17 | Toshiba Corp | 故障診断装置 |
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