JPS63273348A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63273348A JPS63273348A JP10930587A JP10930587A JPS63273348A JP S63273348 A JPS63273348 A JP S63273348A JP 10930587 A JP10930587 A JP 10930587A JP 10930587 A JP10930587 A JP 10930587A JP S63273348 A JPS63273348 A JP S63273348A
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- JP
- Japan
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- reset
- storage element
- integrated circuit
- semiconductor integrated
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000012360 testing method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテストパターンの作成を容易にする半導体集積
回路装置に関するものである。
回路装置に関するものである。
第２図は従来の半導体集積回路装置を示すブロック系統
図である。第２図において、１は組合せ回路部、２は記
憶素子部、３は外部入力端子、４は外部出力端子である
。
図である。第２図において、１は組合せ回路部、２は記
憶素子部、３は外部入力端子、４は外部出力端子である
。
次に従来の半導体集積回路装置のテスト方法について説
明する。外部入力端子３から、半導体集積回路装置の故
障が発見できるような入カバターン列を印加し、外部出
力端子４上の応答信号と、前もって準備しておいた期特
出カバターン列とを比較することでテストを行なう。
明する。外部入力端子３から、半導体集積回路装置の故
障が発見できるような入カバターン列を印加し、外部出
力端子４上の応答信号と、前もって準備しておいた期特
出カバターン列とを比較することでテストを行なう。
従来の半導体集積回路装置は以上のように構成されてお
り、外部入力端子３だけにより記憶素子部２２組合せ回
路部１の状態を操作しなければならないので、発見した
い故障を検出するのに必要な入カバターン列と期特出カ
バターン列を作成するのが困難であり、記憶素子の値を
必要な初期値にする入カバターン列である帰単系列が必
要となる。
り、外部入力端子３だけにより記憶素子部２２組合せ回
路部１の状態を操作しなければならないので、発見した
い故障を検出するのに必要な入カバターン列と期特出カ
バターン列を作成するのが困難であり、記憶素子の値を
必要な初期値にする入カバターン列である帰単系列が必
要となる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、入カバターン列、期特出カバタ
ーン列を容易に自動生成できる半導体集積回路装置を得
ることにある。
の目的とするところは、入カバターン列、期特出カバタ
ーン列を容易に自動生成できる半導体集積回路装置を得
ることにある。
このような目的を達成するために本発明は、テストモー
ド時にセット・リセットが可能な記憶素子を有する記憶
素子部と、記憶素子をセット・リセットするためのセッ
ト・リセット手段とを設けるようにしたものである。
ド時にセット・リセットが可能な記憶素子を有する記憶
素子部と、記憶素子をセット・リセットするためのセッ
ト・リセット手段とを設けるようにしたものである。
本発明による半導体集積回路装置においては、選択され
た記憶素子に対しデータをセット、リセットする。
た記憶素子に対しデータをセット、リセットする。
第１図は本発明に係わる半導体集積回路装置の一実施例
を示すブロック系統図である。第１図において、５はア
ドレスデコーダ、６はアドレスデコーダ５に入力するア
ドレスをシフトインするアドレスシフトレジスタであり
、アドレスデコーダ５は、アドレスシフトレジスタ６に
シフトインされたアドレスをデコードし、セント又はリ
セットを行なう記ｊｉ＞素子を記憶素子部２から選択す
る。
を示すブロック系統図である。第１図において、５はア
ドレスデコーダ、６はアドレスデコーダ５に入力するア
ドレスをシフトインするアドレスシフトレジスタであり
、アドレスデコーダ５は、アドレスシフトレジスタ６に
シフトインされたアドレスをデコードし、セント又はリ
セットを行なう記ｊｉ＞素子を記憶素子部２から選択す
る。
７はアドレスデコーダ５によって選択された記ｔａ素子
をセットまたはリセットする値をシフトインするデータ
シフトレジスタ、８はアドレスシフトレジスタ６、デー
タシフトレジスタ７を動かすためのシフトイン用クロッ
ク入力端子、９はデータシフトレジスタ７の値を記憶素
子に取り込むための記憶素子用クロック入力端子、１０
は記憶素子部２．アドレスデコーダ５．アドレスシフト
レジスタ６、データシフトレジスタ７をテストモードに
切り替えるためのテストモード端子である。
をセットまたはリセットする値をシフトインするデータ
シフトレジスタ、８はアドレスシフトレジスタ６、デー
タシフトレジスタ７を動かすためのシフトイン用クロッ
ク入力端子、９はデータシフトレジスタ７の値を記憶素
子に取り込むための記憶素子用クロック入力端子、１０
は記憶素子部２．アドレスデコーダ５．アドレスシフト
レジスタ６、データシフトレジスタ７をテストモードに
切り替えるためのテストモード端子である。
上記のように構成された半導体集積回路装置においては
、同時にセット・リセットする記憶素子を選択するため
のアドレスをアドレスシフトレジスタへシフトインし、
そのアドレスをアドレスデコーダ５でデコードすること
により記憶素子部２に必要なイネーブル信号を送り、ア
ドレスデコーダ５によって選択された記憶素子に対しデ
ータシフトレジスタ７にシフトインした値をセット・リ
セットする。アドレスシフトレジスタ６、データシフト
レジスタ７へのシフトイン動作はシフトイン用クロック
入力端子８からクロックを印加することで行なわれ、記
憶素子部２の選択された記憶素子へのデータのセット・
リセットは記憶素子用クロック入力端子９にクロックを
印加することにより行なう。上記のテスト動作は、テス
トモード端子１０にテストモード信号を印加することで
可能となる。
、同時にセット・リセットする記憶素子を選択するため
のアドレスをアドレスシフトレジスタへシフトインし、
そのアドレスをアドレスデコーダ５でデコードすること
により記憶素子部２に必要なイネーブル信号を送り、ア
ドレスデコーダ５によって選択された記憶素子に対しデ
ータシフトレジスタ７にシフトインした値をセット・リ
セットする。アドレスシフトレジスタ６、データシフト
レジスタ７へのシフトイン動作はシフトイン用クロック
入力端子８からクロックを印加することで行なわれ、記
憶素子部２の選択された記憶素子へのデータのセット・
リセットは記憶素子用クロック入力端子９にクロックを
印加することにより行なう。上記のテスト動作は、テス
トモード端子１０にテストモード信号を印加することで
可能となる。
なお、上記実施例では、アドレスシフトレジスタ６、デ
ータシフトレジスタ７を設けたものを示したが、アドレ
スシフトレジスタ６、データシフトレジスタ７の代わり
に、アドレスとデータの一方又は両方を直接外部端子か
ら印加してもよい。
ータシフトレジスタ７を設けたものを示したが、アドレ
スシフトレジスタ６、データシフトレジスタ７の代わり
に、アドレスとデータの一方又は両方を直接外部端子か
ら印加してもよい。
以上説明したように本発明は、テストモード時にセット
・リセットが可能な記憶素子を有する記憶素子部と、記
憶素子をセット・リセットするためのセット・リセット
手段とを設けたことにより、記憶素子を自由にセット・
リセットできるので、記憶素子の初期値を導くための帰
単系列が不必要となり、テストパターン自動生成が容易
に行なえる効果がある。
・リセットが可能な記憶素子を有する記憶素子部と、記
憶素子をセット・リセットするためのセット・リセット
手段とを設けたことにより、記憶素子を自由にセット・
リセットできるので、記憶素子の初期値を導くための帰
単系列が不必要となり、テストパターン自動生成が容易
に行なえる効果がある。
第１図は本発明に係わる半導体集積回路装置の一実施例
を示すブロック系統図、第２図は従来の半導体集積回路
装置を示すブロック系統図である。 １・・・組合せ回路部、２・・・記憶素子部、３・・・
外部入力端子、４・・・外部出力端子、５・・・アドレ
スデコーダ、６・・・アドレスシフトレジスタ、７・・
・データシフトレジスタ、８・・・シフトイン用クロッ
ク入力端子、９・・・記憶素子用クロック入力端子、１
ｏ・・・テスト、モード端子。
を示すブロック系統図、第２図は従来の半導体集積回路
装置を示すブロック系統図である。 １・・・組合せ回路部、２・・・記憶素子部、３・・・
外部入力端子、４・・・外部出力端子、５・・・アドレ
スデコーダ、６・・・アドレスシフトレジスタ、７・・
・データシフトレジスタ、８・・・シフトイン用クロッ
ク入力端子、９・・・記憶素子用クロック入力端子、１
ｏ・・・テスト、モード端子。
Claims (2)
- （１）テストモード時にセット・リセットが可能な記憶
素子を有する記憶素子部と、前記記憶素子をセット・リ
セットするためのセット・リセット手段とを備えたこと
を特徴とする半導体集積回路装置。 - （２）セット・リセット手段は、アドレスシフトレジス
タとデータシフトレジスタの一方又は両方と、アドレス
をデコードするアドレスデコーダとから成ることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10930587A JPS63273348A (ja) | 1987-04-30 | 1987-04-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10930587A JPS63273348A (ja) | 1987-04-30 | 1987-04-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63273348A true JPS63273348A (ja) | 1988-11-10 |
Family
ID=14506826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10930587A Pending JPS63273348A (ja) | 1987-04-30 | 1987-04-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63273348A (ja) |
-
1987
- 1987-04-30 JP JP10930587A patent/JPS63273348A/ja active Pending
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