JPH0755896A - 集積回路のテスト・モード設定方式 - Google Patents
集積回路のテスト・モード設定方式Info
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- JPH0755896A JPH0755896A JP5197550A JP19755093A JPH0755896A JP H0755896 A JPH0755896 A JP H0755896A JP 5197550 A JP5197550 A JP 5197550A JP 19755093 A JP19755093 A JP 19755093A JP H0755896 A JPH0755896 A JP H0755896A
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Abstract
(57)【要約】
【目的】 １本のテスト専用端子を使用して、通常動作
時とテスト・モード時の切換えを行い得ると共に簡単な
回路で各種のテスト・モードを設定すること。 【構成】 活性化用端子に活性化指示電圧が印加される
と、入力信号に対応した活性化信号Ａ…ｎが活性化回路
から出力される。例えば活性化信号Ａがオンされると、
機能ブロックＡが活性化される。テスト専用端子にテス
ト指示電圧が印加されると、入力信号に対応したテスト
Ａ…ｎが出力される。例えば、テストＡがオンである
と、機能ブロックＡの状態が外部出力端子から出力され
る。テスト専用回路は、例えばＤラッチを有しており、
Ｄラッチのクロック端子にはテスト専用端子の電圧が入
力バッファを介して印加され、Ｄラッチのデータ入力端
子には例えばアドレス端子からの信号が印加される。
時とテスト・モード時の切換えを行い得ると共に簡単な
回路で各種のテスト・モードを設定すること。 【構成】 活性化用端子に活性化指示電圧が印加される
と、入力信号に対応した活性化信号Ａ…ｎが活性化回路
から出力される。例えば活性化信号Ａがオンされると、
機能ブロックＡが活性化される。テスト専用端子にテス
ト指示電圧が印加されると、入力信号に対応したテスト
Ａ…ｎが出力される。例えば、テストＡがオンである
と、機能ブロックＡの状態が外部出力端子から出力され
る。テスト専用回路は、例えばＤラッチを有しており、
Ｄラッチのクロック端子にはテスト専用端子の電圧が入
力バッファを介して印加され、Ｄラッチのデータ入力端
子には例えばアドレス端子からの信号が印加される。
Description
【０００１】
【産業上の利用分野】本発明は、１本のテスト専用端子
を使用して、通常動作時とテスト・モード時の切換えを
行うと共に、各種のテスト・モードの設定を可能とした
集積回路のテスト・モード設定方式に関するものであ
る。
を使用して、通常動作時とテスト・モード時の切換えを
行うと共に、各種のテスト・モードの設定を可能とした
集積回路のテスト・モード設定方式に関するものであ
る。
【０００２】
【従来の技術】図９はテスト可能な集積回路の構成例を
示す図である。同図において、ＡないしＤは機能ブロッ
ク、１０Ａないし１０Ｄはテスト時データ線、１１と１
２は通常時データ線、１３はマルチプレクサ（信号切換
器）をそれぞれ示している。ブロックＡには、信号Ａと
テストＡとが印加されている。信号Ａがオンであると、
ブロックＡが動作する。オフのテストＡは通常動作を示
し、オンのテストＡはブロックＡのテストを示す。テス
トＡがオンの場合には、ブロックＡのデータは、テスト
時データ線１０Ａを介してマルチプレクサ１３に入力さ
れると共に、通常時データ線１１を介してブロックＣお
よびブロックＢへ送られる。なお、図示しないが、ブロ
ックＡには、集積回路の入力端子からのデータがデータ
線を介して供給される。
示す図である。同図において、ＡないしＤは機能ブロッ
ク、１０Ａないし１０Ｄはテスト時データ線、１１と１
２は通常時データ線、１３はマルチプレクサ（信号切換
器）をそれぞれ示している。ブロックＡには、信号Ａと
テストＡとが印加されている。信号Ａがオンであると、
ブロックＡが動作する。オフのテストＡは通常動作を示
し、オンのテストＡはブロックＡのテストを示す。テス
トＡがオンの場合には、ブロックＡのデータは、テスト
時データ線１０Ａを介してマルチプレクサ１３に入力さ
れると共に、通常時データ線１１を介してブロックＣお
よびブロックＢへ送られる。なお、図示しないが、ブロ
ックＡには、集積回路の入力端子からのデータがデータ
線を介して供給される。
【０００３】ブロックＣには、信号ＣとテストＣとが印
加されている。通常動作時にはブロックＣのデータがデ
ータ線１０Ｃを介してマルチプレクサ１３に入力され、
ブロックＣのテスト時においてもブロックＣのデータが
データ線１０Ｃを介してマルチプレクサ１３に入力され
る。
加されている。通常動作時にはブロックＣのデータがデ
ータ線１０Ｃを介してマルチプレクサ１３に入力され、
ブロックＣのテスト時においてもブロックＣのデータが
データ線１０Ｃを介してマルチプレクサ１３に入力され
る。
【０００４】ブロックＢには、信号ＢとテストＢとが印
加されている。テストＢがオンの場合には、ブロックＢ
のデータは、テスト時データ線１０Ｂを介してマルチプ
レクサ１３に入力されるとともに、通常時データ線１２
を介してブロックＤへ送られる。
加されている。テストＢがオンの場合には、ブロックＢ
のデータは、テスト時データ線１０Ｂを介してマルチプ
レクサ１３に入力されるとともに、通常時データ線１２
を介してブロックＤへ送られる。
【０００５】ブロックＤには、信号ＤとテストＤとが印
加されている。通常動作時にはブロックＤのデータがデ
ータ線１０Ｄを介してマルチプレクサ１３に入力され、
ブロックＤのテスト時においてもブロックＤのデータが
データ線１０Ｄを介してマルチプレクサ１３に入力され
る。
加されている。通常動作時にはブロックＤのデータがデ
ータ線１０Ｄを介してマルチプレクサ１３に入力され、
ブロックＤのテスト時においてもブロックＤのデータが
データ線１０Ｄを介してマルチプレクサ１３に入力され
る。
【０００６】マルチプレクサ１３は、テストＡがオンの
ときにはデータ線１０Ａのデータを出力し、テストＢが
オンのときにはデータ線１０Ｂのデータを出力し、テス
トＣがオンのときにはデータ線１０Ｃのデータを出力
し、テストＤがオンのときにはデータ線１０Ｄのデータ
を出力する。なお、マルチプレクサ１３に入力されるテ
ストＣは信号Ｃがオンのときにもオンし、マルチプレク
サ１３に入力されるテストＤは信号Ｄがオンのときにも
オンする。
ときにはデータ線１０Ａのデータを出力し、テストＢが
オンのときにはデータ線１０Ｂのデータを出力し、テス
トＣがオンのときにはデータ線１０Ｃのデータを出力
し、テストＤがオンのときにはデータ線１０Ｄのデータ
を出力する。なお、マルチプレクサ１３に入力されるテ
ストＣは信号Ｃがオンのときにもオンし、マルチプレク
サ１３に入力されるテストＤは信号Ｄがオンのときにも
オンする。
【０００７】
【発明が解決しようとする課題】従来技術では集積回路
に対してテスト・モード状態を設定するために複数の未
使用外部入力端子を使用していた。しかし、未使用外部
入力端子が存在しない場合には同一パッケージでのテス
トは不可能であり、端子数の多いパッケージにすること
で未使用外部入力端子を確保していたために、パッケー
ジサイズが大きくなり、実装密度が低く、無駄になった
り、価格も高くなる等の問題があった。
に対してテスト・モード状態を設定するために複数の未
使用外部入力端子を使用していた。しかし、未使用外部
入力端子が存在しない場合には同一パッケージでのテス
トは不可能であり、端子数の多いパッケージにすること
で未使用外部入力端子を確保していたために、パッケー
ジサイズが大きくなり、実装密度が低く、無駄になった
り、価格も高くなる等の問題があった。
【０００８】また、従来技術では集積回路をテスト・モ
ード状態にしておくためには、テスト専用端子に常にテ
スト・モード状態の信号を入力し続けなければならなか
った。このため、テストしたい機能以外の回路に同様な
テスト専用端子に直接的に接続されている場合、そのテ
ストしたい機能以外の回路に影響を及ぼすことがあっ
た。さらに、集積回路が複雑になればなるほど、テスト
パターン数が増加し、製品テストの時間も増える。
ード状態にしておくためには、テスト専用端子に常にテ
スト・モード状態の信号を入力し続けなければならなか
った。このため、テストしたい機能以外の回路に同様な
テスト専用端子に直接的に接続されている場合、そのテ
ストしたい機能以外の回路に影響を及ぼすことがあっ
た。さらに、集積回路が複雑になればなるほど、テスト
パターン数が増加し、製品テストの時間も増える。
【０００９】本発明は、この点に鑑みて創作されたもの
であって、１本のテスト専用端子を使用して、通常動作
時とテスト・モード時の切換えを行い得ると共に、簡単
な回路で各種のテスト・モードを設定できる集積回路の
テスト・モード設定方式を提供することを目的としてい
る。
であって、１本のテスト専用端子を使用して、通常動作
時とテスト・モード時の切換えを行い得ると共に、簡単
な回路で各種のテスト・モードを設定できる集積回路の
テスト・モード設定方式を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。請求項１の発明の集積回路のテスト・モード
設定方式は、１本のテスト専用端子と、外部出力端子
と、複数の機能ブロックと、複数のテスト信号を出力す
るテスト専用回路とを備え、テスト信号がオンの場合に
は当該テスト信号に対応付けられた機能ブロックのデー
タが外部出力端子から出力されるようになった集積回路
のテスト・モード設定方式であって、テスト専用回路
は、テスト用記憶手段を有し、テスト用記憶手段の出力
がテスト信号とされ、テスト専用端子にテスト指示電圧
が印加されるとテスト用記憶手段の入力データがテスト
用記憶手段の出力側から出力され、テスト専用端子にテ
スト指示電圧が印加されないときはテスト用記憶手段の
出力データが固定されることを特徴とするものである。
図である。請求項１の発明の集積回路のテスト・モード
設定方式は、１本のテスト専用端子と、外部出力端子
と、複数の機能ブロックと、複数のテスト信号を出力す
るテスト専用回路とを備え、テスト信号がオンの場合に
は当該テスト信号に対応付けられた機能ブロックのデー
タが外部出力端子から出力されるようになった集積回路
のテスト・モード設定方式であって、テスト専用回路
は、テスト用記憶手段を有し、テスト用記憶手段の出力
がテスト信号とされ、テスト専用端子にテスト指示電圧
が印加されるとテスト用記憶手段の入力データがテスト
用記憶手段の出力側から出力され、テスト専用端子にテ
スト指示電圧が印加されないときはテスト用記憶手段の
出力データが固定されることを特徴とするものである。
【００１１】請求項２の発明の集積回路のテスト・モー
ド設定方式は、１本のテスト専用端子と、外部出力端子
と、複数の機能ブロックと、複数のテスト信号を出力す
るテスト専用回路とを備え、テスト信号がオンの場合に
は当該テスト信号に対応付けられた機能ブロックのデー
タが外部出力端子から出力されるようになった集積回路
のテスト・モード設定方式であって、テスト専用回路
は、テスト用記憶手段と、テスト用記憶手段の出力をデ
コードするテスト用デコーダ回路とを有し、テスト用デ
コーダ回路の出力がテスト信号とされ、テスト専用端子
にテスト指示電圧が印加されるとテスト用記憶手段の入
力データがテスト用記憶手段の出力側から出力され、テ
スト専用端子にテスト指示電圧が印加されないときはテ
スト用記憶手段の出力データが固定されることを特徴と
するものである。
ド設定方式は、１本のテスト専用端子と、外部出力端子
と、複数の機能ブロックと、複数のテスト信号を出力す
るテスト専用回路とを備え、テスト信号がオンの場合に
は当該テスト信号に対応付けられた機能ブロックのデー
タが外部出力端子から出力されるようになった集積回路
のテスト・モード設定方式であって、テスト専用回路
は、テスト用記憶手段と、テスト用記憶手段の出力をデ
コードするテスト用デコーダ回路とを有し、テスト用デ
コーダ回路の出力がテスト信号とされ、テスト専用端子
にテスト指示電圧が印加されるとテスト用記憶手段の入
力データがテスト用記憶手段の出力側から出力され、テ
スト専用端子にテスト指示電圧が印加されないときはテ
スト用記憶手段の出力データが固定されることを特徴と
するものである。
【００１２】請求項３の発明の集積回路のテスト・モー
ド設定方式は、１本のテスト専用端子と、１本の活性化
用端子と、外部入力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合には当該テスト信号に対応付けられた機能ブ
ロックのデータが外部出力端子から出力され、活性化信
号がオンの場合には当該活性化信号に対応付けられた機
能ブロックが活性化されるようになった集積回路のテス
ト・モード設定方式であって、活性化回路は、活性化用
記憶手段を有し、活性化用記憶手段の出力が活性化信号
とされ、テスト専用回路は、テスト用記憶手段を有し、
テスト用記憶手段の出力がテスト信号とされ、活性化用
端子に活性化指示電圧が印加されると活性化用記憶手段
の入力データが活性化用記憶手段の出力側から出力さ
れ、活性化用端子に活性化指示電圧が印加されないとき
は活性化用記憶手段の出力データが固定され、テスト専
用端子にテスト指示電圧が印加され且つ活性化用端子に
活性化指示電圧が印加されるとテスト用記憶手段の入力
データがテスト用記憶手段の出力側から出力され、テス
ト専用端子にテスト指示電圧が印加されないときはテス
ト用記憶手段の出力データが固定されることを特徴とす
るものである。
ド設定方式は、１本のテスト専用端子と、１本の活性化
用端子と、外部入力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合には当該テスト信号に対応付けられた機能ブ
ロックのデータが外部出力端子から出力され、活性化信
号がオンの場合には当該活性化信号に対応付けられた機
能ブロックが活性化されるようになった集積回路のテス
ト・モード設定方式であって、活性化回路は、活性化用
記憶手段を有し、活性化用記憶手段の出力が活性化信号
とされ、テスト専用回路は、テスト用記憶手段を有し、
テスト用記憶手段の出力がテスト信号とされ、活性化用
端子に活性化指示電圧が印加されると活性化用記憶手段
の入力データが活性化用記憶手段の出力側から出力さ
れ、活性化用端子に活性化指示電圧が印加されないとき
は活性化用記憶手段の出力データが固定され、テスト専
用端子にテスト指示電圧が印加され且つ活性化用端子に
活性化指示電圧が印加されるとテスト用記憶手段の入力
データがテスト用記憶手段の出力側から出力され、テス
ト専用端子にテスト指示電圧が印加されないときはテス
ト用記憶手段の出力データが固定されることを特徴とす
るものである。
【００１３】請求項４の発明の集積回路のテスト・モー
ド設定方式は、１本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合には当該テスト信号に対応付けられた機能ブ
ロックのデータが外部出力端子から出力され、活性化信
号がオンの場合には当該活性化信号に対応付けられた機
能ブロックが活性化されるようになった集積回路のテス
ト・モード設定方式であって、活性化回路は、活性化用
記憶手段と、活性化用記憶手段の出力をデコードする活
性化用デコーダ回路とを有し、活性化用デコーダ回路の
出力が活性化信号とされ、テスト専用回路は、テスト用
記憶手段と、テスト用記憶手段の出力をデコードするテ
スト用デコーダ回路とを有し、テスト用デコーダ回路の
出力がテスト信号とされ、活性化用端子に活性化指示電
圧が印加されると活性化用記憶手段の入力データが活性
化用記憶手段の出力側から出力され、活性化用端子に活
性化指示電圧が印加されないときは活性化用記憶手段の
出力データが固定され、テスト専用端子にテスト指示電
圧が印加され且つ活性化用端子に活性化指示電圧が印加
されるとテスト用記憶手段の入力データがテスト用記憶
手段の出力側から出力され、テスト専用端子にテスト指
示電圧が印加されないときはテスト用記憶手段の出力デ
ータが固定されることを特徴とするものである。
ド設定方式は、１本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合には当該テスト信号に対応付けられた機能ブ
ロックのデータが外部出力端子から出力され、活性化信
号がオンの場合には当該活性化信号に対応付けられた機
能ブロックが活性化されるようになった集積回路のテス
ト・モード設定方式であって、活性化回路は、活性化用
記憶手段と、活性化用記憶手段の出力をデコードする活
性化用デコーダ回路とを有し、活性化用デコーダ回路の
出力が活性化信号とされ、テスト専用回路は、テスト用
記憶手段と、テスト用記憶手段の出力をデコードするテ
スト用デコーダ回路とを有し、テスト用デコーダ回路の
出力がテスト信号とされ、活性化用端子に活性化指示電
圧が印加されると活性化用記憶手段の入力データが活性
化用記憶手段の出力側から出力され、活性化用端子に活
性化指示電圧が印加されないときは活性化用記憶手段の
出力データが固定され、テスト専用端子にテスト指示電
圧が印加され且つ活性化用端子に活性化指示電圧が印加
されるとテスト用記憶手段の入力データがテスト用記憶
手段の出力側から出力され、テスト専用端子にテスト指
示電圧が印加されないときはテスト用記憶手段の出力デ
ータが固定されることを特徴とするものである。
【００１４】請求項５の発明の集積回路のテスト・モー
ド設定方式は、１本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合には当該テスト信号に対応付けられた機能ブ
ロックのデータが外部出力端子から出力され、活性化信
号がオンの場合には当該活性化信号に対応付けられた機
能ブロックが活性化されるようになった集積回路のテス
ト・モード設定方式であって、活性化回路は、活性化用
記憶手段と、活性化用記憶手段の出力をデコードする活
性化用デコーダ回路とを有し、活性化用デコーダ回路の
出力が活性化信号とされ、テスト専用回路は、テスト用
記憶手段と、イネーブル状態であることを条件としてテ
スト用記憶手段の出力をデコードするテスト用デコーダ
回路とを有し、テスト用デコーダ回路の出力がテスト信
号とされ、活性化用端子に活性化指示電圧が印加される
と活性化用記憶手段の入力データが活性化用記憶手段の
出力側から出力され、活性化用端子に活性化指示電圧が
印加されないときは活性化用記憶手段の出力データが固
定され、テスト専用端子にテスト指示電圧が印加される
とテスト用記憶手段の入力データがテスト用記憶手段の
出力側から出力され、テスト専用端子にテスト指示電圧
が印加されないときはテスト用記憶手段の出力データが
固定され、テスト専用端子にテスト指示電圧が印加され
ないときにテスト用デコーダ回路がイネーブル状態にな
ることを特徴とするものである。
ド設定方式は、１本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合には当該テスト信号に対応付けられた機能ブ
ロックのデータが外部出力端子から出力され、活性化信
号がオンの場合には当該活性化信号に対応付けられた機
能ブロックが活性化されるようになった集積回路のテス
ト・モード設定方式であって、活性化回路は、活性化用
記憶手段と、活性化用記憶手段の出力をデコードする活
性化用デコーダ回路とを有し、活性化用デコーダ回路の
出力が活性化信号とされ、テスト専用回路は、テスト用
記憶手段と、イネーブル状態であることを条件としてテ
スト用記憶手段の出力をデコードするテスト用デコーダ
回路とを有し、テスト用デコーダ回路の出力がテスト信
号とされ、活性化用端子に活性化指示電圧が印加される
と活性化用記憶手段の入力データが活性化用記憶手段の
出力側から出力され、活性化用端子に活性化指示電圧が
印加されないときは活性化用記憶手段の出力データが固
定され、テスト専用端子にテスト指示電圧が印加される
とテスト用記憶手段の入力データがテスト用記憶手段の
出力側から出力され、テスト専用端子にテスト指示電圧
が印加されないときはテスト用記憶手段の出力データが
固定され、テスト専用端子にテスト指示電圧が印加され
ないときにテスト用デコーダ回路がイネーブル状態にな
ることを特徴とするものである。
【００１５】請求項６の発明の集積回路のテスト・モー
ド設定方式は、１本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合には当該テスト信号に対応付けられた機能ブ
ロックのデータが外部出力端子から出力され、活性化信
号がオンの場合には当該活性化信号に対応付けられた機
能ブロックが活性化されるようになった集積回路のテス
ト・モード設定方式であって、活性化回路は、活性化用
記憶手段と、活性化用記憶手段の出力をデコードする活
性化用デコーダ回路とを有し、活性化用デコーダ回路の
出力が活性化信号とされ、テスト専用回路は、テスト用
記憶手段と、イネーブル状態であることを条件としてテ
スト用記憶手段の出力をデコードするテスト用デコーダ
回路とを有し、テスト用デコーダ回路の出力がテスト信
号とされ、活性化用端子に活性化指示電圧が印加される
と活性化用記憶手段の入力データが活性化用記憶手段の
出力側から出力され、活性化用端子に活性化指示電圧が
印加されないときは活性化用記憶手段の出力データが固
定され、テスト専用端子にテスト指示電圧が印加され且
つ活性化用端子に活性化指示電圧が印加されるとテスト
用記憶手段の入力データがテスト用記憶手段の出力側か
ら出力され、テスト専用端子にテスト指示電圧が印加さ
れないときはテスト用記憶手段の出力データが固定さ
れ、テスト専用端子にテスト指示電圧が印加されないと
きにテスト用デコーダ回路がイネーブル状態になること
を特徴とするものである。
ド設定方式は、１本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合には当該テスト信号に対応付けられた機能ブ
ロックのデータが外部出力端子から出力され、活性化信
号がオンの場合には当該活性化信号に対応付けられた機
能ブロックが活性化されるようになった集積回路のテス
ト・モード設定方式であって、活性化回路は、活性化用
記憶手段と、活性化用記憶手段の出力をデコードする活
性化用デコーダ回路とを有し、活性化用デコーダ回路の
出力が活性化信号とされ、テスト専用回路は、テスト用
記憶手段と、イネーブル状態であることを条件としてテ
スト用記憶手段の出力をデコードするテスト用デコーダ
回路とを有し、テスト用デコーダ回路の出力がテスト信
号とされ、活性化用端子に活性化指示電圧が印加される
と活性化用記憶手段の入力データが活性化用記憶手段の
出力側から出力され、活性化用端子に活性化指示電圧が
印加されないときは活性化用記憶手段の出力データが固
定され、テスト専用端子にテスト指示電圧が印加され且
つ活性化用端子に活性化指示電圧が印加されるとテスト
用記憶手段の入力データがテスト用記憶手段の出力側か
ら出力され、テスト専用端子にテスト指示電圧が印加さ
れないときはテスト用記憶手段の出力データが固定さ
れ、テスト専用端子にテスト指示電圧が印加されないと
きにテスト用デコーダ回路がイネーブル状態になること
を特徴とするものである。
【００１６】
【作用】請求項１の発明の集積回路のテスト・モード設
定方式の作用を説明する。テスト用記憶手段は、例えば
Ｄフリップ・フロップまたはＤラッチである。テスト用
記憶手段には、例えば集積回路のアドレス端子からのデ
ータＡ０…Ａｎが入力される。テスト専用端子にテスト
指示電圧が印加されると、データＡ０…Ａｎがテスト用
記憶手段の出力端子から出力される。テスト用記憶手段
は、テスト専用端子にテスト指示電圧が印加されていな
いときは、出力側データを変化しない。テスト用記憶手
段の出力がテスト専用回路の出力となり、テスト専用回
路から出力されるテストＡは機能ブロックＡに送られ、
テストｎは機能ブロックｎに送られる。
定方式の作用を説明する。テスト用記憶手段は、例えば
Ｄフリップ・フロップまたはＤラッチである。テスト用
記憶手段には、例えば集積回路のアドレス端子からのデ
ータＡ０…Ａｎが入力される。テスト専用端子にテスト
指示電圧が印加されると、データＡ０…Ａｎがテスト用
記憶手段の出力端子から出力される。テスト用記憶手段
は、テスト専用端子にテスト指示電圧が印加されていな
いときは、出力側データを変化しない。テスト用記憶手
段の出力がテスト専用回路の出力となり、テスト専用回
路から出力されるテストＡは機能ブロックＡに送られ、
テストｎは機能ブロックｎに送られる。
【００１７】請求項２の発明の集積回路のテスト・モー
ド設定方式の作用を説明する。請求項２の発明の集積回
路のテスト・モード設定方式は、テスト用記憶手段の出
力をデコーダ回路に入力し、デコーダ回路の出力をテス
ト専用回路の出力とするものである。
ド設定方式の作用を説明する。請求項２の発明の集積回
路のテスト・モード設定方式は、テスト用記憶手段の出
力をデコーダ回路に入力し、デコーダ回路の出力をテス
ト専用回路の出力とするものである。
【００１８】請求項３の発明の集積回路のテスト・モー
ド設定方式の作用を説明する。請求項３の発明の集積回
路のテスト・モード設定方式は、テスト専用端子にテス
ト指示電圧が印加されてきる状態の下では、同一データ
を同時に活性化用記憶手段とテスト用記憶手段に入力
し、同じデータを活性化用記憶手段とテスト用記憶手段
から出力するものである。
ド設定方式の作用を説明する。請求項３の発明の集積回
路のテスト・モード設定方式は、テスト専用端子にテス
ト指示電圧が印加されてきる状態の下では、同一データ
を同時に活性化用記憶手段とテスト用記憶手段に入力
し、同じデータを活性化用記憶手段とテスト用記憶手段
から出力するものである。
【００１９】請求項４の発明の集積回路のテスト・モー
ド設定方式の作用を説明する。請求項４のものは、活性
化用記憶手段の出力を活性化用デコーダ回路でデコード
し、活性化用デコーダ回路の各出力を活性化信号として
対応する機能ブロックに送り、テスト記憶手段の出力を
テスト用デコーダ回路でデコードし、テスト用デコーダ
回路の各出力をテスト信号として対応する機能ブロック
に送る点で、請求項３のものと相違する。
ド設定方式の作用を説明する。請求項４のものは、活性
化用記憶手段の出力を活性化用デコーダ回路でデコード
し、活性化用デコーダ回路の各出力を活性化信号として
対応する機能ブロックに送り、テスト記憶手段の出力を
テスト用デコーダ回路でデコードし、テスト用デコーダ
回路の各出力をテスト信号として対応する機能ブロック
に送る点で、請求項３のものと相違する。
【００２０】請求項５の発明の集積回路のテスト・モー
ド設定方式の作用を説明する。請求項４の発明の集積回
路のテスト・モード設定方式は、同じデータを活性化用
記憶手段とテスト用記憶手段に入力させ、同じデータを
活性化用記憶手段とテスト用記憶手段から出力させるこ
とが出来る。また、テスト専用端子にテスト指示電圧が
印加されなくなったときに、テスト用記憶手段の出力を
テスト用デコーダ回路でデコードし、テスト用デコーダ
回路の各出力を対応する機能ブロックに送っている。
ド設定方式の作用を説明する。請求項４の発明の集積回
路のテスト・モード設定方式は、同じデータを活性化用
記憶手段とテスト用記憶手段に入力させ、同じデータを
活性化用記憶手段とテスト用記憶手段から出力させるこ
とが出来る。また、テスト専用端子にテスト指示電圧が
印加されなくなったときに、テスト用記憶手段の出力を
テスト用デコーダ回路でデコードし、テスト用デコーダ
回路の各出力を対応する機能ブロックに送っている。
【００２１】請求項６の発明の集積回路のテスト・モー
ド設定方式の作用を説明する。請求項６の発明の集積回
路のテスト・モード設定方式は、テスト専用端子にテス
ト指示電圧が印加されている状態の下では、同じデータ
を活性化用記憶手段とテスト用記憶手段に入力し、同じ
データを活性化用記憶手段とテスト用記憶手段から出力
する。また、テスト専用端子にテスト指示電圧が印加さ
れなくなったときに、テスト用記憶手段の出力をテスト
用デコーダ回路でデコードし、テスト用デコーダ回路の
各出力を対応する機能ブロックに送る。
ド設定方式の作用を説明する。請求項６の発明の集積回
路のテスト・モード設定方式は、テスト専用端子にテス
ト指示電圧が印加されている状態の下では、同じデータ
を活性化用記憶手段とテスト用記憶手段に入力し、同じ
データを活性化用記憶手段とテスト用記憶手段から出力
する。また、テスト専用端子にテスト指示電圧が印加さ
れなくなったときに、テスト用記憶手段の出力をテスト
用デコーダ回路でデコードし、テスト用デコーダ回路の
各出力を対応する機能ブロックに送る。
【００２２】
【実施例】図２は本発明の第１実施例のブロック図であ
る。同図において、１はラッチ、７はプルアップ抵抗付
き入力バッファをそれぞれ示している。ラッチ１や入力
バッファ７は集積回路の中に存在する。集積回路のテス
ト専用端子ＴＥＳＴからの信号は入力バッファ７に入力
され、入力バッファ７の出力はラッチ１のゲート端子Ｇ
に入力される。テスト専用端子ＴＥＳＴに印加された信
号がＬレベルの場合には、入力バッファ７にＬレベルが
入力される。テスト専用端子ＴＥＳＴに何も接続されな
い，或いはＨレベルが印加されている場合には、プルア
ップ抵抗によってＨレベルが入力バッファ７に入力され
る。
る。同図において、１はラッチ、７はプルアップ抵抗付
き入力バッファをそれぞれ示している。ラッチ１や入力
バッファ７は集積回路の中に存在する。集積回路のテス
ト専用端子ＴＥＳＴからの信号は入力バッファ７に入力
され、入力バッファ７の出力はラッチ１のゲート端子Ｇ
に入力される。テスト専用端子ＴＥＳＴに印加された信
号がＬレベルの場合には、入力バッファ７にＬレベルが
入力される。テスト専用端子ＴＥＳＴに何も接続されな
い，或いはＨレベルが印加されている場合には、プルア
ップ抵抗によってＨレベルが入力バッファ７に入力され
る。
【００２３】ラッチ１のデータ入力端子には、集積回路
のアドレス端子からのデータが入力される。ラッチ１の
ゲート端子Ｇの信号がＬレベル（低レベル）の場合に
は、ラッチ１の入力データはそのまま出力端子Ｑ０…Ｑ
ｎから出力される。ラッチ１のゲート端子Ｇの信号がＨ
レベルになると、その時点の出力データが維持され、入
力データが変化しても出力データは変化しない。ラッチ
１の出力がテストＡ，…，テストｎとなり、各テスト信
号は対応する機能ブロックに送られる。
のアドレス端子からのデータが入力される。ラッチ１の
ゲート端子Ｇの信号がＬレベル（低レベル）の場合に
は、ラッチ１の入力データはそのまま出力端子Ｑ０…Ｑ
ｎから出力される。ラッチ１のゲート端子Ｇの信号がＨ
レベルになると、その時点の出力データが維持され、入
力データが変化しても出力データは変化しない。ラッチ
１の出力がテストＡ，…，テストｎとなり、各テスト信
号は対応する機能ブロックに送られる。
【００２４】図２の第１実施例の動作について説明す
る。通常動作時は、テスト専用端子ＴＥＳＴに何も接続
されないか, 或いはＨレベルが印加される。この状態の
下においては、プルアップ抵抗付き入力バッファ７の出
力はＨレベルになり、テスト専用回路のラッチ１のゲー
ト端子ＧにＨレベルが印加され、テスト専用端子のラッ
チ１の出力Ｑ０…Ｑｎの信号はＬレベルとなる。なお、
通常動作時になる直前に、ラッチ１の内容はクリアされ
る。
る。通常動作時は、テスト専用端子ＴＥＳＴに何も接続
されないか, 或いはＨレベルが印加される。この状態の
下においては、プルアップ抵抗付き入力バッファ７の出
力はＨレベルになり、テスト専用回路のラッチ１のゲー
ト端子ＧにＨレベルが印加され、テスト専用端子のラッ
チ１の出力Ｑ０…Ｑｎの信号はＬレベルとなる。なお、
通常動作時になる直前に、ラッチ１の内容はクリアされ
る。
【００２５】テスト・モード時にはテスト専用端子ＴＥ
ＳＴにＬレベルが印加される。テスト専用端子ＴＥＳＴ
にＬレベルが印加されると、プルアップ抵抗付き入力バ
ッファ７の出力はＬレベルになり、テスト専用回路のラ
ッチ１のゲート端子ＧにＬレベルが印加されることで、
テスト専用回路のラッチ１にアドレス端子からのテスト
・モード選択信号Ａ０…Ａｎの値がセットされる。テス
ト専用回路のラッチ１にＡ０…Ａｎの値がセットされる
と、テスト専用端子ＴＥＳＴに印加していたＬレベルを
解除するためにテスト専用端子ＴＥＳＴに何も接続しな
いようにするか，あるいはＨレベルを印加する。
ＳＴにＬレベルが印加される。テスト専用端子ＴＥＳＴ
にＬレベルが印加されると、プルアップ抵抗付き入力バ
ッファ７の出力はＬレベルになり、テスト専用回路のラ
ッチ１のゲート端子ＧにＬレベルが印加されることで、
テスト専用回路のラッチ１にアドレス端子からのテスト
・モード選択信号Ａ０…Ａｎの値がセットされる。テス
ト専用回路のラッチ１にＡ０…Ａｎの値がセットされる
と、テスト専用端子ＴＥＳＴに印加していたＬレベルを
解除するためにテスト専用端子ＴＥＳＴに何も接続しな
いようにするか，あるいはＨレベルを印加する。
【００２６】本発明の第１実施例によれば、テスト・モ
ード選択信号Ａ０…Ａｎの入力値に応じて、各種のテス
ト・モードを設定することが可能であり、且つテスト・
モード中において、常にテスト専用端子ＴＥＳＴにテス
ト・モード信号を印加し続ける必要がなくなる。また、
テスト・モードを維持しながら、通常動作モードをも動
作可能にすることで他機能に影響を与えずに、テストし
たい機能のみを選択し、集積回路をテストすることが可
能になる。
ード選択信号Ａ０…Ａｎの入力値に応じて、各種のテス
ト・モードを設定することが可能であり、且つテスト・
モード中において、常にテスト専用端子ＴＥＳＴにテス
ト・モード信号を印加し続ける必要がなくなる。また、
テスト・モードを維持しながら、通常動作モードをも動
作可能にすることで他機能に影響を与えずに、テストし
たい機能のみを選択し、集積回路をテストすることが可
能になる。
【００２７】上述の説明では、テスト専用端子ＴＥＳＴ
にＬレベルが印加されたときにテスト・モードになると
しているが、テスト専用端子ＴＥＳＴにＨレベルが印加
されたときにテスト・モードになるようにしても良い。
テスト専用端子ＴＥＳＴにＨレベルが印加されたときに
テスト・モードするには、プルアップ機能付き入力バッ
ファ７を，プルダウン抵抗付きのインバータ機能を持つ
入力バッファにすれば良い。また、上述の説明では、ラ
ッチ１のデータ入力端子に集積回路のアドレス端子のデ
ータが入力されているが、集積回路の他の入力端子のデ
ータをラッチ１のデータ入力端子に入力するようにして
も良い。
にＬレベルが印加されたときにテスト・モードになると
しているが、テスト専用端子ＴＥＳＴにＨレベルが印加
されたときにテスト・モードになるようにしても良い。
テスト専用端子ＴＥＳＴにＨレベルが印加されたときに
テスト・モードするには、プルアップ機能付き入力バッ
ファ７を，プルダウン抵抗付きのインバータ機能を持つ
入力バッファにすれば良い。また、上述の説明では、ラ
ッチ１のデータ入力端子に集積回路のアドレス端子のデ
ータが入力されているが、集積回路の他の入力端子のデ
ータをラッチ１のデータ入力端子に入力するようにして
も良い。
【００２８】図３は本発明の第２実施例のブロック図で
ある。同図において、１はラッチ、２はデコーダ回路、
７はプルアップ抵抗付き入力バッファ７をそれぞれ示
す。ラッチ１の出力Ｑ０…Ｑｎは、デコーダ回路２に入
力される。デコーダ回路２は、Ｘ０…Ｘｍの出力を有し
ている。但し、ｍは２n+1 −１である。ラッチ１の出力
Ｑ０…Ｑｎが例えばオール０の場合にはデコーダ回路２
の出力Ｘ０のみがオンし、ラッチ１の出力Ｑ０…Ｑｎが
例えばオール１の場合にはデコーダ回路２の出力Ｘｍの
みがオンする。デコーダ回路２の出力Ｘ０…Ｘｍがテス
トＡ…テストｍとなり、各テスト信号は対応する機能ブ
ロックに送られる。なお、実際には、デコーダ回路２の
出力Ｘ０は使用しない。
ある。同図において、１はラッチ、２はデコーダ回路、
７はプルアップ抵抗付き入力バッファ７をそれぞれ示
す。ラッチ１の出力Ｑ０…Ｑｎは、デコーダ回路２に入
力される。デコーダ回路２は、Ｘ０…Ｘｍの出力を有し
ている。但し、ｍは２n+1 −１である。ラッチ１の出力
Ｑ０…Ｑｎが例えばオール０の場合にはデコーダ回路２
の出力Ｘ０のみがオンし、ラッチ１の出力Ｑ０…Ｑｎが
例えばオール１の場合にはデコーダ回路２の出力Ｘｍの
みがオンする。デコーダ回路２の出力Ｘ０…Ｘｍがテス
トＡ…テストｍとなり、各テスト信号は対応する機能ブ
ロックに送られる。なお、実際には、デコーダ回路２の
出力Ｘ０は使用しない。
【００２９】本発明の第２実施例は、第１実施例の持つ
効果に加え、テスト専用回路のラッチ１の値をデコーダ
回路２に入力することで、ｎ＋１ビットのテスト・モー
ド選択信号Ａ０…Ａｎを使用して、２n+1 −１個のテス
ト・モードの中の任意の１個を設定することが出来ると
言う効果を有している。
効果に加え、テスト専用回路のラッチ１の値をデコーダ
回路２に入力することで、ｎ＋１ビットのテスト・モー
ド選択信号Ａ０…Ａｎを使用して、２n+1 −１個のテス
ト・モードの中の任意の１個を設定することが出来ると
言う効果を有している。
【００３０】図４は本発明の第３実施例のブロック図で
ある。同図において、１ａは通常動作用のラッチ、１ｂ
はテスト専用回路のラッチ、３はＯＲゲート、７はプル
アップ抵抗付き入力バッファをそれぞれ示している。通
常動作用のラッチ１ａのデータ入力端子には、集積回路
のアドレス端子からの信号Ａ０…Ａｎが印加される。ラ
ッチ１ａのゲート端子ＧＡには、集積回路の外部端子Ｏ
Ｔからの信号が印加される。ラッチ１ａのゲート端子Ｇ
Ａの信号がＬレべルのときは、信号Ａ０…Ａｎがそのま
ま出力され、ゲート端子ＧＡの信号がＨレベルになる
と、その時点の出力が維持される。ラッチ１ａの出力Ｎ
Ｑ０…ＮＱｎからの信号が信号Ａ…信号ｎになり、各信
号は対応する機能ブロックに送られる。例えば、信号Ａ
がオンになると、対応する機能ブロックＡは動作状態に
なる（活性化される）。
ある。同図において、１ａは通常動作用のラッチ、１ｂ
はテスト専用回路のラッチ、３はＯＲゲート、７はプル
アップ抵抗付き入力バッファをそれぞれ示している。通
常動作用のラッチ１ａのデータ入力端子には、集積回路
のアドレス端子からの信号Ａ０…Ａｎが印加される。ラ
ッチ１ａのゲート端子ＧＡには、集積回路の外部端子Ｏ
Ｔからの信号が印加される。ラッチ１ａのゲート端子Ｇ
Ａの信号がＬレべルのときは、信号Ａ０…Ａｎがそのま
ま出力され、ゲート端子ＧＡの信号がＨレベルになる
と、その時点の出力が維持される。ラッチ１ａの出力Ｎ
Ｑ０…ＮＱｎからの信号が信号Ａ…信号ｎになり、各信
号は対応する機能ブロックに送られる。例えば、信号Ａ
がオンになると、対応する機能ブロックＡは動作状態に
なる（活性化される）。
【００３１】テスト専用回路のラッチ１ｂのデータ入力
端子には集積回路のアドレス端子からの信号Ａ０…Ａｎ
が印加され、ラッチ１ｂの各出力はテスト信号として対
応する機能ブロックに送られる。ＯＲゲート３の入力Ｃ
１には外部端子ＯＴからの信号が印加され、ＯＲゲート
３の入力Ｃ２には入力バッファ７の出力が印加される。
ＯＲゲート３の出力は、テスト専用回路のラッチ１ｂの
ゲート端子ＧＢに印加される。
端子には集積回路のアドレス端子からの信号Ａ０…Ａｎ
が印加され、ラッチ１ｂの各出力はテスト信号として対
応する機能ブロックに送られる。ＯＲゲート３の入力Ｃ
１には外部端子ＯＴからの信号が印加され、ＯＲゲート
３の入力Ｃ２には入力バッファ７の出力が印加される。
ＯＲゲート３の出力は、テスト専用回路のラッチ１ｂの
ゲート端子ＧＢに印加される。
【００３２】第３実施例の動作について説明する。通常
動作時は、テスト専用端子ＴＥＳＴはオープンにされる
か，或いはＨレベルが印加される。通常動作時は、プル
アップ抵抗付き入力バッファ７の出力はＨレベルとな
り、ＯＲゲート３の入力Ｃ２にＨレベルが印加され、Ｏ
Ｒゲート３の出力からＨレベルが出力されるため、ＯＲ
ゲート３の出力は外部端子ＯＴの影響を受けない。テス
ト専用回路であるラッチ１のゲート端子ＧＢにはＨレベ
ルが印加され、テスト専用回路のラッチ１ｂの出力ＴＱ
０…ＴＱｎの信号はＬレベルになる。また、通常動作用
のラッチ１ａには、外部端子ＯＴに依存して、アドレス
端子からのテスト・モード選択信号Ａ０…Ａｎの値がセ
ットされる。
動作時は、テスト専用端子ＴＥＳＴはオープンにされる
か，或いはＨレベルが印加される。通常動作時は、プル
アップ抵抗付き入力バッファ７の出力はＨレベルとな
り、ＯＲゲート３の入力Ｃ２にＨレベルが印加され、Ｏ
Ｒゲート３の出力からＨレベルが出力されるため、ＯＲ
ゲート３の出力は外部端子ＯＴの影響を受けない。テス
ト専用回路であるラッチ１のゲート端子ＧＢにはＨレベ
ルが印加され、テスト専用回路のラッチ１ｂの出力ＴＱ
０…ＴＱｎの信号はＬレベルになる。また、通常動作用
のラッチ１ａには、外部端子ＯＴに依存して、アドレス
端子からのテスト・モード選択信号Ａ０…Ａｎの値がセ
ットされる。
【００３３】テスト・モード時には、テスト専用端子Ｔ
ＥＳＴにＬレベルが印加される。テスト専用端子ＴＥＳ
ＴにＬレベルが印加されると、プルアップ抵抗付き入力
バッファ７の出力はＬレベルになり、ＯＲゲート３の入
力Ｃ２にＬレベルが印加される。ＯＲゲート３の入力Ｃ
２がＬレベルの状態の下では、ＯＲゲート３の出力は外
部端子ＯＴに依存するため、通常動作用のラッチ１ａと
テスト専用回路のラッチ１ｂの動作は全く同じになる。
ＯＲゲート３の入力Ｃ２がＬレベルの状態の下で外部端
子ＯＴがＬレベルになると、通常動作用のラッチ１ａの
ゲート端子ＧＡにＬレベルが印加されると同時にテスト
専用回路のラッチ１ｂのゲート端子ＧＢにＬレベルが印
加され、アドレス端子からの信号Ａ０…Ａｎの値がラッ
チ１ａとラッチ１ｂにセットされる。
ＥＳＴにＬレベルが印加される。テスト専用端子ＴＥＳ
ＴにＬレベルが印加されると、プルアップ抵抗付き入力
バッファ７の出力はＬレベルになり、ＯＲゲート３の入
力Ｃ２にＬレベルが印加される。ＯＲゲート３の入力Ｃ
２がＬレベルの状態の下では、ＯＲゲート３の出力は外
部端子ＯＴに依存するため、通常動作用のラッチ１ａと
テスト専用回路のラッチ１ｂの動作は全く同じになる。
ＯＲゲート３の入力Ｃ２がＬレベルの状態の下で外部端
子ＯＴがＬレベルになると、通常動作用のラッチ１ａの
ゲート端子ＧＡにＬレベルが印加されると同時にテスト
専用回路のラッチ１ｂのゲート端子ＧＢにＬレベルが印
加され、アドレス端子からの信号Ａ０…Ａｎの値がラッ
チ１ａとラッチ１ｂにセットされる。
【００３４】テスト専用回路のラッチ１ｂにＡ０…Ａｎ
の値がセットされると、テスト専用端子ＴＥＳＴに印加
していたＬレベルを解除するために、テスト専用端子Ｔ
ＥＳＴに何も接続しないようにするか，或いはＨレベル
を印加しておく。
の値がセットされると、テスト専用端子ＴＥＳＴに印加
していたＬレベルを解除するために、テスト専用端子Ｔ
ＥＳＴに何も接続しないようにするか，或いはＨレベル
を印加しておく。
【００３５】従来技術では、集積回路内のある機能ブロ
ックのテストを行う場合、通常動作によってテスト対象
の機能ブロックを動作させるようにセットした後に，テ
スト・モードに切り換えてからテスト対象の機能ブロッ
クをテストすると言う２回の設定が必要であった。本発
明の第３実施例では、集積回路のテスト対象の機能ブロ
ックを動作状態にすると同時に、テスト対象の機能ブロ
ックをテスト可能にしているので、テスト対象の機能ブ
ロックを１回の設定でテストすることが出来る。
ックのテストを行う場合、通常動作によってテスト対象
の機能ブロックを動作させるようにセットした後に，テ
スト・モードに切り換えてからテスト対象の機能ブロッ
クをテストすると言う２回の設定が必要であった。本発
明の第３実施例では、集積回路のテスト対象の機能ブロ
ックを動作状態にすると同時に、テスト対象の機能ブロ
ックをテスト可能にしているので、テスト対象の機能ブ
ロックを１回の設定でテストすることが出来る。
【００３６】図５は本発明の第４実施例を示すブロック
図である。同図において、１ａは通常動作用のラッチ、
１ｂはテスト専用回路のラッチ、２ａは通常動作用のデ
コーダ回路、２ｂはテスト専用回路のデコーダ回路、３
はＯＲゲート、７はプルアップ抵抗付き入力バッファを
それぞれ示している。通常動作用のラッチ１ａの出力Ｎ
Ｑ０…ＮＱｎは、通常動作用のデコーダ回路２ａに送ら
れる。デコーダ回路２ａは、出力ＮＸ０…ＮＸｍを有し
ており、入力データの値によって定まる出力がオンす
る。デコーダ回路２ａの出力ＮＸ０…ＮＸｍのそれぞれ
は、対応する機能ブロックに送られる。
図である。同図において、１ａは通常動作用のラッチ、
１ｂはテスト専用回路のラッチ、２ａは通常動作用のデ
コーダ回路、２ｂはテスト専用回路のデコーダ回路、３
はＯＲゲート、７はプルアップ抵抗付き入力バッファを
それぞれ示している。通常動作用のラッチ１ａの出力Ｎ
Ｑ０…ＮＱｎは、通常動作用のデコーダ回路２ａに送ら
れる。デコーダ回路２ａは、出力ＮＸ０…ＮＸｍを有し
ており、入力データの値によって定まる出力がオンす
る。デコーダ回路２ａの出力ＮＸ０…ＮＸｍのそれぞれ
は、対応する機能ブロックに送られる。
【００３７】テスト専用回路のラッチ１ｂの出力ＴＱ０
…ＴＱｎは、テスト専用回路のデコーダ回路２ｂに送ら
れる。デコーダ回路２ｂは、出力ＴＸ０…ＴＸｍを有し
ており、入力データの値によって定まる出力がオンす
る。デコーダ回路２ｂの出力ＴＸ０…ＴＸｍのそれぞれ
は、テスト信号として対応する機能ブロックのテスト端
子に送られる。なお、実際には、デコーダ回路２ａの出
力ＮＸ０とデコーダ回路２ｂの出力ＴＸ０は使用されな
い。
…ＴＱｎは、テスト専用回路のデコーダ回路２ｂに送ら
れる。デコーダ回路２ｂは、出力ＴＸ０…ＴＸｍを有し
ており、入力データの値によって定まる出力がオンす
る。デコーダ回路２ｂの出力ＴＸ０…ＴＸｍのそれぞれ
は、テスト信号として対応する機能ブロックのテスト端
子に送られる。なお、実際には、デコーダ回路２ａの出
力ＮＸ０とデコーダ回路２ｂの出力ＴＸ０は使用されな
い。
【００３８】本発明の第４実施例の動作は図３の第３実
施列の動作と似ているので、相違する点についてのみ説
明する。通常動作用のラッチ１ａの出力ＮＱ０…ＮＱｎ
は通常動作用のデコーダ回路２ａに入力され、テスト専
用回路のラッチ１ｂの出力ＴＱ０…ＴＱｎはテスト専用
デコーダ回路２ｂに入力され、通常動作用のデコーダ回
路２ａの出力ＮＸ０…ＮＸｍが生成されて各機能ブロッ
クに送られ、テスト専用回路のデコーダ回路２ｂの出力
ＴＸ０…ＴＸｍも生成されて、各機能ブロックのテスト
端子に送られる。デコーダ回路２ａの出力ＮＸｉ（ｉは
０，１，…，ｍ）がオンのときには、デコーダ回路２ｂ
の出力ＴＸｉもオンである。
施列の動作と似ているので、相違する点についてのみ説
明する。通常動作用のラッチ１ａの出力ＮＱ０…ＮＱｎ
は通常動作用のデコーダ回路２ａに入力され、テスト専
用回路のラッチ１ｂの出力ＴＱ０…ＴＱｎはテスト専用
デコーダ回路２ｂに入力され、通常動作用のデコーダ回
路２ａの出力ＮＸ０…ＮＸｍが生成されて各機能ブロッ
クに送られ、テスト専用回路のデコーダ回路２ｂの出力
ＴＸ０…ＴＸｍも生成されて、各機能ブロックのテスト
端子に送られる。デコーダ回路２ａの出力ＮＸｉ（ｉは
０，１，…，ｍ）がオンのときには、デコーダ回路２ｂ
の出力ＴＸｉもオンである。
【００３９】本発明の第４実施例は、第３実施例の持つ
効果に加えて、ｎ＋１ビットのテスト・モード選択信号
Ａ０…Ａｎを使用して、２n+1 −１種類のテスト・モー
ドを得ることが出来ると言う効果を有している。
効果に加えて、ｎ＋１ビットのテスト・モード選択信号
Ａ０…Ａｎを使用して、２n+1 −１種類のテスト・モー
ドを得ることが出来ると言う効果を有している。
【００４０】図６は本発明の第５実施例のブロック図で
ある。同図において、１ａは通常動作用のラッチ、１ｂ
はテスト専用回路のラッチ、２ａは通常動作用のデコー
ダ回路、２ｂはテスト専用回路のデコーダ回路、５はイ
ンバータ、７はプルアップ抵抗付き入力バッファをそれ
ぞれ示している。
ある。同図において、１ａは通常動作用のラッチ、１ｂ
はテスト専用回路のラッチ、２ａは通常動作用のデコー
ダ回路、２ｂはテスト専用回路のデコーダ回路、５はイ
ンバータ、７はプルアップ抵抗付き入力バッファをそれ
ぞれ示している。
【００４１】集積回路のアドレス端子からの信号Ａ０…
Ａｎは通常動作用のラッチ１ａのデータ入力端子に印加
され、集積回路の外部端子ＯＴからの信号はラッチ１ａ
のゲート端子ＧＡに印加される。ラッチ１ａの出力ＮＱ
０…ＮＱｎは通常動作用のデコーダ回路２ａのデータ入
力端子に印加される。デコーダ回路２ａの出力ＮＸ０…
ＮＸｍのそれぞれは対応する機能ブロックに送られる。
Ａｎは通常動作用のラッチ１ａのデータ入力端子に印加
され、集積回路の外部端子ＯＴからの信号はラッチ１ａ
のゲート端子ＧＡに印加される。ラッチ１ａの出力ＮＱ
０…ＮＱｎは通常動作用のデコーダ回路２ａのデータ入
力端子に印加される。デコーダ回路２ａの出力ＮＸ０…
ＮＸｍのそれぞれは対応する機能ブロックに送られる。
【００４２】プルアップ付き入力バッファ７の出力は、
テスト専用回路のラッチ１ｂのゲート端子ＧＢに印加さ
れると共に、インバータ５の入力に印加される。ラッチ
１ｂのデータ入力端子には、集積回路のアドレス端子か
らの信号Ａ０…Ａｎが印加される。ラッチ１ｂの出力Ｔ
Ｑ０…ＴＱｎは、テスト専用回路のデコーダ回路２ｂの
データ入力端子に送られる。インバータ回路５の出力
は、デコーダ回路２ｂのゲート端子ＧＣに印加される。
テスト専用回路のラッチ１ｂのゲート端子ＧＢに印加さ
れると共に、インバータ５の入力に印加される。ラッチ
１ｂのデータ入力端子には、集積回路のアドレス端子か
らの信号Ａ０…Ａｎが印加される。ラッチ１ｂの出力Ｔ
Ｑ０…ＴＱｎは、テスト専用回路のデコーダ回路２ｂの
データ入力端子に送られる。インバータ回路５の出力
は、デコーダ回路２ｂのゲート端子ＧＣに印加される。
【００４３】デコーダ回路２ｂは、ゲート端子ＧＣにＬ
レベルが印加されると、イネーブル状態になり、イネー
ブル状態の下では入力データＴＱ０…ＴＱｎの値に応じ
て複数の出力信号線の内の１個をオンする。ゲート端子
ＧＣに高レベルが印加されている場合は、デコーダ回路
２ｂは非イネーブル状態になる。非イネーブル状態の下
では、デコーダ回路２ｂは、所定の値（例えば、出力Ｔ
Ｘ０のみがオンで，他の出力ＴＸ１…ＴＸｍがオール
０）を出力する。デコーダ回路２ｂの出力ＴＸ０…ＴＸ
ｍのそれぞれは、対応する機能ブロックのテスト端子に
送られる。なお、実際には、デコーダ回路２ａの出力Ｎ
Ｘ０とデコーダ回路２ｂの出力ＴＸ０は使用されない。
レベルが印加されると、イネーブル状態になり、イネー
ブル状態の下では入力データＴＱ０…ＴＱｎの値に応じ
て複数の出力信号線の内の１個をオンする。ゲート端子
ＧＣに高レベルが印加されている場合は、デコーダ回路
２ｂは非イネーブル状態になる。非イネーブル状態の下
では、デコーダ回路２ｂは、所定の値（例えば、出力Ｔ
Ｘ０のみがオンで，他の出力ＴＸ１…ＴＸｍがオール
０）を出力する。デコーダ回路２ｂの出力ＴＸ０…ＴＸ
ｍのそれぞれは、対応する機能ブロックのテスト端子に
送られる。なお、実際には、デコーダ回路２ａの出力Ｎ
Ｘ０とデコーダ回路２ｂの出力ＴＸ０は使用されない。
【００４４】第５実施例の動作について説明する。通常
動作時は、テスト専用端子ＴＥＳＴに何も接続されない
か，或いは高レベルが印加される。通常動作時は、プル
アップ抵抗付き入力バッファ７の出力はＨレベルとな
り、インバータ回路５の入力端子とラッチ１ｂのゲート
端子ＧＢにＨレベルが印加される。これにより、ラッチ
１ｂの出力ＴＱ０…ＴＱｎの信号はＬレベルとなり、イ
ンバータ回路５の出力端子にはＬレベルが出力されるた
め、デコーダ回路２ｂの出力ＴＸ０（テストＡ）がオン
する。通常動作時は、ラッチ１ｂにはオール０が記憶さ
れている。ここで、アドレスＡ０…Ａｎ＝０……０を集
積回路内部の機能として使用しないようにし、デコーダ
回路２ａの出力ＮＸ０（信号Ａ）は未使用端子とする。
動作時は、テスト専用端子ＴＥＳＴに何も接続されない
か，或いは高レベルが印加される。通常動作時は、プル
アップ抵抗付き入力バッファ７の出力はＨレベルとな
り、インバータ回路５の入力端子とラッチ１ｂのゲート
端子ＧＢにＨレベルが印加される。これにより、ラッチ
１ｂの出力ＴＱ０…ＴＱｎの信号はＬレベルとなり、イ
ンバータ回路５の出力端子にはＬレベルが出力されるた
め、デコーダ回路２ｂの出力ＴＸ０（テストＡ）がオン
する。通常動作時は、ラッチ１ｂにはオール０が記憶さ
れている。ここで、アドレスＡ０…Ａｎ＝０……０を集
積回路内部の機能として使用しないようにし、デコーダ
回路２ａの出力ＮＸ０（信号Ａ）は未使用端子とする。
【００４５】テスト・モード時には、テスト専用端子Ｔ
ＥＳＴにＬレベルが印加される。テスト専用端子ＴＥＳ
ＴにＬレベルが印加されると、プルアップ抵抗付き入力
バッファ７の出力はＬレベルになり、テスト専用回路の
ラッチ１ｂのゲート端子ＧＢにＬレベルが印加され、ラ
ッチ１ｂにアドレス端子からのＡ０…Ａｎの値がセット
される。また、テスト専用端子ＴＥＳＴをＬレベルにす
ると同時に外部端子ＯＴをＬレベルにし、ラッチ１ｂに
セットされた値と同じ値をラッチ１ａにセットする。
ＥＳＴにＬレベルが印加される。テスト専用端子ＴＥＳ
ＴにＬレベルが印加されると、プルアップ抵抗付き入力
バッファ７の出力はＬレベルになり、テスト専用回路の
ラッチ１ｂのゲート端子ＧＢにＬレベルが印加され、ラ
ッチ１ｂにアドレス端子からのＡ０…Ａｎの値がセット
される。また、テスト専用端子ＴＥＳＴをＬレベルにす
ると同時に外部端子ＯＴをＬレベルにし、ラッチ１ｂに
セットされた値と同じ値をラッチ１ａにセットする。
【００４６】通常動作用のラッチ１ａの出力ＮＱ０…Ｎ
Ｑｎの信号は通常動作用のデコーダ回路２ａに入力さ
れ、通常動作用のデコーダ回路２ａの出力ＮＸ０…ＮＸ
ｍが生成されて各機能ブロックに送られた後に、テスト
専用端子ＴＥＳＴをオープンにするか，或いはテスト専
用端子ＴＥＳＴにＨレベルを印加する。
Ｑｎの信号は通常動作用のデコーダ回路２ａに入力さ
れ、通常動作用のデコーダ回路２ａの出力ＮＸ０…ＮＸ
ｍが生成されて各機能ブロックに送られた後に、テスト
専用端子ＴＥＳＴをオープンにするか，或いはテスト専
用端子ＴＥＳＴにＨレベルを印加する。
【００４７】テスト専用端子をオープンにするか，或い
はテスト専用端子に高レベルを印加すると、インバータ
５の出力はＬレベルになり、テスト専用回路のデコーダ
回路２ｂはイネーブル状態になる。デコーダ回路２ｂが
イネーブル状態になると、ラッチ１ｂの出力ＴＱ０…Ｔ
Ｑｎの値によって定まるデコーダ回路２ｂの出力ＴＸｉ
のみがオンとなり、デコーダ回路２ｂの他の出力はオフ
となる。例えば、デコーダ回路２ｂの出力ＴＸ１がオン
のときはデコーダ回路２ａの出力ＮＸ１もオンし、機能
ブロックＢが活性化されると共に、機能ブロックＢのデ
ータを集積回路の外部に引き出すことが出来るようにな
る。
はテスト専用端子に高レベルを印加すると、インバータ
５の出力はＬレベルになり、テスト専用回路のデコーダ
回路２ｂはイネーブル状態になる。デコーダ回路２ｂが
イネーブル状態になると、ラッチ１ｂの出力ＴＱ０…Ｔ
Ｑｎの値によって定まるデコーダ回路２ｂの出力ＴＸｉ
のみがオンとなり、デコーダ回路２ｂの他の出力はオフ
となる。例えば、デコーダ回路２ｂの出力ＴＸ１がオン
のときはデコーダ回路２ａの出力ＮＸ１もオンし、機能
ブロックＢが活性化されると共に、機能ブロックＢのデ
ータを集積回路の外部に引き出すことが出来るようにな
る。
【００４８】従来技術では、集積回路の或る機能ブロッ
クをテストする場合、通常動作によって当該機能ブロッ
クを活性化させた後に，テスト・モードに切り換えて当
該機能ブロックをテストすると言う２回の設定が必要で
あった。本発明の第５実施例によれば、テスト対象の機
能ブロックを活性化すると同時に、テスト対象の機能ブ
ロックをテスト可能にしているので、テスト対象の機能
ブロックを１回の設定でテストすることが出来る。
クをテストする場合、通常動作によって当該機能ブロッ
クを活性化させた後に，テスト・モードに切り換えて当
該機能ブロックをテストすると言う２回の設定が必要で
あった。本発明の第５実施例によれば、テスト対象の機
能ブロックを活性化すると同時に、テスト対象の機能ブ
ロックをテスト可能にしているので、テスト対象の機能
ブロックを１回の設定でテストすることが出来る。
【００４９】また、第５実施例によれば、テスト専用回
路ラッチ１ｂの出力ＴＱ０…ＴＱｎを使用して、２n+1
−１種類のテスト・モードを得ることが出来る。さら
に、テスト・モードを維持しながら、通常動作モードも
動作可能にすることで他機能に影響を与えずに、テスト
したい機能のみを選択し、集積回路をテストすることが
出来る。
路ラッチ１ｂの出力ＴＱ０…ＴＱｎを使用して、２n+1
−１種類のテスト・モードを得ることが出来る。さら
に、テスト・モードを維持しながら、通常動作モードも
動作可能にすることで他機能に影響を与えずに、テスト
したい機能のみを選択し、集積回路をテストすることが
出来る。
【００５０】図７は本発明の第６実施例のブロック図で
ある。同図において、１ａは通常動作用のラッチ、１ｂ
はテスト専用回路のラッチ、２ａは通常動作用のデコー
ダ回路、２ｂはテスト専用回路のデコーダ回路、３はＯ
Ｒゲート、５はインバータ、７はプルアップ抵抗付き入
力バッファをそれぞれ示している。
ある。同図において、１ａは通常動作用のラッチ、１ｂ
はテスト専用回路のラッチ、２ａは通常動作用のデコー
ダ回路、２ｂはテスト専用回路のデコーダ回路、３はＯ
Ｒゲート、５はインバータ、７はプルアップ抵抗付き入
力バッファをそれぞれ示している。
【００５１】集積回路のアドレス端子からの信号Ａ０…
Ａｎは、通常動作用のラッチ１ａのデータ入力端子に印
加されると共に、テスト専用回路のラッチ１ｂのデータ
入力端子に印加される。集積回路の外部端子ＯＴからの
信号は、ラッチ１ａのゲート端子ＧＡに印加されると共
に、ＯＲゲート３の入力Ｃ１に印加される。ラッチ１ａ
の出力ＮＱ０…ＮＱｎは、通常動作用のデコーダ回路２
ａのデータ入力端子に送られる。デコーダ回路２ａの出
力ＮＸ０…ＮＸｍのそれぞれは、対応する機能ブロック
に送られる。
Ａｎは、通常動作用のラッチ１ａのデータ入力端子に印
加されると共に、テスト専用回路のラッチ１ｂのデータ
入力端子に印加される。集積回路の外部端子ＯＴからの
信号は、ラッチ１ａのゲート端子ＧＡに印加されると共
に、ＯＲゲート３の入力Ｃ１に印加される。ラッチ１ａ
の出力ＮＱ０…ＮＱｎは、通常動作用のデコーダ回路２
ａのデータ入力端子に送られる。デコーダ回路２ａの出
力ＮＸ０…ＮＸｍのそれぞれは、対応する機能ブロック
に送られる。
【００５２】プルアップ抵抗付き入力バッファ７の出力
は、ＯＲゲート３の入力Ｃ２に印加されると共に、イン
バータ５の入力にも印加される。ＯＲゲート３の出力
は、テスト専用回路のラッチ１ｂのゲート端子ＧＢに印
加される。インバータ５の出力は、テスト専用回路のデ
コーダ回路２ｂのゲート端子ＧＣに印加される。
は、ＯＲゲート３の入力Ｃ２に印加されると共に、イン
バータ５の入力にも印加される。ＯＲゲート３の出力
は、テスト専用回路のラッチ１ｂのゲート端子ＧＢに印
加される。インバータ５の出力は、テスト専用回路のデ
コーダ回路２ｂのゲート端子ＧＣに印加される。
【００５３】ラッチ１ｂの出力ＴＱ０…ＴＱｎはデコー
ダ回路２ｂのデータ入力端子に送られる。デコーダ回路
２ｂはゲート端子ＧＣにＬレベルが印加されているとき
にイネーブル状態になり、イネーブル状態の下では入力
データＴＱ０…ＴＱｎの値に応じた出力ＴＸ０…ＴＸｍ
を出力する。デコーダ回路２ｂの出力ＴＸ０…ＴＸｍの
それぞれは、対応する機能ブロックのテスト端子に送ら
れる。
ダ回路２ｂのデータ入力端子に送られる。デコーダ回路
２ｂはゲート端子ＧＣにＬレベルが印加されているとき
にイネーブル状態になり、イネーブル状態の下では入力
データＴＱ０…ＴＱｎの値に応じた出力ＴＸ０…ＴＸｍ
を出力する。デコーダ回路２ｂの出力ＴＸ０…ＴＸｍの
それぞれは、対応する機能ブロックのテスト端子に送ら
れる。
【００５４】第６実施例の動作について説明する。通常
動作時は、テスト専用端子ＴＥＳＴがオープンされる
か，或いはテスト専用端子ＴＥＳＴにＨレベルが印加さ
れる。通常動作時は、プルアップ抵抗付き入力バッファ
７の出力はＨレベルとなり、ＯＲゲート３の入力Ｃ２に
Ｈレベルが印加され、ＯＲゲート３はＨレベルを出力
し、ＯＲゲート３の出力は外部端子ＯＴの影響を受けな
い。ＯＲゲート３の出力がＨレベルになると、テスト専
用回路のラッチ１ｂのゲート端子ＧＢにはＨレベルが印
加され、ラッチ１ｂの出力ＴＱ０…ＴＱｎの信号はＬレ
ベルとなる。なお、通常動作になる直前に、ラッチ１ｂ
はクリアされる。
動作時は、テスト専用端子ＴＥＳＴがオープンされる
か，或いはテスト専用端子ＴＥＳＴにＨレベルが印加さ
れる。通常動作時は、プルアップ抵抗付き入力バッファ
７の出力はＨレベルとなり、ＯＲゲート３の入力Ｃ２に
Ｈレベルが印加され、ＯＲゲート３はＨレベルを出力
し、ＯＲゲート３の出力は外部端子ＯＴの影響を受けな
い。ＯＲゲート３の出力がＨレベルになると、テスト専
用回路のラッチ１ｂのゲート端子ＧＢにはＨレベルが印
加され、ラッチ１ｂの出力ＴＱ０…ＴＱｎの信号はＬレ
ベルとなる。なお、通常動作になる直前に、ラッチ１ｂ
はクリアされる。
【００５５】通常動作用のラッチ１ａには、外部端子Ｏ
Ｔに依存して、集積回路のアドレス端子からの信号Ａ０
…Ａｎがセットされる。通常動作時は、インバータ５の
入力端子にＨレベルが印加され、インバータ５の出力は
Ｌレベルになる。インバータ５がＬレベルを出力する
と、テスト専用回路のデコーダ回路２ｂはイネーブル状
態になり、デコーダ回路２ｂは当該時点の入力データ
（オール０）対応して出力ＴＸ０のみをオンする。ここ
で、アドレスＡ０…Ａｎ＝０……０は集積回路内部の機
能として使用しないようにし、通常動作用のデコーダ回
路２ａの出力ＮＸ０は未使用端子とする。
Ｔに依存して、集積回路のアドレス端子からの信号Ａ０
…Ａｎがセットされる。通常動作時は、インバータ５の
入力端子にＨレベルが印加され、インバータ５の出力は
Ｌレベルになる。インバータ５がＬレベルを出力する
と、テスト専用回路のデコーダ回路２ｂはイネーブル状
態になり、デコーダ回路２ｂは当該時点の入力データ
（オール０）対応して出力ＴＸ０のみをオンする。ここ
で、アドレスＡ０…Ａｎ＝０……０は集積回路内部の機
能として使用しないようにし、通常動作用のデコーダ回
路２ａの出力ＮＸ０は未使用端子とする。
【００５６】テスト・モード時には、テスト専用端子Ｔ
ＥＳＴにＬレベルが印加される。テスト専用端子ＴＥＳ
ＴにＬレベルが印加されると、プルアップ抵抗付き入力
バッファ７からはＬレベルが出力されると共に、ＯＲゲ
ート３の入力Ｃ２にＬレベルが印加され、ＯＲゲート３
の出力は外部端子ＯＴに依存するため、通常動作用のラ
ッチ１ａとテスト専用回路１ｂの動作は全く同じにな
る。
ＥＳＴにＬレベルが印加される。テスト専用端子ＴＥＳ
ＴにＬレベルが印加されると、プルアップ抵抗付き入力
バッファ７からはＬレベルが出力されると共に、ＯＲゲ
ート３の入力Ｃ２にＬレベルが印加され、ＯＲゲート３
の出力は外部端子ＯＴに依存するため、通常動作用のラ
ッチ１ａとテスト専用回路１ｂの動作は全く同じにな
る。
【００５７】入力バッファ７の出力がＬレベルの状態の
下で外部端子ＯＴがＬレベルになると、通常動作用のラ
ッチ１ａのゲート端子ＧＡとテスト専用回路のラッチ１
ｂのゲート端子ＧＢにＬレベルが印加される。ゲート端
子ＧＡとゲート端子ＧＢにＬレベルが印加されると、ア
ドレス端子からの信号Ａ０…Ａｎの値がラッチ１ａとラ
ッチ１ｂにセットされ、ラッチ１ａの出力ＮＱ０…ＮＱ
ｎの信号がデコーダ回路２ａに入力され、ラッチ１ｂの
出力ＴＱ０…ＴＱｎの信号がデコーダ回路２ｂに入力さ
れると共に、通常動作用のデコーダ回路２ａの出力ＮＸ
０…ＮＸｍが生成され、各機能ブロックに送られる。各
機能ブロックに活性化のための信号を送った後に、テス
ト専用端子ＴＥＳＴにＨレベルを印加するか，或いは何
も接続しないようにする。
下で外部端子ＯＴがＬレベルになると、通常動作用のラ
ッチ１ａのゲート端子ＧＡとテスト専用回路のラッチ１
ｂのゲート端子ＧＢにＬレベルが印加される。ゲート端
子ＧＡとゲート端子ＧＢにＬレベルが印加されると、ア
ドレス端子からの信号Ａ０…Ａｎの値がラッチ１ａとラ
ッチ１ｂにセットされ、ラッチ１ａの出力ＮＱ０…ＮＱ
ｎの信号がデコーダ回路２ａに入力され、ラッチ１ｂの
出力ＴＱ０…ＴＱｎの信号がデコーダ回路２ｂに入力さ
れると共に、通常動作用のデコーダ回路２ａの出力ＮＸ
０…ＮＸｍが生成され、各機能ブロックに送られる。各
機能ブロックに活性化のための信号を送った後に、テス
ト専用端子ＴＥＳＴにＨレベルを印加するか，或いは何
も接続しないようにする。
【００５８】テスト専用端子ＴＥＳＴにＨレベルを印加
するか或いは何も接続しないようにすると、インバータ
５の出力はＬレベルになり、テスト専用回路のデコーダ
回路２ｂのゲート端子ＧＣにＬレベルが印加され、テス
ト専用回路のラッチ１ｂの出力ＴＱ０…ＴＱｎの信号が
デコーダ回路２ｂに入力され、デコーダ回路２ｂの出力
ＴＸ０…ＴＸｍが生成され、通常動作用のデコーダ回路
２ａの出力ＮＸ０…ＮＸｍと同じ機能ブロックのテスト
端子に印加される。
するか或いは何も接続しないようにすると、インバータ
５の出力はＬレベルになり、テスト専用回路のデコーダ
回路２ｂのゲート端子ＧＣにＬレベルが印加され、テス
ト専用回路のラッチ１ｂの出力ＴＱ０…ＴＱｎの信号が
デコーダ回路２ｂに入力され、デコーダ回路２ｂの出力
ＴＸ０…ＴＸｍが生成され、通常動作用のデコーダ回路
２ａの出力ＮＸ０…ＮＸｍと同じ機能ブロックのテスト
端子に印加される。
【００５９】従来技術においては、集積回路のある機能
ブロックのテストを行うとする場合、通常動作によって
テスト対象の機能ブロックを動作させ、その後でテスト
対象の機能ブロックの状態を外部から見えるようにする
と言う２回の設定が必要であったが、本発明の第６実施
例によれば、１回の設定でテスト対象の機能ブロックを
テストすることが出来る。また、テスト専用回路のラッ
チ１ｂの出力ＴＱ０…ＴＱｎを使用して２n+1 −１種類
のテスト・モードを得ることが出来る。さらに、テスト
・モードを維持しながら通常動作モードをも動作可能に
することで、他機能に影響を与えずに、テストしたい機
能のみを選択し、集積回路をテストすることが出来る。
ブロックのテストを行うとする場合、通常動作によって
テスト対象の機能ブロックを動作させ、その後でテスト
対象の機能ブロックの状態を外部から見えるようにする
と言う２回の設定が必要であったが、本発明の第６実施
例によれば、１回の設定でテスト対象の機能ブロックを
テストすることが出来る。また、テスト専用回路のラッ
チ１ｂの出力ＴＱ０…ＴＱｎを使用して２n+1 −１種類
のテスト・モードを得ることが出来る。さらに、テスト
・モードを維持しながら通常動作モードをも動作可能に
することで、他機能に影響を与えずに、テストしたい機
能のみを選択し、集積回路をテストすることが出来る。
【００６０】図８はＤフリップ・フロップで構成された
ラッチを示す。第１実施例ないし第６実施例で使用して
いるラッチ１，１ａ，１ｂとしては、集積回路の外部入
力端子（例えば、アドレス端子）からの信号Ａ０…Ａｎ
の値が記憶できる回路であれば、どのようなものであっ
ても良い。例えば、ラッチ１，１ａ，１ｂをＤフリップ
・フロップで構成した場合の回路構成を図８に示す。図
８のＤフリップ・フロップは、信号ＴＥＳＴが立ち下が
ると、入力データＡ０…Ａｎを出力し、次の立下がりが
来るまで出力データを保持するものである。図８に示さ
れているシステムリセット信号は外部入力端子から得ら
れる。
ラッチを示す。第１実施例ないし第６実施例で使用して
いるラッチ１，１ａ，１ｂとしては、集積回路の外部入
力端子（例えば、アドレス端子）からの信号Ａ０…Ａｎ
の値が記憶できる回路であれば、どのようなものであっ
ても良い。例えば、ラッチ１，１ａ，１ｂをＤフリップ
・フロップで構成した場合の回路構成を図８に示す。図
８のＤフリップ・フロップは、信号ＴＥＳＴが立ち下が
ると、入力データＡ０…Ａｎを出力し、次の立下がりが
来るまで出力データを保持するものである。図８に示さ
れているシステムリセット信号は外部入力端子から得ら
れる。
【００６１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、 (a) 集積回路の複数のテスト・モードの切換えが簡単に
出来る。 (b) パッケージの大きさを小さく出来ることで、高密度
実装が可能になり、価格が安くなる。 (c) テスト専用端子に常にテスト・モード信号を入力し
続ける必要がない。このため、テストしたい機能以外の
回路に同じテスト専用端子に直接的に接続されている場
合、そのテストしたい以外の回路に影響を及ぼすことな
く、機能テストが行える。 (d) 活性化すべき機能ブロックを示すアドレスと同じア
ドレスをテスト専用回路にラッチするので、１回の設定
で機能ブロックのテストが可能になり、且つテスト・モ
ードを維持しながら、通常動作モードをも可能にするこ
とで他機能に影響を与えずに、テストしたい機能のみを
選択的にテストすることが出来る。 (e) 集積回路が複雑であっても、ブロック毎や機能毎に
テストが可能であり、テストパターン数の減少と共に、
製品テストの時間も大幅に削減できる。 等の顕著な効果を奏することが出来る。
によれば、 (a) 集積回路の複数のテスト・モードの切換えが簡単に
出来る。 (b) パッケージの大きさを小さく出来ることで、高密度
実装が可能になり、価格が安くなる。 (c) テスト専用端子に常にテスト・モード信号を入力し
続ける必要がない。このため、テストしたい機能以外の
回路に同じテスト専用端子に直接的に接続されている場
合、そのテストしたい以外の回路に影響を及ぼすことな
く、機能テストが行える。 (d) 活性化すべき機能ブロックを示すアドレスと同じア
ドレスをテスト専用回路にラッチするので、１回の設定
で機能ブロックのテストが可能になり、且つテスト・モ
ードを維持しながら、通常動作モードをも可能にするこ
とで他機能に影響を与えずに、テストしたい機能のみを
選択的にテストすることが出来る。 (e) 集積回路が複雑であっても、ブロック毎や機能毎に
テストが可能であり、テストパターン数の減少と共に、
製品テストの時間も大幅に削減できる。 等の顕著な効果を奏することが出来る。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例のブロック図である。
【図３】本発明の第２実施例のブロック図である。
【図４】本発明の第３実施例のブロック図である。
【図５】本発明の第４実施例のブロック図である。
【図６】本発明の第５実施例のブロック図である。
【図７】本発明の第６実施例のブロック図である。
【図８】Ｄフリップ・フロップで構成されたラッチを示
す図である。
す図である。
【図９】集積回路の構成例を示す図である。
１ テスト専用回路のラッチ １ａ 通常動作用のラッチ １ｂ テスト専用回路のラッチ ２ テスト専用回路のデコーダ回路 ２ａ 通常動作用のデコーダ回路 ２ｂ テスト専用回路のデコーダ回路 ３ ＯＲゲート ５ インバータ ７ プルアップ抵抗付き入力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822
Claims (6)
- 【請求項１】 １本のテスト専用端子と、外部出力端子
と、複数の機能ブロックと、複数のテスト信号を出力す
るテスト専用回路とを備え、テスト信号がオンの場合は
当該テスト信号に対応付けられた機能ブロックのデータ
が外部出力端子から出力されるようになった集積回路の
テスト・モード設定方式であって、 テスト専用回路は、テスト用記憶手段を有し、テスト用
記憶手段の出力がテスト信号とされ、 テスト専用端子にテスト指示電圧が印加されるとテスト
用記憶手段の入力データがテスト用記憶手段の出力側か
ら出力され、テスト専用端子にテスト指示電圧が印加さ
れないときはテスト用記憶手段の出力データが固定され
ることを特徴とする集積回路のテスト・モード設定方
式。 - 【請求項２】 １本のテスト専用端子と、外部出力端子
と、複数の機能ブロックと、複数のテスト信号を出力す
るテスト専用回路とを備え、テスト信号がオンの場合は
当該テスト信号に対応付けられた機能ブロックのデータ
が外部出力端子から出力されるようになった集積回路の
テスト・モード設定方式であって、 テスト専用回路は、テスト用記憶手段と、テスト用記憶
手段の出力をデコードするテスト用デコーダ回路とを有
し、テスト用デコーダ回路の出力がテスト信号とされ、 テスト専用端子にテスト指示電圧が印加されるとテスト
用記憶手段の入力データがテスト用記憶手段の出力側か
ら出力され、テスト専用端子にテスト指示電圧が印加さ
れないときはテスト用記憶手段の出力データが固定され
ることを特徴とする集積回路のテスト・モード設定方
式。 - 【請求項３】 １本のテスト専用端子と、１本の活性化
用端子と、外部入力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合は当該テスト信号に対応付けられた機能ブロ
ックのデータが外部出力端子から出力され、活性化信号
がオンの場合は当該活性化信号に対応付けられた機能ブ
ロックが活性化されるようになった集積回路のテスト・
モード設定方式であって、 活性化回路は、活性化用記憶手段を有し、活性化用記憶
手段の出力が活性化信号とされ、 テスト専用回路は、テスト用記憶手段を有し、テスト用
記憶手段の出力がテスト信号とされ、 活性化用端子に活性化指示電圧が印加されると活性化用
記憶手段の入力データが活性化用記憶手段の出力側から
出力され、活性化用端子に活性化指示電圧が印加されな
いときは活性化用記憶手段の出力データが固定され、 テスト専用端子にテスト指示電圧が印加され且つ活性化
用端子に活性化指示電圧が印加されるとテスト用記憶手
段の入力データがテスト用記憶手段の出力側から出力さ
れ、テスト専用端子にテスト指示電圧が印加されないと
きはテスト用記憶手段の出力データが固定されることを
特徴とする集積回路のテスト・モード設定方式。 - 【請求項４】 １本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合は当該テスト信号に対応付けられた機能ブロ
ックのデータが外部出力端子から出力され、活性化信号
がオンの場合は当該活性化信号に対応付けられた機能ブ
ロックが活性化されるようになった集積回路のテスト・
モード設定方式であって、 活性化回路は、活性化用記憶手段と、活性化用記憶手段
の出力をデコードする活性化用デコーダ回路とを有し、
活性化用デコーダ回路の出力が活性化信号とされ、 テスト専用回路は、テスト用記憶手段と、テスト用記憶
手段の出力をデコードするテスト用デコーダ回路とを有
し、テスト用デコーダ回路の出力がテスト信号とされ、 活性化用端子に活性化指示電圧が印加されると活性化用
記憶手段の入力データが活性化用記憶手段の出力側から
出力され、活性化用端子に活性化指示電圧が印加されな
いときは活性化用記憶手段の出力データが固定され、 テスト専用端子にテスト指示電圧が印加され且つ活性化
用端子に活性化指示電圧が印加されるとテスト用記憶手
段の入力データがテスト用記憶手段の出力側から出力さ
れ、テスト専用端子にテスト指示電圧が印加されないと
きはテスト用記憶手段の出力データが固定されることを
特徴とする集積回路のテスト・モード設定方式。 - 【請求項５】 １本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合は当該テスト信号に対応付けられた機能ブロ
ックのデータが外部出力端子から出力され、活性化信号
がオンの場合は当該活性化信号に対応付けられた機能ブ
ロックが活性化されるようになった集積回路のテスト・
モード設定方式であって、 活性化回路は、活性化用記憶手段と、活性化用記憶手段
の出力をデコードする活性化用デコーダ回路とを有し、
活性化用デコーダ回路の出力が活性化信号とされ、 テスト専用回路は、テスト用記憶手段と、イネーブル状
態であることを条件としてテスト用記憶手段の出力をデ
コードするテスト用デコーダ回路とを有し、テスト用デ
コーダ回路の出力がテスト信号とされ、 活性化用端子に活性化指示電圧が印加されると活性化用
記憶手段の入力データが活性化用記憶手段の出力側から
出力され、活性化用端子に活性化指示電圧が印加されな
いときは活性化用記憶手段の出力データが固定され、 テスト専用端子にテスト指示電圧が印加されるとテスト
用記憶手段の入力データがテスト用記憶手段の出力側か
ら出力され、テスト専用端子にテスト指示電圧が印加さ
れないときはテスト用記憶手段の出力データが固定さ
れ、 テスト専用端子にテスト指示電圧が印加されないときに
テスト用デコーダ回路がイネーブル状態になることを特
徴とする集積回路のテスト・モード設定方式。 - 【請求項６】 １本のテスト専用端子と、１本の活性化
用端子と、外部出力端子と、複数の機能ブロックと、複
数のテスト信号を出力するテスト専用回路と、複数の活
性化信号を出力する活性化回路とを備え、テスト信号が
オンの場合は当該テスト信号に対応付けられた機能ブロ
ックのデータが外部出力端子から出力され、活性化信号
がオンの場合は当該活性化信号に対応付けられた機能ブ
ロックが活性化されるようになった集積回路のテスト・
モード設定方式であって、 活性化回路は、活性化用記憶手段と、活性化用記憶手段
の出力をデコードする活性化用デコーダ回路とを有し、
活性化用デコーダ回路の出力が活性化信号とされ、 テスト専用回路は、テスト用記憶手段と、イネーブル状
態であることを条件としてテスト用記憶手段の出力をデ
コードするテスト用デコーダ回路とを有し、テスト用デ
コーダ回路の出力がテスト信号とされ、 活性化用端子に活性化指示電圧が印加されると活性化用
記憶手段の入力データが活性化用記憶手段の出力側から
出力され、活性化用端子に活性化指示電圧が印加されな
いときは活性化用記憶手段の出力データが固定され、 テスト専用端子にテスト指示電圧が印加され且つ活性化
用端子に活性化指示電圧が印加されるとテスト用記憶手
段の入力データがテスト用記憶手段の出力側から出力さ
れ、テスト専用端子にテスト指示電圧が印加されないと
きはテスト用記憶手段の出力データが固定され、 テスト専用端子にテスト指示電圧が印加されないときに
テスト用デコーダ回路がイネーブル状態になることを特
徴とする集積回路のテスト・モード設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19755093A JP3253770B2 (ja) | 1993-08-09 | 1993-08-09 | 集積回路のテスト・モード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19755093A JP3253770B2 (ja) | 1993-08-09 | 1993-08-09 | 集積回路のテスト・モード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0755896A true JPH0755896A (ja) | 1995-03-03 |
| JP3253770B2 JP3253770B2 (ja) | 2002-02-04 |
Family
ID=16376356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19755093A Expired - Fee Related JP3253770B2 (ja) | 1993-08-09 | 1993-08-09 | 集積回路のテスト・モード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253770B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222921A (ja) * | 2001-01-25 | 2002-08-09 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1993
- 1993-08-09 JP JP19755093A patent/JP3253770B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222921A (ja) * | 2001-01-25 | 2002-08-09 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3253770B2 (ja) | 2002-02-04 |
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