JPS62277813A

JPS62277813A - プログラム可能論理装置

Info

Publication number: JPS62277813A
Application number: JP62049895A
Authority: JP
Inventors: オム・アグラワル; カピル・シャンカール
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-03-06
Filing date: 1987-03-04
Publication date: 1987-12-02
Anticipated expiration: 2010-10-09
Also published as: DE3783151D1; EP0238230A3; EP0238230A2; JPH0792740B2; EP0238230B1; ATE83867T1; DE3783151T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明［関連の、同時係属中の出願の相互引用コこの出願にと
って特に重要な関連の、同時継続中の出願は、力ビル・
シャンカール（ＫａｐＨ５ｈａｎｋａｒ　）およびオム
φアグラワル（Ｏｍ　Ａｇｒａｗａｌ）のための、１９
８６年２月７日出願の「融通性のあるプログラム可能論
理コントローラ」という名称の米国特許出願連続番号第
８２７８４０号であり、この出願の譲受人に譲渡された
。

［技術分野］この発明は、プログラム可能論理装置に、より特定的に
、制御の応用に用いられるのに適当な、たとえば、シー
ケンサのような、後入れ先出しスタックやランダムアク
セスメモリのような容易にプログラム可能な高レベル論
理要素を有する装置に関連するものである。

［発明の背景］ＰＡＬおよびＰＬＡ装置目下、プログラム可能アレイ論理（ＰＡＬ）装置やプロ
グラム可能論理アレイ（ＰＬＡ）装置は、デジタル回路
を制御するための応用を、融通性および使用の容易さを
必要とする「状態機械」すなわちシーケンサのようなも
のに見い出す。このようなＰＡＬ／ＰＬＡ装置は、速度
と融通性を伴って動作するけれども、それらは、この目
的のために複雑なプールの式を書くことを必要とするの
で、プログラムするのは難しい。シーケンサを設計する
ためにプール方程式を用いることは、設計者に使用可能
な変数の数を典型的に８から１６に限る。

それは、８以上の変数を宵する方程式を特定し簡単にす
ることの数学的な困難さの故である。さらに、このよう
なシーケンサは、付加的な条件付きテスト回路同様、融
通性を与えるための付加的な外部回路を必要とする。

カウントする、状態シーケンスする、分岐する、または
多数の場合のテストをするなどの高レベル論理機能を行
なうために用いられる一般のＰＡＬあるいはＰＬＡ装置
をプログラムし理解するときには、格別の困難さに遭遇
する。プログラムカウンタ、後入れ先出しくＬＩＦＯ）
スタックまたはメモリのようなより高いレベルの論理ブ
ロックは、たやすくプログラムされ、あるいは容易に理
解され得るこのような装置では人手できない。サブルー
チンは、当業者に理解されるように、非常に望ましい高
水準言語構成物であり、スタックの提供は、制御あるい
はシーケンサプログラムに、簡単なサブルーチン能力を
与える。スタックの排除は、ＰＡＬ／ＰＬＡを基礎に置
いた装置が、高水準言語Ｃ；０３ＵＢおよびＲＥＴＵＲ
Ｎ構成物を容易に支えることができないことを意味する
。このようなより高い水準の要素の不在は、ＰＡＬやＰ
ＬＡを有する高水準言語に基礎を置いた状態機械構成物
を伴うシーケンサおよび状態機械の実現を非常に困難に
する。また、これら高水準要素の欠除は、現行のＰＡＬ
／ＰＬＡ装置のアーキテクチャを、制御論理応用に最適
化させない。

プログラムの努力を減らし、理解可能性を容易にするた
めに、いくつかのより高水準言語（ＨＬＬ）プログラミ
ング機構が入手可能であるかもしれず、このようなＨＬ
Ｌ構成物と基礎になるハードウェアとの間には直接的な
関係はない。そのように、設計担当者に最も有用な高水
準言語構成物に対応するいかなる高水準構成物も、ＰＡ
ＬあるいはＰＬＡを基礎としたシーケンサ内で入手不可
能であるので、マイクロシーケンサの容易な設計を与え
るいかなる方法論も、入手可能ではない。

ＰＡＬあるいはＰＬＡを基礎においたシーケンサの設計
を成し遂げるために、複雑で、詳細で、誤りやすいプー
ルの方程式が、現在、書かれなければならない。このよ
うな方程式は、ＰＡＬあるいはＰＬＡを基礎に置いたシ
ーケンサの基礎になる回路要素に対する１対１の対応を
有していない。

これらすべての理由のために、ＰＬＡ／ＰＬＡ装置は、
大きく、複雑な制御の応用には用いられない。

ＦＲＯＭを基礎においた装置通常、プログラム可能のり一ドオンリメモリ（ＦＲＯＭ
）を基礎においたマイクロコード化されたシーケンサが
、このような制御応用に用いられる。しかしながら、こ
のようなマイクロシーケンサは多くの欠陥を有している
。特に、ＦＲＯＭを基礎に置いたマイクロシーケンサは
、状態機械／シーケンサ設計に、十分に高水準の要素を
与えず、それらのアーキテクチャは、設計者が用いたい
と思うより高い水準の構成物に関連しない。

このような高水準要素の１つであるプログラム可能カウ
ンタは、先行技術では、ＦＲＯＭを基礎に置いたマイク
ロシーケンサでは入手できないが、関連の、同時係属中
の出願の主題である。カウンタは、設計者に、「多重方
向」分岐、融通性のある条件付きテストと分岐、入力依
存出力の発生およびユーザがあつらえられる命令デコー
ドのような、高水準制御−シーケンス動作構成物を提供
する。［プログラム可能論理コントローラｊ　　（ＰＬ
Ｃ）と名付けられた、結果として生じる装置は、多数個
の高水準言語構成物を、構成物に対して強い１対１の対
応を有するアーキテクチャで支える。

それは、テスト用マルチプレクサ、プログラムカウンタ
マルチプレクサ、および命令−デコードＰＬＡのような
要素を有するＦＲＯＭを基礎に置いたマイクロシーケン
サの複雑なアーキテクチャを避ける。このような要素は
、また制御あるいはシーケンサプログラムの実行時間を
遅らせ、プログラムの設計と理解を困難にする。

ＦＲＯＭを基礎に置いたマイクロシーケンサにおいて人
手できないもう１つの高水準要素は、ランダムアクセス
メモリ（ＲＡＭ）である。制御シーケンサ内のデータ、
特に、成る間隔で外部的に更新されるべきデータの記憶
は、増加した記憶場所を必要とする。先行技術では、こ
れが、制御機能に厳密に必要とされる以上に大きいプロ
グラム可能なＡＮＤおよびＯＲアレイの使用を必要とす
る。これは、先行技術では、このようなデータ記憶のた
めの埋没レジスタの使用によった。これらの記憶場所の
数の増加のために、アレイの寸法が、非常に大きく　（
指数的に）増加する。順に、大きなアレイは制御シーケ
ンサをさらにゆっくりと動作させ、記憶に結果として生
じる増加とは不釣り合いにコストを増加する。さらに、
このような記憶機能性は、ＲＥＡＤあるいはＷＲＩＴＥ
のように解釈される高水準言語によって支持されず、厄
介なプールの式を書くことによって達成されなければな
らない。

［発明の要約］この発明の目的は、ＬＩＦＯスタックおよびＲＡＭのよ
うな高水準回路要素を有するプログラム可能論理装置を
提供することであり、それは、コントローラをプログラ
ムするための、高水準言語構成物を有するソフトウェア
の開発を可能にする設計方法論と関連して用いられるこ
とができ、構成物はＰＬＣ装置の基礎をなすアーキテク
チャに１対ｌの関係を持つ。

この発明のプログラム可能論理装置のもう１つの目的は
、ＰＡＬ、ＰＬＡあるＬＮはＦＲＯＭを基礎に置く装置
では入手不能の融通性のある制御要素、特定的にサブル
ーチンスタック要素およびランダムアクセスメモリ（Ｒ
ＡＭ要素）を提供するアーキテクチャを用いることであ
る。

この発明のさらに別の目的は、ＡＮＤアレイの寸法を実
質的に増すことなく、プログラム可能論理装置の記憶容
量を増すことである。

この発明のプログラム可能論理装置の別の目的は、ＧＯ
ＳＵＢ、ＲＥＴＵＲＮ、ＲＡＭＲＥＡＤおよび５ＴＯＲ
Ｅのような支援高水準言語構成物を提供することである
。

この発明のさらに別の目的は、外部データをストアし、
論理アレイを介してこのようなデータの手早い更新を提
供できる回路要素を提供することである。

プログラム可能論理コントローラ（Ｐ　Ｌ　Ｃ）におい
て、関連の、同時係属中の出願において述べられたよう
に、カウンタを伴う１組の出力レジスタと１組の汎用埋
没レジスタが、ＦＲＯＭを基礎に置くマイクロシーケン
サのパイプラインレジスタを構成する。ＰＬＣ設計にお
けるカウンタは、マイクロシーケンサ設計におけるプロ
グラムカウンタの機能性を提供する。それは、またパイ
プラインレジスタのジャンプアドレスフィールドを提供
する。さらに、ＰＬＣ装置において、プログラム可能Ａ
ＮＤアレイは、マイクロシーケンサのアドレス機能を行
なうのに、ＦＲＯＭを基礎に置くマイクロシーケンサは
、固定されたＡＮＤアレイを有する。

この発明の一実施例は、サブルーチンを支える後入れ先
出しくＬＩＦＯ）スタックを存する関連の、同時係属中
の発明のＰＬＣである。スタックは、プログラム可能の
ＯＲアレイによって制御される。スタックにストアされ
る要素の数は、必要とされる入れ子形サブルーチンの数
に依存して変えられ得る。状態カウンタの内容をスタッ
クにＰＵＳＨＬ、、同時に状態カウンタにサブルーチン
ジャンプアドレスをロードすることによって、サブルー
チン分岐が実行され得る。状態をスタックからカウンタ
に戻してＰＯＰすることにより、サブルーチンよりのリ
ターンが行なわれ得る。スタックのＰＵＳＨとＰＯＰ信
号は、ＯＲアレイによって制御される。

スタックは状態機械に非常に有用で融通性のある制御構
造を提供する。手段は、スタック状態情報をＡＮＤアレ
イに供給するために提供され得る。

たとえば、５ＴＡＣＫ　　ＥＭＰＴＹおよび５ＴＡＣＫ
　　ＦＵＬＬの指示器は、プログラム可能ＡＮＤアレイ
にフィードバックされ得る。これが、再帰的サブルーチ
ンのような複雑な制御構造の実現を許容する。

改善された制御構造の融通性は、スタックを有するＰＬ
Ｃ装置に与えられる。スタックは、サブルーチンの呼出
しと分岐をとても能率的に実現することができる。スタ
ックの実現は、アドレスポインタに基礎が置かれている
。ポインタは、いつも記憶位置の最後のものをアドレス
する。ポインタは、またＰＵＳＨあるいはＰｏＰの数が
、スタック記憶場所の数を越えたときに、循環する。こ
のポインタを０にリセットするために、信号がまた与え
られる。この信号は、またＯＲアレイによって制御され
、システム初期設定中に、最もしばしば用いられる。

この発明の別な実施例は、Ｐ　Ａ、　ＬあるいはＰ　Ｘ
。

Ａを基礎に置くプログラム可能論理装置に組合わせられ
たランダムアクセスメモリ（ＲＡＭ）を含む。ＲＡＭは
情報記憶にとても有用である。それは、典型的に外部中
央処理装置（ｃＰＵ）において、外部的に更新可能な制
御情報の記憶のためのとても簡単な手段を提供する。そ
の装置の動作は、この制御情報に依存してなされ得る。

ユーザは、外部ソースからこの情報を更新するために、
ソフトウェアにカスタインタフェイスも簡単にプログラ
ムすることができる。

ＲＡＭの提供は、いわゆる「埋没レジスタ」以外に、外
部データの記憶の付加的な能力を提供する。システム設
計において典型的に、外部ＣＰＵは、周期的に情報をコ
ントローラ装置に提供する。

この機能のいくつかの例が、ＤＭＡコントローラ、割込
コントローラおよびビデオコントローラである。ＲＡＭ
は、この機能をとても能率的に実現できる。コントロー
ラ装置の動作は、この制御情報に依存して修正され得る
。また、ユーザはこの情報をあらゆる種類の外部源から
得るために、ソフトウェアにカスタムインタフェイスを
定義することができる。このような能力は、ＰＡＬＳＰ
ＬＡあるいはＦＲＯＭを基礎に置く装置には存在しない
。

ＲＡＭは、またスクラッチパッド能力も提供する。いか
なるアドレス記憶場所も、ＯＲアレイの制御の下では、
書込まれたり、あるいは読取られたりされる。このよう
な記憶場所は、別々の独立した計数およびタイミングチ
ャネルとして用いられ得る。このような能力も、先行技
術のシーケンサにおいては存在しなかった。これらの独
立した、プログラム可能の計数およびタイミングチャネ
ルは、メモリコントローラのためのリフレッシュタイマ
のような多様なシステム制御機能のために用いられ得る
。このような機能は先行技術のシーケンサにおいて存在
しない。

ＲＡＭの融通性のあるより簡単な制御のような、既成の
ＦＲＯＭを基礎に置くマイロシーケンサでは存在しない
機能が、この発明の装置においては可能であり、新しい
応用領域を開（。この機能は、ＰＡＬおよびＰＬＡのプ
ールの方程式と、ＰＬＣの場合のソフトウェアにより簡
単に制御され得る。

この発明の別の実施例では、ＲＡＭが、関連の、同時係
属中の発明のＰＬＣ内に提供されている。

別の好ましい実施例は、スタックと、ＰＡＬあるいはＰ
ＬＡを基礎に置くシーケンサ、またはＰＬＯのために設
けられたＲＡＭを含む。

この発明のプログラム可能な論理装置の代表的な実施例
に、プログラム可能なＡＮＤアレイと１対のプログラム
可能なＯＲアレイを含む組合わせ論理回路が提供されて
いる。第１のＯＲアレイは、論理信号を、１組の出力マ
クロセルと、１組の入力／出力ビンによって受は持たれ
るランダムアクセスメモリ（ＲＡＭ）に発生する。第２
のＯＲアレイは、論理信号を、１組の「埋没」内部レジ
スタ、カウンタおよび後入れ先出しくＬＩＦＯ）スタッ
クに発生する。第２のＯＲアレイは、高水準論理制御シ
ーケンス機能を提供する。出力マクロセルのいくつかに
よって発生された信号は、入力レジスタ、ＲＡＭおよび
カウンタと同様、専用内部フィードバック路を介して、
ＡＮＤアレイにフィードバックされる。

この発明のプログラム可能論理装置のＡＮＤアレイは、
プログラム可能なＯＲアレイと関連して、所要の制御信
号を発生するために、プログラムされ得る。さらに、単
一の積の項に依存するＯＲ項の数は、極めて臨界的であ
る。高められた速度のためには、第２のゲート遅延をで
きるだけ除くために、ＯＲアレイの寸法を減じることが
大切である。この発明の論理装置は、２つのＯＲアレイ
を用い、それぞれが専用の機能、すなわち出力発生、あ
るいはシーケンサ制御のどちらかを行ない、それによっ
て、それぞれのＯＲアレイの寸法を減じる。

もう１つの別の実施例においては、より高速の装置が、
プログラム可能のＡＮＤアレイと固定ＯＲアレイを含む
組合わせ論理回路を用いる。

［好ましい実施例の詳細な説明］第１図を参照すると、プログラム可能カウンタ２４０に
加えて、ランダムアクセスメモリ（ＲＡＭ）１１０とサ
ブルーチンスタック１３０の高水準回路要素を有するプ
ログラム可能論理コントローラ（Ｐ　Ｌ　Ｃ）装置１０
０が示されている。第１図に示されるＰＬＣｌｏｏを形
成する、ＲＡＭ　１１０とスタック１３０以外の要素の
説明は、関連の、同時係属中出願「融通性のあるプログ
ラム可能論理コントローラ」に含まれ、その説明はここ
に引用により援用される。理解を助けるために、説明中
、同様の要素に対してこのように援用された引用はこの
発明のそれらの要素と同じ参照番号を有している。

第１図に示される好ましい実施例の説明に、ＲＡＭｌｌ
０および／またはスタック１３０を用いるＰＡＬあるい
はＰＬＡを基礎に置く装置を伴う別の実施例の説明が続
く。

手短に言えば、１組の１０個の信号ライン１４０を介し
て与えられた外部源から入力信号を受けるヒユーズ−プ
ログラム可能組合わせ論理回路１２０を含む。図面では
、様々な信号ラインが、それに隣接する数字を伴って斜
線が入れられており、多数の信号がライン上を平行に導
かれることを示し、たった１本のラインが示されていて
も、その数字が平行な信号の数を特定する。したがって
、ライン１４０は、ライン１４０を横切る斜線に隣接す
る「１０」という数字を有している。プログラム可能組
合わせ論理回路１２０は、以下に詳しく説明されるよう
に、プログラム可能ＡＮＤおよびＯＲアレイから形成さ
れ得る。

１組の２４個の出力マクロセル１６０は、それぞれが出
力レジスタ１６２を含み、１組の８つの埋没レジスタ２
００が信号ライン２２０を介してするように、信号ライ
ン１８０を介して回路１２０によって発生された信号を
受ける。たとえば、前記レジスタは従来のフリッププロ
ップ装置であり得る。

プログラム可能カウンタ２４０も、また信号ライン２６
２，２６４および２６６を介して、回路１２０によって
発生される信号を受ける。これらの信号は、ロードアド
レスと計数制御情報を表わす。埋没レジスタ２００の内
容とプログラムカウンタ２４０を表わす信号は、信号ラ
イン２８０を介して、それらが回路１２０への第２の入
力を形成するプログラム可能組合わせ回路１２０に導き
戻される。

出力マクロセル１６０の内容を表わす信号は、信号ライ
ン３００を介して、入力／出力（Ｉｌｏ）ピン３２０に
導かれ、信号ライン３４０を介して、それらが回路１２
０への第３の入力を形成する組合わせ回路１２０に導か
れて戻ることはもちろんである。カウンタ２４０は、グ
レイコードカウンタであることが好ましい。このような
カウンタの内容は、唯一のビット記憶場所で変化するの
で、状態遷移は、Ｉ１０ピン３２０で発生された信号に
過渡誤差を引き起こすかもしれない不安定度に陥りやす
くない。さらに、これは、プールの設計方程式の改善さ
れた最適化に櫂−着する。なぜなら、当業者に認められ
るであろうように、隣接する状態の積の項が、たった一
つのビットの差を伴うからである。

手足に言うと、組合わせ論理回路１２０によって発生さ
れるデータ信号とダイナミック制御信号は、出力マクロ
セル１６０のそれぞれに導かれ、マクロセルは、マイク
ロセル１６０内のレジスタの内容から選択されるかもし
れない信号をそこから発生するか、あるいは回路１２０
から受けた組合わせデータ信号を発生し、この信号が、
能動ＨＩＧＨ，あるいは能動ＬＯＷ極性のどちらかで、
出力と回路１２０へのフィードパ・ツクのためにＩ１０
ビン３２０に導かれるようにするか、あるいはマクロセ
ルにより、Ｉ１０ビン３２０に与えられた信号が、信号
ライン３４０を介して、論理回路１２０に導かれるよう
にされるかもしれない。

各々の埋没レジスタ２００も、論理回路１２０からデー
タおよびダイナミック制御信号を受けるが、レジスタの
内容が発生され得るＩ１０ピンに割当てられない。しか
ながら、レジスタの内容を表わす信号が、フィードバッ
ク路２８０を介して、それが「状態」決定のために用い
られ得る論理回路１２０に導かれる。

プログラムカウンタ２４０の内容も、「状態」決定に用
いられるために、論理回路１２０に同様にフィードバッ
クされ、列部入力信号も、論理回路１２０に人手可能で
あるので、次の状態の決定が、現行の状態と入力に基礎
を置＜「ミーリ」状態機械、および現行の状態単独に基
礎を置く「ムーア」状態の機械双方の実現は、この発明
のＰＬＣｌｏｏによってたやすく行なわれる。カウンタ
２４０も、シーケンス動作機能を行なうことかでき、プ
ログラム可能論理回路１２０を介して、たやすく制御さ
れる。カウンタ２４０は、回路１２０によって発生され
たＬＯＡＤ　　Ｃ０ＮＴＲ０Ｌ信号、およびＬＯＡＤ　
　Ｃ０ＮＴＲ０Ｌ信号が付与されて、カウンタ２４０の
内容をプログラム可能「状態」にセットするのを許容す
る１組のＬＯＡＤ　　ＡＤＤＲＥＳＳ信号を受ける。こ
のような態様でカウンタにロードすることは、ＰＬＣｌ
ｏｏに「状態分岐」機能を提供する。代わりに、ＬＯＡ
Ｄ　　Ｃ０ＮＴＲ０Ｌ信号をＨＩＧＨに永続的にセント
することにより、カウンタ２４０は、１組の余分の埋没
レジスタとして機能し得る。カウンタ２４０も、論理回
路１２０からＣ０ＵＮＴＥＲＣＬＥＡＲ（ｃＬＲ）信号
を受け、それは断定されると、カウンタを、ｒｏＯＪ　
Ｈｅｘのような、予め定められた「開始」状態にリセッ
トする。

この発明のＰＬＣ１００は、データ記憶に用いられるＲ
ＡＭ１ｌＯを含む。ＲＡＭｌｌ０は、レジスタ１８２，
２００およびカウンタ２４０によって受けられるＣＬＫ
タイミング信号を受ける。

組合わせ回路１２０のＯＲ出力発生アレイ１２４部分に
よって発生されたアドレス信号は、信号ライン１１２を
介して、ＲＡＭ１１０に導かれる。

好ましい実施例では、ＲＡＭ１１０は、８つの記憶場所
ををし、したがって、アドレス信号は、ライン１１２上
を時間多重の態様で搬送されるか、あるいはその代わり
に、１組の３つの信号ラインが、２進にコード化された
アドレス信号を平行に搬送するために用いられ得るだろ
う。ＯＲアレイ１２４により発生される書込み可能化信
号は、信号ライン１１４を介して、ＲＡＭｌｌ０に導か
れ、１組の８つのデータ信号ライン１１６は、ＯＲアレ
イ１２４により発生されたデータを、ＲＡＭ　１１０に
、その中に記憶するために導（。書込み可能化信号の付
与により、信号ライン１１６を介して与えられたデータ
が、次のクロック信号を受信して、信号ライン１１２を
介して受けたアドレス信号によって特定されるＲＡＭ記
憶場所にストアされるようにされる。

１組の８つのデータ信号ライン１１８は、ＲＡＭ１１０
内の、ライン１１２上のアドレス信号によって特定され
る記憶場所にストアされるデータを、次のクロック信号
を受けて、フィードバック路３４０を介して、組合わせ
回路１２０のプログラム可能ＡＮＤアレイ１２２に導く
。ＲＡＭのアドレスが特定されないと、Ｚ　Ｅ　Ｒ，Ｏ
というディフォルトアドレスが、ＲＡＭｌｌ０からのデ
ータをストアするか、あるいは検索するために用いられ
る。

ＲＡＭ１１．０にストアされ、下に説明されるようにソ
フトウェアによって制御されるデータは、内部定数、も
しくは可変値、または入力ライン１４０を介してＡＮＤ
アレイ１２２に与えられるデータであり得る。ＲＡＭｌ
ｌ０の典型的な応用は、「スクラッチパッド」としてで
あり、それは、メモリコントローラのリフレッシュタイ
マに必要トされるように、別々のプログラム可能な計数
とタイミングのチャネルを許容する。

この−発明のＰＬＣｌｏｏは、またＰＬＣｌｏｏにサブ
ルーチン能力を与える後入れ先出しスタック１３０を含
む。スタック１３０は、ＲＡＭｌｌ０、レジスタ１６２
，２００およびカウンタ２４０に受けられるＣＬＫタイ
ミング信号と、信号ライン２６６で、カウンタ２４０に
よって受けられるＣＬＲ信号を受ける。組合わせ回路１
２０の制御シーケンス動作ＯＲアレイ１２６部分によっ
て発生されたＰＵＳＨ信号とＰＯＰ信号は、それぞれ信
号ラインｉ３２．１３４を介して、スタック１３０に導
かれる。カウンタ２４０は、ＯＲアレイ１２６から信号
ライン２６２を介して受けるＬＯＡＤ　　ＡＤＤＲＥＳ
Ｓ信号に加えて、信号ライン１３６を介して１組のＬＯ
ＡＤ　　５ＴＡＴＥ信号を受ける。カウンタ２４０の内
容を表わす信号は、信号ライン１３８を介して、スタッ
ク１３０に導かれる。

第２図を参照すると、スタック１３０の一実施例が破線
内に図示されている。各々が１０ビツトの語をストアす
ることが可能な８つのアドレス可能メモリ記憶場所を有
するランダムアクセスメモリ　（ＲＡＭ）１３１は、カ
ウンタ２４０から信号ライン１３８を介してデータ語を
受ける。スタック１３０内のカウンタ（ｃＴＲ）１３３
は、ＯＲアレイ１２６からライン１３２，１３４を介し
て、ＰＵＳＨとＰＯＰ信号を受ける。カウンタ１３３は
モジュロ８リングカウンタであることが好ましく、ＰＵ
ＳＨ信号を受けて、その内容を１つ（モジュロ８）増分
し、ＰＯＰ信号を受けて、その内容を１つ（モジュａｇ
＞　減分し、カウンタ１３３が受けるＣＬＫ信号により
典型的に同期される。

カウンタ１３３は、またＯＲアレイ１２６により発生さ
れたＣＬＲ信号を受け、この信号の受信が、典型的にカ
ウンタの内容をＺＥＲＯにリセットする。

カウンタ１３３は信号ライン１３５上に、１組の３つの
計数値信号を発生し、それらは２進によってコード化さ
れ、スタック１３０で指される現在の値を表わす。これ
らの計数値信号はＲＡＭ　１３１のアドレスポートに導
かれ、ＲＡＭ１３１内に、どのデータが、ライン１３８
上に与えられて書込まれるか、あるいはどのデータがそ
こから読取られるかの記憶場所を提供する。前者の場合
、ＯＲアレイ１２６によって発生されたＰＵＳＨ信号は
、ＲＡＭ１３１を書込みのために可能化することを許容
するため、ＲＡＭ１３１の書込み可能化（Ｗ）端子に受
けられる。

ＲＡＭ１３１から読取られたデータは、信号ラインを介
して、１組の１０個の可能化／不能化バッファ１３７に
導かれ、それらが順に、Ｌ　ＯＡ、　ＤＡＤＤＲＥＳＳ
信号を搬送する１組の信号ライン２６２に導かれる。バ
ッファ１３７および３状態バツフア１３９は、ＯＲアレ
イ１２６によって発生されたＰＯＰ信号を、それぞれ真
のおよび補の可能化端子で受ける。３状態バンフア１３
９は、それらがバッファ１３７に接続される前に、信号
ライン２６２上に位置決めされている。

第１図には示されていないが、明瞭にするために、スタ
ック１３０内で用いられるカウンタ１３３は、それぞれ
、７あるいはＯであるカウンタ１３３の内容を示す５Ｔ
ＡＣＫ　　ＦＵＬＬおよび５ＴＡＣＫ　　ＥＭＰＴＹ信
号を発生することができる。

一般に、スタック１３０の動作は、後入れ先出しくＬＩ
ＦＯ）スタック機構のそれに似ており、当業者には理解
されるであろう。手順に言えば、ライン１３２上にＰＵ
ＳＨ信号を受げることにより、現行の「状態」を表わす
カウンタ２４０の内容が、信号ライン１３８を介して、
スタック１３０に伝達されるようにされる。現在の状態
は、そこでスタック１３０上のスタック「ポインタ」に
よって表わされる現行の位置にストアされ、すなわち、
当該分野で用いられる用語では、スタノクにプッシュさ
れる。スタックポインタの値は、そこでスタック１３０
に対するこの現在の状態のプッシュ動作を反射するため
に更新される。逆のｒＰＯＰＪ動作は、ライン１３４上
＋、：　ｐ　ｏ　ｐ信号を受けて行なわれ、それにより
スタックポインタの現行の値によって表わされる位置に
あるスタック１３０の内容が、信号ライン１３６を介し
てカウンタ２４０に伝達されるようにされる。このよう
にポツプされた状態値は、カウンタ２４０の内容に取っ
て代わる。プッシュおよびポツプ動作は、カウンタ２４
０とスタック１３０によって受けられるクロック信号に
より同期される。

好ましい実施例において、スタック１３０は第２図には
図示されていないが、内部インクリメンタを用い、それ
はカウンタ２４０から受けたそれぞれの状態計数値を、
スタックに記憶される前に、すなわち、ＰＵＳＨ信号が
信号ライン１３２上に断定されるときに、１つ増分する
。ＰｏＰ信号が信号ライン１３４上に挿入されると、ス
タック１３０にストアされた最も最近の値、すなわち状
態計数値＋１が、カウンタ２４０に伝達される。

スタック１３０の内部にあるバッファ］３７と３状態バ
ツフア１３９は、ＰＯＰ信号を受け、カウンタ２４０は
、制御シーケンス動作ＯＲアレイ１２６によって発生さ
れたＬＯＡＤ　　ＡＤＤＲ，ＥＳＳ信号に応答しなくな
り、一方ＰＯＰ信号は断定される。ＰＯＰ信号の断定は
、またカウンタ２４０が、ＯＲアレイ１２６により発生
されたＬＯＡＤ信号に関わりなく、内部的にＬＯＡＤ信
号をＨＩＧＨにセットすることを引き起こし、スタック
１３０の内容は、当業者によって認められるであろうよ
うに、それから、３状態バツフア１３９を介して、カウ
ンタ２４０に伝達される。ＣＬＲ信号のライン２６６上
の断定により、スタックポインタの値が、予め定められ
た値、たとえばＯにリセットされるようにされる。

カウンタ２４０の内容をスタック１３０にプッシュし、
同時に、カウンタ２４０にＯＲアレイ１２６によって発
生されたジャンプアドレスをロードすることにより、当
業者に認められるであろうように、サブルーチン呼出し
が実行され得る。このようにストアされた状態計数を、
スタック１３０からカウンタ２４０に戻してポツプする
ことにより、サブルーチンからのリターンが行なわれ得
る。

カウンタ２４０をロードすることは、カウンタの内容を
スタック１３０にプッシュすることとは別の動作である
ことが強調されるべきである。したがって、スタック１
３０は、特定の応用において、分岐することなく、状態
情報をストアするために用いられ得る。

好ましい実施例では、スタック１３０は８レベル深さで
、８までの入れ子形サブルーチンが実行され゛ることを
許容する。この場合のスタックポインタは、当業者に認
められるであろうように、モジュロ８モードで動作する
。第１図では図示されていないが、５ＴＡＣＫ　　ＦＵ
ＬＬおよび５ＴＡＣＫ　　ＥＭＰＴＹ信号のような、ス
タック１３０のステータスを反射する信号は、スタック
１３０に発生され、スタックが「オーバフロー」および
「アンダフロー」になることを妨げて、そこで用いられ
るためにＡＮＤアレイ１２２に導かれ得る。

この発明のＰＬＣ装置１００のプログラム動作は、高水
準言語（ＨＬＬ）構成物を介してなされることが好まし
い。ＰＬ０１００内に、高水樵なＲＡＭＩ　１０および
スタック１３０の回路要素を提供することは、このプロ
グラム動作と、結果として生じるプログラムの結果的な
理解可能性を容易にする。例示的なシンタックスが、添
付の表に示されている。

（以下余白）高水準言語のシンタックスＤＥＦＩＮＥ　　　　ＩＮＦＩＮＳ　　　　　信号名　
　　　　信号名を定義せよ０ｔｌＴＰ　Ｉ　ＮＳ　　　
　信号名　　　　　信号名を定義せよＳＴＡπ部ＮＴ　
　ＩＮＰ訂ＰＲＩＯＲ入力信号の優先コードイヒ肋作０ＵＴＰＵＴ　　　　　　　　　　　　　信号を発生せ
よ０ＵＴＩＮ　　　　　　　　　　　　　　フィードバ
ック信号をテストせよ１１１ＵＲＤ　ｎ　　　　　埋没レジスタｎ　埋没レジ
スタ信号をテストせよ／出力を発生せよりＥＬＡＹ　　　　　　　　　　　　　出力信号をある
数のクロックサイクルの間保持せよＨｏｔ、Ｄ　　　　　　入力のみ　　　　入力信号をあ
る数のクロックサイクルの間保持せよＲＥＬＥ＾ＳＩＥ　　　　入力のみ　　　　入力信号を
ＩＦ　Ｔ）ＦＥＮ　ＥＬＳＥ　　命令文ラベルＷＩＩＩ
ＬＥＤｏ　　　　命令文ラベルＰＯＲＤＯ命令文ラベルＣＡＳＥ　ＯＦ　　　　命令文ラベルＧＯＴＯ命令文ラベル　　直接分岐ＧＯＴＯＲ命令文ラベル　　相対分岐ＥＮＡＢＬＥ　　　　　出力のみ　　　　バッファを可
能化せより　Ｉ　５ＡＢＬＥ　　　　出力のみ　　　　
バッファを不能化せよ１２ＢＳＥＴ　　　　　　　　　
　　　　　レジスタをリセットせよＰＲＢＳＥＴ　　　
　　　　　　　　　　レジスタをプリセットせよＰＲＥ
ＬＯＡＤ　　　　　　　　　　　　レジスタをプリロー
ドせよＧＯＳＵＢ　　　　　命令文ラベル　　直接サブ
ルーチン分岐ＧＯ３ＵＢＲ命令文ラベル　　相対サブルーチン分岐Ｒ肝ＵＲＮ　　　　　　　　　　　　　サブルーチンか
らリターンせよ５ＴＯＰＥ　　　アドレス、−データ　ｌ？ＡＭｌｌＯ
のアドレスにデータをストアせよＲＡＭＲＥＡＤ　　アドレス、［ビット数コアドレスの
ＲＡＭｌｌ０とビット数を読め表に示されたすべての命令文の意味は、スタック１３０
およびＲＡＭｌｌ０に言及する最後の５つ以外は、関連
の、同時係属中の出願「融通性のあるプログラム可能論
理コントローラ」にみつけ出されるはずであり、その説
明は引用によりここに援用される。

ＧＯＳＵＢおよびＧＯ３ＵＢＲ命令文は、それぞれ直接
および相対のサブルーチン呼出しで、ＧＯ３ＵＢ命令文
すなわち第１の命令の相対アドレスの場合、ＧＯ５ＵＢ
Ｒ命令文の場合に、それらは、現行の状態計数をスタッ
クにプッシュし、カウンタ２４０にサブルーチンの第１
の命令の絶対アドレスをロードすることにより、スタッ
ク１３０によって実現される。ＲＥＴＵＲＮ命令文は、
ＧＯＳＵＢあるいはＧＯ３ＵＢＲ命令文の次に続く呼出
しルーチンの点へのリターンを引き起こすためにサブル
ーチンに置かれる。ＲＥＴＵＲＮ命令文は、状態計数を
スタック１３０からカウンタ２４０にポツプすることに
より実現される。

５ＴＯＲＥ命令文は、アドレスパラメータを表わすライ
ン１１２上の信号およびデータパラメータを表わすライ
ン１１６上の信号を受けるＲＡＭ１１０によって実現さ
れる。そしてデータはＲＡＭ１１０の適切な記憶場所に
ストアされる。ＲＡＭＲＥＡＤ命令文により、アドレス
パラメータによって表わされるＲＡＭｌｌ０内の記憶場
所の内容を表わす信号が、ＡＮＤアレイ１２２にフィー
ドバックされるためにライン１１８上に発生されるよう
にされる。光学ビット数パラメータは、記憶場所内の、
読出される特定のビット位置の選択を許容し、ライン１
１８上に発生された残余の信号は、ＺＥＲＯに対応する
ために発生される。

この発明のＰＬＣｌｏｏのＲＡＭ１１０によって行なわ
れる５ＴＯＲＥ命令文は、ユーザに、ＲＡＭｌｌ０にス
トアされるデータを、ＡＮＤアレイ１２２を介して外部
的に更新する能力を与える。

このデータは、ＲＡＭＲＥＡＤ命令文により取消され、
ＡＮＤアレイ１２２にフィードバックされ得るので、Ｒ
ＡＭｌｌ０は、ホスト中央処理装置（ｃＰＵ）によって
発生されるような、外部更新可能制御情報の記憶に選択
的に用いられ得、ＰＬＣｌｏｏの動作はこの制御情報に
依存して変えられ得る。ＲＡＭｌｌ０は、このように埋
没レジスタ２００によって提供される記憶に加えて、外
部データの記憶に備える。ＲＡＭ１１．０のこの使用の
典型的な応用は、直接メモリアクセス（ＤＭＡ）コント
ローラ、割込コントローラおよびビデオコントローラに
おいてである。

５ＴＯＲＥおよびＲＡＭＲＥＡＤ命令文は、またＲＡＭ
１１０が、「スクラッチパッド」として用いられること
を許容する。出力発生ＯＲアレイ１２４によって発生さ
れる信号を用いて、ＲＡＭ１１０内のいかなる記憶場所
も、書込まれ、あるいは読取られ得る。このような記憶
場所は、メモリコントローラのリフレッシュタイマに必
要とされるような、別々の独立した計数およびタイミン
グチャネルとして用いられ得る。

この発明の別の実施例は、ＲＡＭ１１０を、プログラム
可能論理回路１２０とともに用いるであろうが、カウン
タ２４０を省き、それによって、埋没レジスタ２００で
以外に、データを簡単に記憶するためのＲＡＭを有する
ＰＡ’ＬあるいはＰＬＡを基礎に置く装置を提供する。

代わりに、ＲＡＭ　１１０あるいはスタック１３０のど
ちらかが、カウンタ２４０を有するＰＬＯ装置とともに
単独で用いられ得るだろう。他の変形および修正が、こ
の発明のプログラム可能論理装置によって提案されるで
あろう。またこれらは発明の範囲内である。

【図面の簡単な説明】

第１図はこの発明のプログラム可能論理装置の一実施例
のブロック図であり、プログラム可能論理コンローラ（
Ｐ　Ｌ　Ｃ）は後入れ先出しスタックとランダムアクセ
スメモリを有する。第２図はこの発明のプログラム可能論理装置で用いられ
るスタック機構のブロック図である。図において、１００はＰＬＣ，１１０はＲＡＭ。１２０は組合わせ論理回路、１２２はプログラム可能Ａ
ＮＤアレイ、１２４は出力発生ＯＲアレイ、１２６は制
御シーケンス動作ＯＲアレイ、１３０はスタック、１４
０は信号ライン、１６０は出力マクロセル、１６２．２
００はレジスタ、２４０はカウンタ、３２０はＩ１０ピ
ンである。

Claims

【特許請求の範囲】

（１）複数個の外部端子と複数個の入力／出力ポートを
有する論理装置であって、前記装置の前記外部端子に与えられる信号に応答し、複
数個の論理信号を発生するためのプログラム可能アレイ
手段と、各々が前記論理信号のプログラム可能に選択可能なもの
を受け、前記論理信号の予め定められたものをストアし
、そこから前記入力／出力ポートの予め定められた１つ
に信号を発生するための複数個のプログラム可能出力セ
ル手段と、各々が前記論理信号のプログラム可能に選択可能なもの
を受け、前記論理信号の予め定められたものをストアし
、信号をそこから発生するための複数個の記憶セル手段
と、前記論理信号のプログラム可能に選択可能なものを受け
、計数値をそこからストアし、前記計数値を選択的に増
分あるいは減分し、そこから前記計数値を示す計数信号
を発生するためのカウンタ手段と、前記計数信号と前記論理信号のプログラム可能に選択可
能なものを受け、前記計数値を後入れ先出しスタックに
選択的にストアし、前記スタックの後入れ内容を除き、
そこから前記後入れ内容を表わす信号を発生するための
手段を含み、前記カウンタ手段が前記スタック手段によって発生され
た前記信号も受ける論理装置。
（２）前記プログラム可能アレイ手段が、前記プログラ
ム可能出力セル手段、前記記憶セル手段および前記カウ
ンタ手段の予め定められたものによって発生された前記
信号にさらに応答する特許請求の範囲第１項記載の論理
装置。
（３）前記プログラム可能アレイ手段によって発生され
た前記複数個の論理信号が複数個のロードアドレス信号
、ロード制御信号およびプッシュおよびポップ信号を含
み、前記カウンタ手段が前記ロードアドレスおよびロー
ド制御信号にさらに応答し、前記カウンタ手段および前
記スタック手段が前記プッシュおよびポップ信号にさら
に応答し、前記ロード制御信号を受けて、前記カウンタ手段が前記
カウンタ手段の内容を前記ロードアドレスに置き換える
ようにされ、前記プッシュおよび前記ポップ信号をそれぞれ受けて、
前記カウンタ手段が前記計数値を示す前記信号を発生し
、前記信号をそれぞれ前記スタック手段にその中に記憶
するために導くようにされ、前記スタック手段が、前記
計数値を除き、そこから信号を発生し、前記信号を前記
カウンタにその中に記憶するために導くようにされる特
許請求の範囲第１項記載の論理装置。
（４）前記プログラム可能アレイ手段により発生され前
記複数個の論理信号がクリア信号を含み、前記カウンタ
手段が前記クリア信号にさらに応答し、前記クリア信号
を受けて、前記カウンタ手段が、前記カウンタ手段の内
容を予め定められた計数値に置き換えるようにされる特
許請求の範囲第１項記載の論理装置。
（５）前記スタック手段が前記クリア信号にさらに応答
し、前記クリア信号を受けて、前記スタック手段のすべ
ての内容が除かれようにされる特許請求の範囲第４項記
載の論理装置。
（６）複数個の外部端子と複数個の入力／出力ポートを
有する論理装置であって、前記装置の前記外部端子に与えられる信号に応答し、複
数個の論理信号を発生するためのプログラム可能アレイ
手段と、各々が前記論理信号のプログラム可能に選択可能なもの
を受け、前記論理信号の予め定められたものをストアし
、そこから信号を前記入力／出力ポートの予め定められ
た１つに発生するための複数個のプログラム可能出力セ
ル手段と、各々が前記論理信号のプログラム可能に選択可能なもの
を受け、前記論理信号の予め定められたものをストアし
、信号をそこから発生するための複数個の記憶セル手段
と、前記論理信号の予め定められたもの、すなわち「データ
」信号を受ける、前記データ信号を選択的にストアし、
前記ストアされたデータを示す信号を発生するためのメ
モリ手段を含む論理装置。
（７）前記プログラム可能アレイ手段が、前記プログラ
ム可能出力セル手段、前記記憶セル手段および前記メモ
リ手段の予め定められたものにより発生された前記信号
にさらに応答する特許請求の範囲第６項記載の論理装置
。
（８）前記プログラム可能アレイ手段に発生される前記
複数個の論理信号が複数個のメモリアドレスおよび書込
み可能化信号を含み、前記メモリ手段が、各々が予め定
められたアドレスを有する複数個の記憶場所を有し、前
記メモリ手段が前記メモリアドレスおよび書込み可能化
信号にさらに応答し、前記書込み可能化信号を受けて、
前記メモリ手段が前記アドレス信号に表わされるアドレ
スを有する前記記憶場所の内容を前記データに置き換え
るようにされる特許請求の範囲第６項記載の論理装置。
（９）前記メモリ手段がランダムアクセスメモリである
特許請求範囲第６項記載の論理装置。
（１０）前記論理信号のプログラム可能に選択可能なも
のを受け、そこから計数値をストアし、前記計数値を選
択的に増分あるいは減分し、前記計数値を示す計数信号
をそこから発生するためのカウンタ手段をさらに含む特
許請求の範囲第６項記載の論理装置。
（１１）前記プログラム可能アレイ手段が前記カウンタ
手段によって発生される前記信号にさらに応答する特許
請求の範囲第１０項記載の論理装置。
（１２）前記プログラム可能アレイ手段によって発生さ
れる前記複数個の論理信号がクリア信号を含み、前記カ
ウンタ手段が前記クリア信号にさらに応答し、前記クリ
ア信号を受けて、前記カウンタ手段が前記カウンタ手段
の内容を予め定められた計数値に置き換えるようにされ
る特許請求の範囲第１０項記載の論理装置。
（１３）前記計数信号と前記論理信号のプログラム可能
に選択可能なものを受け、前記計数値を後入れ先出しス
タックに選択的にストアし、前記スタックの後入れ内容
を除き、前記後入れ内容を示す信号をそこから発生する
ための手段をさらに含み、前記カウンタ手段が前記スタック手段により発生された
前記信号も受ける特許請求の範囲第１０項記載の論理装
置。
（１４）前記プログラム可能アレイ手段により発生され
た前記複数個の論理信号が複数個のロードアドレス信号
、ロード制御信号およびプッシュおよびポップ信号を含
み、前記カウンタ手段が前記ロードアドレスおよびロー
ド制御信号にさらに応答し、前記カウンタ手段と前記ス
タック手段が前記プッシュおよびポップ信号にさらに応
答し、前記ロード制御信号を受けて、前記カウンタ手段
が前記カウンタ手段の内容を前記ロードアドレスに置き
換えるようにされ、前記プッシュおよび前記ポップ信号のそれぞれを受けて
、前記カウンタ手段が前記計数値を表わす前記信号を発
生し、前記信号をそれぞれ前記スタック手段にそこに記
憶するために導くようにされ、前記スタック手段が前記
計数値を除き、信号をそこから発生し、前記信号を前記
カウンタにそこに記憶するために導くようにされる特許
請求の範囲第１３項記載の論理装置。
（１５）前記プログラム可能アレイ手段により発生され
る前記複数個の論理信号がクリア信号を含み、前記カウ
ンタ手段が前記クリア信号にさらに応答し、前記クリア
信号を受けて、前記カウンタ手段が前記カウンタ手段の
内容を予め定められた計数値に置き換えるようにされる
特許請求の範囲第１３項記載の論理装置。
（１６）前記スタック手段が前記クリア信号にさらに応
答し、前記クリア信号を受けて、前記スタック手段のす
べての内容が除去されるようにされる特許請求の範囲第
１５項記載の論理装置。
（１７）複数個の入力／出力ポートを有するプログラム
可能論理装置であって、論理信号をダイナミックに発生する複数個のプログラム
可能論理セル手段と一部分組の論理信号を組合わせ、そ
こから複数個の組合わせ信号を発生するための第２の複
数個の第１および第２のプログラム可能組合わせ論理手
段と、各々が前記第１のプログラム可能組合わせ論理手段によ
って発生された前記組合わせ信号のプログラム可能に選
択可能なものを受け、前記組合わせ信号の予め定められ
たものをストアし、そこから信号を前記入力／出力ポー
トの予め定められた１つに発生するための複数個のプロ
グラム可能出力セル手段と、各々が前記第２のプログラム可能組合わせ論理手段によ
り発生された前記組合わせ信号のプログラム可能に選択
可能なものを受け、前記組合わせ信号の予め定められた
ものをストアし、信号をそこから発生するための複数個
の記憶セル手段と、前記第２のプログラム可能組合わせ
論理手段によって発生された前記組合わせ信号のプログ
ラム可能に選択可能なものを受け、そこから計数値をス
トアし、前記計数値を選択的に増分あるいは減分し、そ
こから前記計数値を表わす計数信号を発生するためのカ
ウンタ手段と、前記計数信号と前記第２のプログラム可能組合わせ論理
手段により発生された前記組合わせ信号のプログラム可
能に選択可能なものを受け、前記計数値を後入れ先出し
スタックに選択的にストアし、前記スタックの後入れ内
容を除去し、前記後入れ内容を表わす信号をそこから発
生するための手段を含み、前記カウンタ手段が前記スタック手段により発生された
前記信号も受けるプログラム可能論理装置。
（１８）前記複数個の論理セル手段が、前記プログラム
可能出力セル手段、前記記憶セル手段および前記カウン
タ手段の予め定められたものから発生される前記信号に
さらに応答する特許請求の範囲第１７項記載のプログラ
ム可能論理装置。
（１９）前記第２のプログラム可能組合わせ論理手段に
より発生される前記組合わせ信号が、複数個のロードア
ドレス信号、ロード制御信号およびプッシュおよびポッ
プ信号を含み、前記カウンタ手段が前記ロードアドレス
およびロード制御信号にさらに応答し、前記カウンタ手
段と前記スタック手段が前記プッシュおよびポップ信号
にさらに応答し、前記ロード制御信号を受けて、前記カウンタ手段が、前
記カウンタ手段の内容を前記ロードアドレスに置き換え
るようにされ、前記プッシュおよび前記ポップ信号のそれぞれを受けて
、前記カウンタ手段が、前記計数値を表わす前記信号を
発生し、前記信号をそれぞれ前記スタック手段にその中
に記憶するために導くようにされ、前記スタック手段が
前記計数値を除き、そこから信号を発生し、前記信号を
前記カウンタにその中に記憶するために導くようにされ
る特許請求の範囲第１７項記載のプログラム可能論理装
置。
（２０）前記第２のプログラム可能組合わせ手段により
発生される前記組合わせ信号がクリア信号を含み、前記
カウンタ手段が前記クリア信号にさらに応答し、前記ク
リア信号を受けて、前記カウンタ手段が前記カウンタ手
段の内容を予め定められた計数値で置き換えるようにさ
れる特許請求の範囲第１７項記載のプログラム可能論理
装置。
（２１）前記プログラム可能論理セル手段がプログラム
可能ＡＮＤアレイである特許請求の範囲第１７項記載の
プログラム可能論理装置。
（２２）前記第１および第２のプログラム可能組合わせ
論理手段がプログラム可能ＯＲアレイである特許請求の
範囲第１７項記載のプログラム可能論理装置。
（２３）前記スタック手段が前記クリア信号にさらに応
答し、前記クリア信号を受けて、前記スタック手段のす
べての内容が除去されるようにされる特許請求の範囲第
１７項記載のプログラム可能論理装置。
（２４）前記プログラム可能出力セル手段が、クロック
信号に応答し、前記組合わせ論理信号を受ける、前記論
理信号をレジスタし、レジスタされた信号をそこから発
生するためのレジスタ手段と、前記論理セル手段により発生される前記論理信号の予め
定められた１つと、プログラム可能可溶性連結のステー
タスに応答する、そこから出力可能化信号と出力不能化
信号を、前記予め定められた論理信号に応答して選択的
に発生するための出力可能化制御手段と、前記出力信号を受け、前記出力可能化および不能化信号
に応答し、そこから前記出力信号を前記予め定められた
入力／出力ポートに選択的に発生し、前記予め定められ
た入力／出力ポートで受けられる信号を受けるための入
力／出力手段を含む特許請求の範囲第１７項記載のプロ
グラム可能論理装置。
（２５）複数個の入力／出力ポートを有するプログラム
可能論理装置であって、ダイナミックに論理信号を発生する複数個のプログラム
可能論理セル手段と、一部分組の論理信号を組合わせ、
複数個の組合わせ信号をそこから発生するための第２の
複数個の第１および第２のプログラム可能組合わせ論理
回路と、各々が前記第１のプログラム可能組合わせ論理手段より
発生される前記組合わせ信号のプログラム可能に選択可
能であるものを受け、前記組合わせ信号の予め定められ
たものをストアし、信号をそこから前記入力／出力ポー
トの予め定められた１つに発生するための複数個のプロ
グラム可能出力セル手段と、各々が前記第２のプログラム可能組合わせ論理手段によ
り発生される前記組合わせ信号のプログラム可能に選択
可能であるものを受け、前記組合わせ信号の予め定めら
れたものをストアし、信号をそこから発生するための複
数個の記憶セル手段と、前記第１のプログラム可能組合わせ論理手段により発生
された前記組合わせ信号の予め定められたもの、すなわ
ち「データ」信号を受け、前記データ信号を選択的にス
トアし、前記ストアされたデータを表わす信号を発生す
るためのメモリ手段を含むプログラム可能論理装置。
（２６）前記複数個の論理セル手段が、前記プログラム
可能出力セル手段、前記記憶セル手段および前記メモリ
手段の予め定められたものにより発生される前記信号に
さらに応答する特許請求の範囲第２５項記載のプログラ
ム可能論理装置。
（２７）前記第１のプログラム可能組合わせ論理手段に
より発生される前記組合わせ信号が、複数個のメモリア
ドレスおよび書込み可能化信号を含み、前記メモリ手段
が、各々が予め定められたアドレスを有する複数個の記
憶場所を有し、前記メモリ手段が、前記メモリアドレス
および書込み可能化信号にさらに応答し、前記書込み可
能化信号を受けて、前記メモリ手段が、前記アドレス信
号により表わされるアドレスを有する前記記憶場所の内
容を前記データに置き換えるようにされる特許請求の範
囲第２５項記載のプログラム可能論理装置。
（２８）前記プログラム可能論理セル手段がプログラム
可能ＡＮＤアレイである特許請求の範囲第２５項記載の
プログラム可能論理装置。
（２９）前記第１および第２のプログラム可能組合わせ
論理手段がプログラム可能ＯＲアレイである特許請求の
範囲第２５項記載のプログラム可能論理装置。
（３０）前記メモリ手段がランダムアクセスメモリであ
る特許請求の範囲第２５項記載のプログラム可能論理装
置。
（３１）前記プログラム可能出力セル手段が、クロック
信号に応答し、前記組合わせ論理信号を受け、前記論理
信号をレジスタし、そこからレジスタされた信号を発生
するためのレジスタ手段と、前記論理セル手段により発生される前記論理信号の予め
定められた１つとプログラム可能な可溶性連結のステー
タスに応答し、そこから出力可能化信号と出力不能化信
号を、前記予め定められた論理信号に応答して、選択的
に発生するための出力可能化制御手段と、前記出力信号を受け、前記出力可能化および不能化信号
に応答し、そこから前記出力信号を前記予め定められた
入力／出力ポートに選択的に発生し、前記予め定められ
た入力／出方ポートで受けた信号を受けるための入力／
出力手段を含む特許請求の範囲第２５項記載のプログラ
ム可能論理装置。
（３２）前記第２のプログラム可能組合わせ論理手段に
より発生された前記組合わせ信号のプログラム可能に選
択可能であるものを受け、計数値をそこからストアし、
前記計数値を選択的に増分あるいは減分し、そこから前
記計数値を表わす計数信号を発生するためのカウンタ手
段をさらに含む特許請求の範囲第２５項記載の論理装置
。
（３３）前記複数個の論理セル手段が、前記カウンタ手
段により発生される前記信号にさらに応答する特許請求
の範囲第３２項記載の論理装置。
（３４）前記第２の組合わせ論理手段により発生される
前記組合わせ信号がクリア信号を含み、前記カウンタ手
段が前記クリア信号にさらに応答し、前記クリア信号を
受けて、前記カウンタ手段が、前記カウンタ手段の内容
を予め定められた計数値で置き換えるようにされる特許
請求の範囲第３２項記載の論理装置。
（３５）前記計数信号と前記第２のプログラム可能組合
わせ論理手段により発生される前記組合わせ論理信号の
プログラム可能に選択可能であるものを受け、前記計数
値を後入れ先出しスタックに選択的にストアし、前記ス
タックの後入れ内容を除去し、前記後入れ内容を表わす
信号をそこから発生する手段をさらに含み、前記カウンタ手段が前記スタック手段により発生される
前記信号も受ける特許請求の範囲第３２項記載の論理装
置。
（３６）前記第２の組合わせ論理手段により発生される
前記組合わせ信号が、複数個のロードアドレス信号、ロ
ード制御信号およびプッシュおよびポップ信号を含み、
カウンタ手段が前記ロードアドレスおよびロード制御信
号にさらに応答し、前記カウンタ手段と前記スタック手
段が前記プッシュおよびポップ信号にさらに応答し、前記ロード制御信号を受けて、前記カウンタ手段が前記
カウンタ手段の内容を前記ロードアドレスに置換えるよ
うにされ、前記プッシュおよび前記ポップ信号をそれぞれ受けて、
前記カウンタ手段が、前記計数値を表わす前記信号を発
生し、前記信号のそれぞれを前記スタック手段にその中
に記憶するために導くようにされ、前記スタック手段が
、前記計数値を除き、信号をそこから発生し、前記信号
を前記カウンタにその中に記憶するために導くようにさ
れる特許請求の範囲第３５項記載の論理装置。
（３７）前記第２の組合わせ論理手段により発生される
前記組合わせ信号が、クリア信号をさらに含み、前記カ
ウンタ手段が前記クリア信号にさらに応答し、前記クリ
ア信号を受けて、前記カウンタ手段が、前記カウンタ手
段の内容を予め定められた計数値に置き換えるようにさ
れる特許請求の範囲第３５項記載の論理装置。
（３８）前記スタック手段が前記クリア信号にさらに応
答し、前記クリア信号を受けて、前記スタック手段のす
べての内容が、除去されるようにされる特許請求の範囲
第３７項記載の論理装置。
（３９）複数個の外部端子と、複数個の入力／出力ポー
トを有する論理装置であって、前記装置の前記外部端子に与えられた信号に応答し、複
数個の論理信号を発生するためのプログラム可能アレイ
手段と、各々が前記論理信号のプログラム可能に選択可能である
ものを受け、前記論理信号の予め定められたものをスト
アし、信号をそこから前記入力／出力ポートの予め定め
られた１つに発生するための複数個のプログラム可能出
力セル手段と、各々が前記論理信号のプログラム可能に
選択可能であるものを受け、前記論理信号の予め定めら
れたものをストアし、信号をそこから発生するための複
数個の記憶セル手段と、前記論理信号のプログラム可能に選択可能であるものを
受け、計数値をそこからストアし、前記計数値を選択的
に増分あるいは減分し、そこから前記計数値を表わす計
数信号を発生するためのカウンタ手段と、前記計数信号と前記論理信号のプログラム可能に選択可
能であるものを受け、前記計数値を後入れ先出しスタッ
クに選択的にストアし、前記スタックの後入れ内容を除
去し、そこから前記後入れ内容を表わす信号を発生する
ための手段を含み、前記カウンタ手段が前記スタック手
段により発生される前記信号も受け、前記論理信号の予め定められたもの、すなわち「データ
」信号を受け、前記データ信号を選択的にストアし、前
記ストアされたデータを表わす信号を発生するためのメ
モリ手段をさらに含む論理装置。
（４０）前記プログラム可能アレイ手段が、前記プログ
ラム可能出力セル手段、前記記憶セル手段および前記メ
モリ手段の予め定められたものにより発生される前記信
号にさらに応答する特許請求の範囲第３９項記載の論理
装置。
（４１）前記プログラム可能アレイ手段により発生され
た前記複数個の論理信号が、複数個の論理アドレス信号
、ロード制御信号およびプッシュおよびポップ信号を含
み、前記カウンタ手段が前記ロードアドレスおよびロー
ド制御信号にさらに応答し、前記カウンタ手段と前記ス
タック手段が前記プッシュおよびポップ信号にさらに応
答し、前記ロード制御信号を受けて、前記カウンタ手段
が、前記カウンタ手段の内容を前記ロードアドレスに置
き換えるようにされ、前記プッシュおよび前記ポップ信号をそれぞれ受けて、
前記カウンタ手段が前記計数値を表わす前記信号を発生
し、前記信号を前記スタック手段にそれぞれその中に記
憶するために導くようにされ、前記スタック手段が、前
記計数値を除き、信号をそこから発生し、前記信号を前
記カウンタにその中に記憶するために導くようにされる
特許請求範囲第３９項記載の論理装置。
（４２）前記プログラム可能アレイ手段により発生され
る前記複数個の論理信号が、複数個のメモリアドレスお
よび書込可能化信号を含み、前記メモリ手段が、それぞ
れが予め定められたアドレスを有する複数個の記憶場所
を有し、前記メモリ手段が前記メモリアドレスおよび書
込み可能化信号にさらに応答し、前記書込み可能化信号
を受けて、前記メモリ手段が、前記アドレス信号により
表わされるアドレスを有する前記記憶場所の内容を前記
データに置き換えるようにされる特許請求の範囲第３９
項記載の論理装置。
（４３）前記プログラム可能アレイ手段により発生され
る前記複数個の論理信号が、クリア信号を含み、前記カ
ウンタ手段が前記クリア信号にさらに応答し、前記クリ
ア信号を受けて、前記カウンタ手段が、前記カウンタ手
段の内容を予め定められた計数値に置き換えるようにさ
れる特許請求の範囲第３９項記載の論理装置。
（４４）集積回路装置から前記装置の外部端子に与えら
れる信号に応答するプログラム可能ＡＮＤアレイを有し
、複数個のレジスタ、プログラム可能状態カウンタおよ
び深さｐの後入れ先出しスタックを有する制御シーケン
サの設計の方法であって、（ａ）前記カウンタの内容を前記スタックに伝達する段
階（「プッシュ」）と、（ｂ）スタックポインタを（モジュロｐ）増分する段階
と、（ｃ）信号を前記ＡＮＤアレイに与えることにより、前
記カウンタにプログラム可能に選択可能なジャンプアド
レス値をロードする段階であるサブルーチンを引き起こ
す段階を含む方法。
（４５）（ｄ）前記カウンタに前記スタックのトップの内容をロードする段階（ポップ）と、（ｅ
）前記スタックポインタを（モジュロｐ）減分する段階
であるサブルーチンリターン段階をさらに含む特許請求
の範囲第４４項記載のｎ状態機械設計方法。
（４６）（ｆ）信号を前記ＡＮＤアレイに与えることにより、前記スタックを予め定められた値で
クリアする段階であるクリア段階をさらに含む特許請求
の範囲第４４項記載のｎ状態機械設計方法。
（４７）集積回路装置から、複数個のレジスタ、プログ
ラム可能状態カウンタ、ランダムアクセスメモリ、前記
装置の外部端子に与えられる信号に応答するプログラム
可能ＡＮＤアレイおよび前記レジスタからフィードバッ
クされる信号を有する制御シーケンサの設計の方法であ
って、前記状態カウンタ、前記メモリおよびプログラム
可能ＯＲアレイが、（ｇ）信号を前記ＡＮＤアレイに与えることにより、複
数個の書込みアドレス信号を発生する段階と、（ｈ）信号を前記ＡＮＤアレイに与えることにより、複
数個のプログラム可能に選択可能なデータ信号を発生す
る段階と、（ｉ）書込可能化信号を前記ＡＮＤアレイに与えること
により、段階（ｈ）で発生される前記データ信号を段階
（ｇ）で発生される前記アドレスに前記メモリに書込む
段階であるメモリ書込み段階を含む方法。
（４８）（ｊ）信号を前記ＡＮＤアレイに与えることにより、複数個の読出しアドレス信号を発生
する段階と、（ｋ）段階（ｊ）で発生される前記アドレスで前記メモ
リの内容を読出す段階であるメモリ読出し段階をさらに
含む特許請求の範囲第４７項記載のメモリ書込み方法。