JPH0792740B2 - プログラム可能論理装置 - Google Patents

Description

【発明の詳細な説明】 ［関連の、同時係属中の出願の相互引用］ この出願にとって特に重要な関連の、同時継続中の出願
は、カピル・シャンカール（Kapil Shankar）およびオ
ム・アグラワル（Om Agrawal）のための、1986年２月７
日出願の「融通性のあるプログラム可能論理コントロー
ラ」という名称の米国特許出願連続番号第827840号であ
り、この出願の譲受人に譲渡された。

［技術分野］ この発明は、プログラム可能論理装置に、より特定的
に、制御の応用に用いられるのに適当な、たとえば、シ
ーケンサのような、後入れ先出しスタックやランダムア
クセスメモリのような容易にプログラム可能な高レベル
論理要素を有する装置に関連するものである。

［発明の背景］ PALおよびPLA装置 目下、プログラム可能アレイ論理（PAL）装置やプログ
ラム可能論理アレイ（PLA）装置は、デジタル回路を制
御するための応用を、融通性および使用の容易さを必要
とする「状態機械」すなわちシーケンサのようなものに
見い出す。このようなPAL/PLA装置は、速度と融通性を
伴って動作するけれども、それらは、この目的のために
複雑なブールの式を書くことを必要とするので、プログ
ラムするのは難しい。シーケンサを設計するためにブー
ル方程式を用いることは、設計者に使用可能な変数の数
を典型的に８から16に限る。それは、８以上の変数を有
する方程式を特定し簡単にすることの数学的な困難さの
故である。さらに、このようなシーケンサは、融通性を
与えるために、条件付テスト回路を追加するとともに、
外部回路を追加する必要がある。

カウントする、状態シーケンスする、分岐する、または
多数の場合のテストをするなどの高レベル論理機能を行
なうために用いられる一般のPALあるいはPLA装置をプロ
グラムし理解するときには、格別の困難さに遭遇する。
このような装置では、プログラムカウンタ、後入れ先出
し（LIFO）スタックまたはメモリのような、たやすくプ
ログラムされ、あるいは容易に理解され得るより高いレ
ベルの論理ブロックを利用することができない。サブル
ーチンは、当業者に理解されるように、非常に望ましい
高水準言語構成物であり、スタックの提供は、制御ある
いはシーケンサプログラムに、簡単なサブルーチン能力
を与える。スタックの排除は、PAL/PLAを基礎に置いた
装置が、高水準言語GOSUBおよびRETURN構成物を容易に
支えることができないことを意味する。このようなより
高い水準の要素の不在は、PALやPLAを有する高水準言語
に基礎を置いた状態機械構成物を伴うシーケンサおよび
状態機械の実現を非常に困難する。また、これら高水準
要素の欠除は、現行のPAL/PLA装置のアーキテクチャ
を、制御論理応用に最適化させない。

プログラムの努力を減らし、理解可能性を容易にするた
めに、いくつかのより高水準言語（HLL）プログラミン
グ機構が入手可能であるかもしれないが、このようなHL
L構成物と基礎になるハードウェアとの間には直接的な
関係はない。そのように、設計担当者に最も有用な高水
準言語構成物に対応するいかなる高水準構成物も、PAL
あるいはPLAを基礎としたセーケンサ内で入手不可能で
あるので、マイクロシーケンサの容易な設計を与えるい
かなる方法論も、入手可能ではない。PALあるいはPLAを
基礎においたシーケンサの設計を成し遂げるために、複
雑で、詳細で、誤りやすいブールの方程式が、現在、書
かれなければならない。このような方程式は、PALある
いはPLAを基礎に置いたシーケンサの基礎になる回路要
素に対する１対１の対応を有していない。これらすべて
の理由のために、PLA/PLA装置は、大きく、複雑な制御
の応用には用いられない。

PROMを基礎においた装置 通常、プログラム可能のリードオンリメモリ（PROM）を
基礎においたマイクロコード化されたシーケンサが、こ
のような制御応用に用いられる。しかしながら、このよ
うなマイクロシーケンサは多くの欠陥を有している。特
に、PROMを基礎に置いたマイクロシーケンサは、状態機
械／シーケンサ設計に、十分に高水準の要素を与えず、
それらのアーキテクチャは、設計者が用いたいと思うよ
り高い水準の構成物に関連しない。先行技術のPROMを基
礎においたマイクロシーケンサでは入手できないような
高水準要素の１つであるプログラム可能カウンタが、関
連の、同時係属中の出願の主題である。カウンタは、設
計者に、「多重方向」分岐、融通性のある条件付きテス
トと分岐、入力依存出力の発生およびユーザがあつらえ
られる命令デコードのような、高水準制御−シーケンス
動作構成物を提供する。「プログラム可能論理コントロ
ーラ」（PLC）と名付けられた、結果として生じる装置
は、多数個の高水準言語構成物を、構成物に対して強い
１対１の対応を有するアーキテクチャで支える。それ
は、テスト用マルチプレクサ、プログラムカウンタマル
チプレクサ、および命令−デコードPLAのような要素を
有するPROMを基礎に置いたマイクロシーケンサの複雑な
アーキテクチャを避ける。このような要素は、また制御
あるいはシーケンサプログラムの実行時間を遅らせ、プ
ログラムの設計と理解を困難にする。

PROMを基礎に置いたマイクロシーケンサにおいて入手で
きないもう１つの高水準要素は、ランダムアクセスメモ
リ（RAM）である。制御シーケンサ内のデータ、特に、
或る間隔で外部的に更新されるべきデータの記憶は、増
加した記憶場所を必要とする。先行技術では、これが、
制御機能に厳密に必要とされる以上に大きいプログラム
可能なANDおよびORアレイの使用を必要とする。これ
は、先行技術では、このようなデータ記憶のための埋没
レジスタの使用によった。これらの記憶場所の数の増加
のために、アレイの寸法が、非常に大きく（指数的に）
増加する。順に、大きなアレイは制御シーケンサをさら
にゆっくりと動作させ、記憶に結果として生じる増加と
は不釣り合いにコストを増加する。さらに、このような
記憶機能性は、READあるいはWRITEのように解釈される
高水準言語によって支持されず、厄介なブールの式を書
くことによって達成されなければならない。

［発明の要約］ この発明の目的は、LIFOスタッフおよびRAMのような高
水準回路要素を有するプログラム可能論理装置を提供す
ることであり、それは、コントローラをプログラムする
ための、高水準言語構成物を有するソフトウェアの開発
を可能にする設計方法論と関連して用いられることがで
き、構成物はPLC装置の基礎をなすアーキテクチャに１
対１の関係を持つ。

この発明のプログラム可能論理装置のもう１つの目的
は、PAL、PLAあるいはPROMを基礎に置く装置では入手不
能の融通性のある制御要素、特定的にサブルーチンスタ
ック要素およびランダムアクセスメモリ（RAM要素）を
提供するアーキテクチャを用いることである。

この発明のさらに別の目的は、ANDアレイの寸法を実質
的に増すことなく、プログラム可能論理装置の記憶容量
を増すことである。

この発明のプログラム可能論理装置の別の目的は、GOSU
B,RETURN,RAMREADおよびSTOREのような支援高水準言語
構成物を提供することである。

この発明のさらに別の目的は、外部データをストアし、
論理アレイを介してこのようなデータの手早い更新を提
供できる回路要素を提供することである。

プログラム可能論理コントローラ（PLC）において、関
連の、同時係属中の出願において述べられたように、カ
ウンタを伴う１組の出力レジスタと１組の汎用埋没レジ
スタが、PROMを基礎に置くマイクロシーケンサのパイプ
ラインレジスタを構成する。PLC設計におけるカウンタ
は、マイクロシーケンサ設計におけるプログラムカウン
タの機能性を提供する。それは、またパイプラインレジ
スタのジャンプアドレスフィールドを提供する。さら
に、PLC装置において、プログラム可能ANDアレイは、マ
イクロシーケンサのアドレス機能を行なうのに、PROMを
基礎に置くマイクロシーケンサは、固定されたANDアレ
イを有する。

この発明の一実施例は、サブルーチンを支える後入れ先
出し（LIFO）スタックを有する関連の、同時係属中の発
明のPLCである。スタックは、プログラム可能のORアレ
イによって制御される。スタックにストアされる要素の
数は、必要とされる入れ子形サブルーチンの数に依存し
て変えられ得る。状態カウンタの内容をスタックにPUSH
し、同時に状態カウンタにサブルーチンジャンプアドレ
スをロードすることによって、サブルーチン分岐が実行
され得る。状態をスタックからカウンタに戻してPOPす
ることにより、サブルーチンよりのリターンが行なわれ
得る。スタックのPUSHとPOP信号は、ORアレイによって
制御される。

スタックは状態機械に非常に有用で融通性のある制御構
造を提供する。スタック状態情報をANDアレイに供給す
るための手段を設けることができる。たとえば、STACK
EMPTYおよびSTACK FULLの指示器は、プログラム可能
ANDアレイにフィードバックされ得る。これが、再帰的
サブルーチンのような複雑な制御構造の実現を許容す
る。

スタックを備えることにより、PLC装置の制御構造の柔
軟性が改善される。スタックは、サブルーチンの呼出し
と分岐をとても能率的に実現することができる。スタッ
クの実現は、アドレスポインタに基礎が置かれている。
ポインタは、いつも記憶位置の最後のものをアドレスす
る。ポインタは、またPUSHあるいはPOPの数が、スタッ
ク記憶場所の数を越えたときに、循環する。このポイン
タを０にリセットするために、信号がまた与えられる。
この信号は、またORアレイによって制御され、システム
初期設定中に、最もしばしば用いられる。

この発明の別な実施例は、PALあるいはPLAを基礎に置く
プログラム可能論理装置に組合わせられたランダムアク
セスメモリ（RAM）を含む。RAMは情報記憶にとても有用
である。それは、典型的に外部中央処理装置（CPU）に
おいて、外部的に更新可能な制御情報の記憶のためのと
ても簡単な手段を提供する。その装置の動作は、この制
御情報に依存してなされ得る。ユーザは、外部ソースか
らこの情報を更新するために、ソフトウェアにカスタム
インタフェイスも簡単にプログラムすることができる。

RAMの提供は、いわゆる「埋没レジスタ」以外に、外部
データの記憶の付加的な能力を提供する。システム設計
において典型的に、外部CPUは、周期的に情報をコント
ローラ装置に提供する。この機能のいくつかの例が、DA
Mコントローラ、割込コントローラおよびビデオコント
ローラである。RAMは、この機能をとても能率的に実現
できる。コントローラ装置の動作は、この制御情報に依
存して修正され得る。また、ユーザはこの情報をあらゆ
る種類の外部源から得るために、ソフトウェアにカスタ
ムインタフェイスを定義することができる。このような
能力は、PAL、PLAあるいはPROMを基礎に置く装置には存
在しない。

RAMは、またスクラッチパッド能力も提供する。いかな
るアドレス記憶場所も、ORアレイの制御の下では、書込
まれたり、あるいは読取られたりされる。このような記
憶場所は、別々の独立した計数およびタイミングチャネ
ルとして用いられ得る。このような能力も、先行技術の
シーケンサにおいては存在しなかった。これらの独立し
た、プログラム可能の計数およびタイミングチャネル
は、メモリコントローラのためのリフレッシュタイマの
ような多様なシステム制御機能のために用いられ得る。
このような機能は先行技術のシーケンサにおいて存在し
ない。

RAMの融通性のあるより簡単な制御のような、既成のPRO
Mを基礎に置くマイクロシーケンサでは存在しない機能
が、この発明の装置においては可能であり、新しい応用
領域を開く。この機能は、PALおよびPLAのブールの方程
式と、PLCの場合のソフトウェアにより簡単に制御され
得る。

この発明の別の実施例では、RAMが、関連の、同時係属
中の発明のPLC内に提供されている。別の好ましい実施
例は、スタックと、PALあるいはPLAを基礎に置くシーケ
ンサ、またはPLCのために設けられたRAMを含む。

この発明のプログラム可能な論理装置の代表的な実施例
に、プログラム可能なANDアレイと１対のプログラム可
能なORアレイを含む組合わせ論理回路が提供されてい
る。第１のORアレイは、論理信号を、１組の出力マクロ
セルと、１組の入力／出力ピンによって受け持たれるラ
ンダムアクセスメモリ（RAM）に発生する。第２のORア
レイは、論理信号を、１組の「埋没」内部レジスタ、カ
ウンタおよび後入れ先出し（LIFO）スタックに発生す
る。第２のORアレイは、高水準論理制御シーケンス機能
を提供する。出力マクロセルのいくつかによって発生さ
れた信号は、入力レジスタ、RAMおよびカウンタと同
様、専用内部フィードバック路を介して、ANDアレイに
フィードバックされる。

この発明のプログラム可能論理装置のANDアレイは、プ
ログラム可能なORアレイと関連して、所要の制御信号を
発生するために、プログラムされ得る。さらに、単一の
積の項に依存するOR項の数は、極めて臨界的である。高
められた速度のためには、第２のゲート遅延をできるだ
け除くために、ORアレイの寸法を減じることが大切であ
る。この発明の論理装置は、２つのORアレイを用い、そ
れぞれが専用の機能、すなわち出力発生、あるいはシー
ケンサ制御のどちらかを行ない、それによって、それぞ
れのORアレイの寸法を減じる。

もう１つの別の実施例においては、より高速の装置が、
プログラム可能のANDアレイと固定ORアレイを含む組合
わせ論理回路を用いる。

［好ましい実施例の詳細な説明］ 第１図を参照すると、プログラム可能カウンタ240に加
えて、ランダムアクセスメモリ（RAM）110とサブルーチ
ンスタック130の高水準回路要素を有するプログラム可
能論理コントローラ（PLC）装置100が示されている。第
１図に示されるPLC100を形成する、RAM110とスタック13
0以外の要素の説明は、関連の、同時係属中出願「融通
性のあるプログラム可能論理コントローラ」に含まれ、
その説明はここに引用により援用される。理解を助ける
ために、説明中、同様の要素に対してこのように援用さ
れた引用はこの発明のそれらの要素と同じ参照番号を有
している。

第１図に示される好ましい実施例の説明に、RAM110およ
び／またはスタック130を用いるPALあるいはPLAを基礎
に置く装置を伴う別の実施例の説明が続く。

手短に言えば、１組の10個の信号ライン140を介して与
えられた外部源から入力信号を受けるヒューズ−プログ
ラム可能組合わせ論理回路120を含む。図面では、様々
な信号ラインが、それに隣接する数字を伴って斜線が入
れられており、多数の信号がライン上を平行に導かれる
ことを示し、たった１本のラインが示されていても、そ
の数字が平行な信号の数を特定する。したがって、ライ
ン140は、ライン140を横切る斜線に隣接する「10」とい
う数字を有している。プログラム可能組合わせ論理回路
120は、以下に詳しく説明されるように、プログラム可
能ANDおよびORアレイから形成され得る。

１組の24個の出力マクロセル160は、それぞれが出力レ
ジスタ162を含み、１組の８つの埋没レジスタ200が信号
ライン220を介してするように、信号ライン180を介して
回路120によって発生された信号を受ける。たとえば、
前記レジスタは従来のフリップフロップ装置であり得
る。

プログラム可能カウンタ240も、また信号ライン262,264
および266を介して、回路120によって発生される信号を
受ける。これらの信号は、ロードアドレスと計数制御情
報を表わす。埋没レジスタ200の内容とプログラムカウ
ンタ240を表わす信号は、信号ライン280を介して、それ
らが回路120への第２の入力を形成するプログラム可能
組合わせ回路120に導き戻される。

出力マクロセル160の内容を表わす信号は、信号ライン3
00を介して、入力／出力（I/O）ピン320に導かれ、信号
ライン340を介して、組合わせ回路120に導かれ、回路12
0への第３の入力を形成する。カウンタ240は、グレイコ
ードカウンタであることが好ましい。このようなカウン
タの内容は、唯一のビット記憶場所で変化するので、状
態遷移は、I/Oピン320で発生された信号に過渡誤差を引
き起こすかもしれない不安定度に陥りやすくない。さら
に、これは、ブールの設計方程式の改善された最適化に
帰着する。なぜなら、当業者に認められるであろうよう
に、隣接する状態の積の項が、たった一つのビットの差
を伴うからである。

手短に言うと、組合わせ論理回路120によって発生され
るデータ信号とダイナミック制御信号は、出力マクロセ
ル160のそれぞれに導かれ、マクロセルは、マクロセル1
60内のレジスタの内容または回路120から受けた組合わ
せデータ信号から選択される信号をそこから発生し、こ
の信号が、能動HIGH、あるいは能動LOW極性のどちらか
で、出力と回路120へのフィードバックのためにI/Oピン
320に導かれるようにするか、あるいはマクロセルによ
り、I/Oピン320に与えられた信号が、信号ライン340を
介して、論理回路120に導かれるようにされるかもしれ
ない。各々の埋没レジスタ200も、論理回路120からデー
タおよびダイナミック制御信号を受けるが、レジスタの
内容が発生され得るI/Oピンに割当てられない。しかし
ながら、レジスタの内容を表わす信号が、フィードバッ
ク路280を介して、それが「状態」決定のために用いら
れ得る論理回路120に導かれる。

プログラムカウンタ240の内容も、「状態」決定に用い
られるために、論理回路120に同様にフィードバックさ
れ、外部入力信号も、論理回路120に入手可能であるの
で、次の状態の決定が、現行の状態と入力に基礎を置く
「ミーリ」状態機械、および現行の状態単独に基礎を置
く「ムーア」状態の機械双方の実現は、この発明のPLC1
00によってたやすく行なわれる。カウンタ240も、シー
ケンス動作機能を行なうことができ、プログラム可能論
理回路120を介して、たやすく制御される。カウンタ240
は、回路120によって発生されたLOAD CONTROL信号、お
よびLOAD CONTROL信号が付与されて、カウンタ240の内
容をプログラム可能「状態」にセットするのを許容する
１組のLOAD ADDRESS信号を受ける。このような態様で
カウンタにロードすることは、PLC100に「状態分岐」機
能を提供する。代わりに、LOAD CONTROL信号をHIGHに
永続的にセットすることにより、カウンタ240は、１組
の余分の埋没レジスタとして機能し得る。カウンタ240
も、論理回路120からCOUNTER CLEAR（CLR）信号を受
け、それは断定されると、カウンタを、「OO」Hexのよ
うな、予め定められた「開始」状態にリセットする。

この発明のPLC100は、データ記憶に用いられるRAM110を
含む。RAM110は、レジスタ162,200およびカウンタ240に
よって受けられるCLKタイミング信号を受ける。組合わ
せ回路120のOR出力発生アレイ124部分によって発生され
たアドレス信号は、信号ライン112を介して、RAM110に
導かれる。好ましい実施例では、RAM110は、８つの記憶
場所を有し、したがって、アドレス信号は、ライン112
上を時間多重の態様で搬送されるか、あるいはその代わ
りに、１組の３つの信号ラインが、２進にコード化され
たアドレス信号を平行に搬送するために用いられ得るだ
ろう。ORアレイ124により発生される書込み可能化信号
は、信号ライン114を介して、RAM110に導かれ、１組の
８つのデータ信号ライン116は、ORアレイ124により発生
されたデータを、RAM110に、その中に記憶するために導
く。書込み可能化信号の付与により、信号ライン116を
介して与えられたデータが、次のクロック信号を受信し
て、信号ライン112を介して受けたアドレス信号によっ
て特定されるRAM記憶場所にストアされるようにされ
る。

１組の８つのデータ信号ライン118は、RAM110内の、ラ
イン112上のアドレス信号によって特定される記憶場所
にストアされるデータを、次のクロック信号を受けて、
フィードバック路340を介して、組合わせ回路120のプロ
グラム可能ANDアレイ122に導く。RAMのアドレスが特定
されないと、ZEROというディフォルトアドレスが、RAM1
10からのデータをストアするか、あるいは検索するため
に用いられる。

RAM110にストアされ、下に説明されるようにソフトウェ
アによって制御されるデータは、内部定数、もしくは可
変値、または入力ライン140を介してANDアレイ122に与
えられるデータであり得る。RAM110の典型的な応用は、
「スクラッチパッド」としてであり、それは、メモリコ
ントローラのリフレッシュタイマに必要とされるよう
に、別々のプログラム可能な計数とタイミングのチャネ
ルを許容する。

この発明のPLC100は、またPLC100にサブルーチン能力を
与える後入れ先出しスタック130を含む。スタック130
は、RAM110、レジスタ162,200およびカウンタ240に受け
られるCLKタイミング信号と、信号ライン266で、カウン
タ240によって受けられるCLR信号を受ける。組合わせ回
路120の制御シーケンス動作ORアレイ126部分によって発
生されたPUSH信号とPOP信号は、それぞれ信号ライン13
2,134を介して、スタック130に導かれる。カウンタ240
は、ORアレイ126から信号ライン262を介して受けるLOAD
ADDRESS信号に加えて、信号ライン136を介して１組の
LOAD STATE信号を受ける。カウンタ240の内容を表わす
信号は、信号ライン138を介して、スタック130に導かれ
る。

第２図を参照すると、スタック130の一実施例が破線内
に図示されている。各々が10ビットの語をストアするこ
とが可能な８つのアドレス可能メモリ記憶場所を有する
ランダムアクセスメモリ（RAM）131は、カウンタ240か
ら信号ライン138を介してデータ語を受ける。スタック1
30内のカウンタ（CTR）133は、ORアレイ126からライン1
32,134を介して、PUSHとPOP信号を受ける。カウンタ133
はモジュロ８リングカウンタであることが好ましく、PU
SH信号を受けて、その内容を１つ（モジュロ８）増分
し、POP信号を受けて、その内容を１つ（モジュロ８）
減分し、カウンタ133が受けるCLK信号により典型的に同
期される。カウンタ133は、またORアレイ126により発生
されたCLR信号を受け、この信号の受信が、典型的にカ
ウンタの内容をZEROにリセットする。

カウンタ133は信号ライン135上に、１組の３つの計数値
信号を発生し、それらは２進によってコード化され、ス
タック130で指される現在の値を表わす。これらの計数
値信号はRAM131のアドレスポートに導かれ、RAM131内
に、どのデータが、ライン138上に与えられて書込まれ
るか、あるいはどのデータがそこから読取られるかの記
憶場所を提供する。前者の場合、ORアレイ126によって
発生されたPUSH信号は、RAM131を書込みのために可能化
することを許容するため、RAM131の書込み可能化（Ｗ）
端子に受けられる。

RAM131から読取られたデータは、信号ラインを介して、
１組の10個の可能化／不能化バッファ137に導かれ、そ
れらが順に、LOAD ADDRESS信号を搬送する１組の信号
ライン262に導かれる。バッファ137および３状態バッフ
ァ139は、ORアレイ126によって発生されたPOP信号を、
それぞれ真のおよび補の可能化端子で受ける。３状態バ
ッファ139は、それらがバッファ137に接続される前に、
信号ライン262上に位置決めされている。

第１図には示されていないが、明瞭にするために、スタ
ック130内で用いられるカウンタ133は、それぞれ、７あ
るいは０であるカウンタ133の内容を示すSTACK FULLお
よびSTACK EMPTY信号を発生することができる。

一般に、スタック130の動作は、後入れ先出し（LIFO）
スタック機構のそれに似ており、当業者には理解される
であろう。手短に言えば、ライン132上にPUSH信号を受
けることにより、現行の「状態」を表わすカウンタ240
の内容が、信号ライン138を介して、スタック130に伝達
されるようにされる。現在の状態は、そこでスタック13
0上のスタック「ポインタ」によって表わされる現行の
位置にストアされ、すなわち、当該分野で用いられる用
語では、スタックにプッシュされる。スタックポインタ
の値は、そこでスタック130に対するこの現在の状態の
プッシュ動作を反射するために更新される。逆の「PO
P」動作は、ライン134上にPOP信号を受けて行なわれ、
それによりスタックポインタの現行の値によって表わせ
る位置にあるスタック130の内容が、信号ライン136を介
してカウンタ240に伝達されるようにされる。このよう
にポップされた状態値は、カウンタ240の内容に取って
代わる。プッシュおよびポップ動作は、カウンタ240と
スタック130によって受けられるクロック信号により同
期される。

好ましい実施例において、スタック130は第２図には図
示されていないが、内部インクリメンタを用い、それは
カウンタ240から受けたそれぞれの状態計数値を、スタ
ックに記憶される前に、すなわち、PUSH信号が信号ライ
ン132上に断定されるときに、１つ増分する。POP信号が
信号ライン134上に挿入されると、スタック130にストア
された最も最近の値、すなわち状態計数値＋１が、カウ
ンタ240に伝達される。

スタック130の内部にあるバッファ137と３状態バッファ
139は、POP信号を受け、カウンタ240は、制御シーケン
ス動作ORアレイ126によって発生されたLOAD ADDRESS信
号に応答しなくなり、一方POP信号は断定される。POP信
号の断定は、またカウンタ240が、ORアレイ126により発
生されたLOAD信号に関わりなく、内部的にLOAD信号をHI
GHにセットすることを引き起こし、スタック130の内容
は、当業者によって認められるであろうように、それか
ら、３状態バッファ139を介して、カウンタ240に伝達さ
れる。CLR信号のライン266上の断定により、スタックポ
インタの値が、予め定められた値、たとえば０にリセッ
トされるようにされる。

カウンタ240の内容をスタック130にプッシュし、同時
に、カウンタ240にORアレイ126によって発生されたジャ
ンプアドレスをロードすることにより、当業者に認めら
れるであろうように、サブルーチン呼出しが実行され得
る。このようにストアされた状態計数を、スタック130
からカウンタ240に戻してポップすることにより、サブ
ルーチンからのリターンが行なわれ得る。

カウンタ240をロードすることは、カウンタの内容をス
タック130にプッシュすることとは別の動作であること
が強調されるべきである。したがって、スタック130
は、特定の応用において、分岐することなく、状態情報
をストアするために用いられ得る。

好ましい実施例では、スタック130は８レベル深さで、
８までの入れ子形サブルーチンが実行されることを許容
する。この場合のスタックポインタは、当業者に認めら
れるであろうように、モジュロ８モードで動作する。第
１図では図示されていないが、STACK FULLおよびSTACK
EMPTY信号のような、スタック130のステータスを反映
する信号をスタック130は発生することができ、ANDアレ
イ122に与えられて、スタック「オーバーフロー」およ
びスタック「アンダーフロー」になることを防止するた
めに用いられ得る。

この発明のPLC装置100のプログラム動作は、高水準言語
（HLL）構成物を介してなされることが好ましい。PLC10
0内に、高水準なRAM110およびスタック130の回路要素を
提供することは、このプログラム動作と、結果として生
じるプログラムの結果的な理解可能性を容易にする。例
示的なシンタックスが、添付の表に示されている。

表に示されたすべての命令文の意味は、スタック130お
よびRAM110に言及する最後の５つ以外は、関連の、同時
係属中の出願「融通性のあるプログラム可能論理コント
ローラ」にみつけ出されるはずであり、その説明は引用
によりここに援用される。

GOSUBおよびGOSUBR命令文は、それぞれ直接および相対
のサブルーチン呼出しで、GOSUB命令文すなわち第１の
命令の相対アドレスの場合、GOSUBR命令文の場合に、そ
れらは、現行の状態計数をスタックにプッシュし、カウ
ンタ240にサブルーチンの第１の命令の絶対アドレスを
ロードすることにより、スタック130によって実現され
る。RETURN命令文は、GOSUBあるいはGOSUBR命令文の次
に続く呼出しルーチンの点へのリターンを引き起こすた
めにサブルーチンに置かれる。RETURN命令文は、状態計
数をスタック130からカウンタ240にポップすることによ
り実現される。

STORE命令文は、アドレスパラメータを表わすライン112
上の信号およびデータパラメータを表わすライン116上
の信号を受けるRAM110によって実現される。そしてデー
タはRAM110の適切な記憶場所にストアされる。RAMREAD
命令文により、アドレスパラメータによって表わされる
RAM110内の記憶場所の内容を表わす信号が、ANDアレイ1
22にフィードバックされるためにライン118上に発生さ
れるようにされる。光学ビット数パラメータは、記憶場
所内の、読出される特定のビット位置の選択を許容し、
ライン118上に発生された残余の信号は、ZEROに対応す
るために発生される。

この発明のPLC100のRAM110によって行なわれるSTORE命
令文は、ユーザに、RAM110にストアされるデータを、AN
Dアレイ122を介して外部的に更新する能力を与える。こ
のデータは、RAMREAD命令文により取消され、ANDアレイ
122にフィードバックされ得るので、RAM110は、ホスト
中央処理装置（CPU）によって発生されるような、外部
更新可能制御情報の記憶に選択的に用いられ得、PLC100
の動作はこの制御情報に依存して変えられ得る。RAM110
は、このように埋没レジスタ200によって提供される記
憶に加えて、外部データの記憶に備える。RAM110のこの
使用の典型的な応用は、直接メモリアクセス（DMA）コ
ントローラ、割込コントローラおよびビデオコントロー
ラにおいてである。

STOREおよびRAMREAD命令文は、またRAM110が、「スクラ
ッチパッド」として用いられることを許容する。出力発
生ORアレイ124によって発生される信号を用いて、RAM11
0内のいかなる記憶場所も、書込まれ、あるいは読取ら
れ得る。このような記憶場所は、メモリコントローラの
リフレッシュタイマに必要とされるような、別々の独立
した計数およびタイミングチャネルとして用いられ得
る。

この発明の別の実施例は、RAM110を、プログラム可能論
理回路120とともに用いるであろうが、カウンタ240を省
き、それによって、埋没レジスタ200で以外に、データ
を簡単に記憶するためのRAMを有するPALあるいはPLAを
基礎に置く装置を提供する。代わりに、RAM110あるいは
スタック130のどちらかが、カウンタ240を有するPLC装
置とともに単独で用いられ得るだろう。他の変形および
修正が、この発明のプログラム可能論理装置によって提
案されるであろう。またこれらは発明の範囲内である。

【図面の簡単な説明】

第１図はこの発明のプログラム可能論理装置の一実施例
のブロック図であり、プログラム可能論理コンローラ
（PLC）は後入れ先出しスタックとランダムアクセスメ
モリを有する。 第２図はこの発明のプログラム可能論理装置で用いられ
るスタック機構のブロック図である。 図において、100はPLC、110はRAM、120は組合わせ論理
回路、122はプログラム可能ANDアレイ、124は出力発生O
Rアレイ、126は制御シーケンス動作ORアレイ、130はス
タック、140は信号ライン、160は出力マクロセル、16
2、200はレジスタ、240はカウンタ、320はI/Oピンであ
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−54936（ＪＰ，Ａ) 特開 昭60−101642（ＪＰ，Ａ) 特開 昭57−116431（ＪＰ，Ａ)

Claims (30)

【特許請求の範囲】
1. 【請求項１】複数個の外部端子と複数個の入力／出力ポ
   ートを有する論理装置であって、 前記装置の前記外部端子に与えられる信号に応答し、複
   数個の論理信号を発生するためのプログラム可能アレイ
   手段と、 前記論理信号の少くともひとつを受け、計数値をそこか
   らストアし、前記計数値を選択的に増分あるいは減分
   し、そこから前記計数値を示す計数信号を発生するため
   のカウンタ手段と、 前記計数信号と少くともひとつの前記論理信号を受け、
   前記計数値を後入れ先出しスタックに選択的にストア
   し、前記スタックの後入れ内容を除き、そこから前記後
   入れ内容を表わす信号を発生するための手段を含み、 前記カウンタ手段が前記スタック手段によって発生され
   た前記信号も受ける論理装置。
2. 【請求項２】前記プログラム可能アレイ手段によって発
   生された前記複数個の論理信号が複数個のロードアドレ
   ス信号、ロード制御信号およびプッシュおよびポップ信
   号を含み、前記カウンタ手段が前記ロードアドレスおよ
   びロード制御信号にさらに応答し、前記カウンタ手段お
   よび前記スタック手段が前記プッシュおよびポップ信号
   にさらに応答し、 前記ロード制御信号を受けて、前記カウンタ手段が前記
   カウンタ手段の内容を前記ロードアドレスに置き換える
   ようにされ、 前記プッシュ信号を受けて、前記カウンタ手段が前記計
   数値を示す前記信号を発生し、前記信号を前記スタック
   手段にその中に記憶するために導くようにされ、 前記ポップ信号を受けることにより前記スタック手段
   が、前記計数値を除き、そこから信号を発生し、前記信
   号を前記カウンタにその中に記憶するために導くように
   される特許請求の範囲第１項記載の論理装置。
3. 【請求項３】前記プログラム可能アレイ手段により発生
   され前記複数個の論理信号がクリア信号を含み、前記カ
   ウンタ手段が前記クリア信号にさらに応答し、前記クリ
   ア信号を受けて、前記カウンタ手段が、前記カウンタ手
   段の内容を予め定められた計数値に置き換えるようにさ
   れる特許請求の範囲第１項記載の論理装置。
4. 【請求項４】前記スタック手段が前記クリア信号にさら
   に応答し、前記クリア信号を受けて、前記スタック手段
   のすべての内容が除かれようにされる特許請求の範囲第
   ３項記載の論理装置。
5. 【請求項５】各々が前記論理信号のひとつを受け、前記
   論理信号の予め定められたものをストアし、そこから信
   号を前記入力／出力ポートの予め定められた１つに発生
   するための複数個のプログラム可能出力セル手段をさら
   に含む、特許請求の範囲第１項記載の論理装置。
6. 【請求項６】アレイ入力および中間出力を有する第１の
   プログラム可能組合わせアレイ部と、 前記中間出力を入力として受け、かつアレイ出力を有す
   る第２の組合わせアレイ部と、 アドレス入力とデータ入力とデータ出力とを有するラン
   ダムアクセスメモリと、を含み、前記アドレス入力と前
   記データ入力との各々は、前記アレイ出力のそれぞれの
   サブセットに直接接続され、前記データ出力は前記アレ
   イ入力のサブセットに直接接続されており、さらに 複数個の外部端子と複数個の入力／出力ポートとを含
   み、前記外部端子のいくつかは前記アレイ入力のいくつ
   かに結合され、前記アレイは前記アレイ出力に複数個の
   論理信号を出力し、さらに 各々前記論理信号の１つを受け、前記論理信号の予め定
   めるものを格納しそこから信号を発生するための複数個
   の記憶セル手段と、 前記論理信号の少くともひとつを受け、そこから計数値
   をストアし、前記計数値を選択的に増分あるいは減分
   し、前記計数値を示す計数信号をそこから発生するため
   のカウンタ手段を含む論理装置。
7. 【請求項７】各々前記論理信号の１つを受け、前記論理
   信号の予め定めるものを格納し、そこから信号を発生し
   て前記入力／出力ポートの予め定める１つに出力するた
   めの複数個のプログラム可能な出力セル手段をさらに含
   む、特許請求の範囲第６項記載の論理装置。
8. 【請求項８】前記プログラム可能アレイ手段によって発
   生される前記複数個の論理信号がクリア信号を含み、前
   記カウンタ手段が前記クリア信号にさらに応答し、前記
   クリア信号を受けて、前記カウンタ手段が前記カウンタ
   手段の内容を予め定められた計数値に置き換えるように
   される特許請求の範囲第６項記載の論理装置。
9. 【請求項９】前記計数信号と前記論理信号の少くともひ
   とつを受け、前記計数値を後入れ先出しスタックに選択
   的にストアし、前記スタックの後入れ内容を除き、前記
   後入れ内容を示す信号をそこから発生するための手段を
   さらに含み、 前記カウンタ手段が前記スタック手段により発生された
   前記信号も受ける特許請求の範囲第６項記載の論理装
   置。
10. 【請求項１０】前記プログラム可能アレイ手段により発
    生された前記複数個の論理信号が複数個のロードアドレ
    ス信号、ロード制御信号およびプッシュおよびポップ信
    号を含み、前記カウンタ手段が前記ロードアドレスおよ
    びロード制御信号にさらに応答し、前記カウンタ手段と
    前記スタック手段が前記プッシュおよびポップ信号にさ
    らに応答し、前記ロード制御信号を受けて、前記カウン
    タ手段が前記カウンタ手段の内容を前記ロードアドレス
    に置き換えるようにされ、 前記プッシュ信号を受けて、前記カウンタ手段が前記計
    数値を表わす前記信号を発生し、前記信号を前記スタッ
    ク手段にそこに記憶するために導くようにされ、 前記ポップ信号を受けることにより、前記スタック手段
    が前記計数値を除き、信号をそこから発生し、前記信号
    を前記カウンタにそこに記憶するために導くようにされ
    る特許請求の範囲第９項記載の論理装置。
11. 【請求項１１】前記プログラム可能アレイ手段により発
    生される前記複数個の論理信号がクリア信号を含み、前
    記カウンタ手段が前記クリア信号にさらに応答し、前記
    クリア信号を受けて、前記カウンタ手段が前記カウンタ
    手段の内容を予め定められた計数値に置き換えるように
    される特許請求の範囲第９項記載の論理装置。
12. 【請求項１２】前記スタック手段が前記クリア信号にさ
    らに応答し、前記クリア信号を受けて、前記スタック手
    段のすべての内容が除去されるようにされる特許請求の
    範囲第11項記載の論理装置。
13. 【請求項１３】複数個の入力／出力ポートを有するプロ
    グラム可能論理装置であって、 論理信号をダイナミックに発生する複数個のプログラム
    可能論理セル手段と一部分組の論理信号を組合わせ、そ
    こから複数個の組合わせ信号を発生するための第２の複
    数個の第１および第２のプログラム可能組合わせ論理手
    段と、 各々が前記第１のプログラム可能組合わせ論理手段によ
    って発生された前記組合わせ信号のひとつを受け、前記
    組合わせ信号の予め定められたものをストアし、そこか
    ら信号を前記入力／出力ポートの予め定められた１つに
    発生するための複数個のプログラム可能出力セル手段
    と、 各々が前記第２のプログラム可能組合わせ論理手段によ
    り発生された前記組合わせ信号のひとつを受け、前記組
    合わせ信号の予め定めれたものをストアし、信号をそこ
    から発生するための複数個の記憶セル手段と、 前記第２のプログラム可能組合わせ論理手段によって発
    生された前記組合わせ信号の少くともひとつを受け、そ
    こから計数値をストアし、前記計数値を選択的に増分あ
    るいは減分し、そこから前記計数値を表わす計数信号を
    発生するためのカウンタ手段と、 前記計数信号と前記第２のプログラム可能組合わせ論理
    手段により発生された前記組合わせ信号の少くともひと
    つを受け、前記計数値を後入れ先出しスタックに選択的
    にストアし、前記スタックの後入れ内容を除去し、前記
    後入れ内容を表わす信号をそこから発生するための手段
    を含み、 前記カウンタ手段が前記スタック手段により発生された
    前記信号も受けるプログラム可能論理装置。
14. 【請求項１４】前記複数個の論理セル手段が、前記プロ
    グラム可能出力セル手段、前記記憶セル手段および前記
    カウンタ手段の予め定められたものから発生される前記
    信号にさらに応答する特許請求の範囲第13項記載のプロ
    グラム可能論理装置。
15. 【請求項１５】前記第２のプログラム可能組合わせ論理
    手段により発生される前記組合わせ信号が、複数個のロ
    ードアドレス信号、ロード制御信号およびプッシュおよ
    びポップ信号を含み、前記カウンタ手段が前記ロードア
    ドレスおよびロード制御信号にさらに応答し、前記カウ
    ンタ手段と前記スタック手段が前記プッシュおよびポッ
    プ信号にさらに応答し、 前記ロード制御信号を受けて、前記カウンタ手段が、前
    記カウンタ手段の内容を前記ロードアドレスに置き換え
    るようにされ、 前記プッシュ信号を受けて、前記カウンタ手段が、前記
    計数値を表わす前記信号を発生し、前記信号を前記スタ
    ック手段にその中に記憶するために導くようにされ、 前記ポップ信号を受けることにより前記スタック手段が
    前記計数値を除き、そこから信号を発生し、前記信号を
    前記カウンタにその中に記憶するために導くようにされ
    る特許請求の範囲第13項記載のプログラム可能論理装
    置。
16. 【請求項１６】前記第２のプログラム可能組合わせ手段
    により発生される前記組合わせ信号がクリア信号を含
    み、前記カウンタ手段が前記クリア信号にさらに応答
    し、前記クリア信号を受けて、前記カウンタ手段が前記
    カウンタ手段の内容を予め定められた計数値で置き換え
    るようにされる特許請求の範囲第13項記載のプログラム
    可能論理装置。
17. 【請求項１７】前記プログラム可能論理セル手段がプロ
    グラム可能ANDアレイである特許請求の範囲第13項記載
    のプログラム可能論理装置。
18. 【請求項１８】前記第１および第２のプログラム可能組
    合わせ論理手段がプログラム可能ORアレイである特許請
    求の範囲第13項記載のプログラム可能論理装置。
19. 【請求項１９】前記スタック手段が前記クリア信号にさ
    らに応答し、前記クリア信号を受けて、前記スタック手
    段のすべての内容が除去されるようにされる特許請求の
    範囲第16項記載のプログラム可能論理装置。
20. 【請求項２０】前記プログラム可能出力セル手段が、ク
    ロック信号に応答し、前記組合わせ論理信号を受ける、
    前記論理信号をレジスタし、レジスタされた信号をそこ
    から発生するためのレジスタ手段と、 前記論理セル手段により発生される前記論理信号の予め
    定められた１つと、プログラム可能可溶性連結のステー
    タスに応答する、そこから出力可能化信号と出力不能化
    信号を、前記予め定められた論理信号に応答して選択的
    に発生するための出力可能化制御手段と、 前記出力信号を受け、前記出力可能化および不能化信号
    に応答し、そこから前記出力信号を前記予め定められた
    入力／出力ポートに選択的に発生し、前記予め定められ
    た入力／出力ポートで受けられる信号を受けるための入
    力／出力手段を含む特許請求の範囲第13項記載のプログ
    ラム可能論理装置。
21. 【請求項２１】各々が前記論理信号のプログラム可能に
    選択可能であるものを受け、前記論理信号の予め定めら
    れたものをストアし、信号をそこから発生するための複
    数個の記憶セル手段と、 前記論理信号の予め定められたもの、すなわち「デー
    タ」信号を受け、前記データ信号を選択的にストアし、
    前記ストアされたデータを表わす信号を発生するための
    メモリ手段をさらに含む、特許請求の範囲第１項記載の
    論理装置。
22. 【請求項２２】前記プログラム可能アレイ手段が、前記
    プログラム可能出力セル手段、前記記憶セル手段および
    前記メモリ手段の予め定められたものにより発生される
    前記信号にさらに応答する特許請求の範囲第21項記載の
    論理装置。
23. 【請求項２３】前記プログラム可能アレイ手段により発
    生される前記複数個の論理信号が、複数個のメモリアド
    レスおよび書込可能化信号を含み、前記メモリ手段が、
    それぞれが予め定められたアドレスを有する複数個の記
    憶場所を有し、前記メモリ手段が前記メモリアドレスお
    よび書込み可能化信号にさらに応答し、前記書込み可能
    化信号を受けて、前記メモリ手段が、前記アドレス信号
    により表わされるアドレスを有する前記記憶場所の内容
    を前記データに置き換えるようにされる特許請求の範囲
    第21項記載の論理装置。
24. 【請求項２４】集積回路装置の外部端子に与えられる信
    号に応答する第１のプログラム可能な組合わせ論理アレ
    イ部と、前記第１の論理アレイ部からの信号に応答する
    第２の組合わせ論理アレイ部と、状態カウンタと、１よ
    り大なる深さｐの後入れ先出しスタックを有するPAL/PL
    A装置を動作させる方法であって、 前記状態カウンタを所望回数だけカウントさせるように
    する工程と、 前記論理アレイ部をプログラムして、 （ａ） 前記カウンタの内容を前記スタックに伝達する
    工程（「プッシュ」）と、 （ｂ） スタックポインタを（モジュロｐ）増分する工
    程と、 （ｃ） 前記カウンタに所望のジャンプアドレス値をロ
    ードし、前記カウンタのカウント値出力を前記第１のプ
    ログラム可能な組合わせ論理アレイ部に入力として与え
    る工程と、 を行なうサブルーチン読出ステップを実行する信号を発
    生するための工程をさらに含む、方法。
25. 【請求項２５】（ｄ） 前記カウンタに前記スタックの
    トップの内容をロードする工程（ポップ）と、 （ｅ） 前記スタックポインタを（モジュロｐ）減分す
    る工程と からなるサブルーチンリターン工程を、前記論理アレイ
    部により発生された信号に応答して実行する工程をさら
    に含む特許請求の範囲第24項記載の方法。
26. 【請求項２６】前記論理アレイ部により発生された信号
    に応答して、 （ｆ） 前記スタックを予め定められた値でクリアする
    工程 からなるクリア工程を実行する工程をさらに含む特許請
    求の範囲第24項記載の方法。
27. 【請求項２７】アレイ入力および中間出力を有する第１
    のプログラム可能組合わせアレイ部と、 前記中間出力を入力として受け、かつアレイ出力を有す
    る第２の組合わせアレイ部と、 １より大なる深さｐを有し、プッシュ入力と、ポップ入
    力と、状態語入力と、状態語出力とを有する後入れ先出
    しスタックとを含み、前記プッシュ入力は前記アレイ出
    力の第１のアレイ出力を受けるように結合され、前記ポ
    ップ入力は前記アレイ出力の第２のアレイ出力を受ける
    ように結合され、前記スタックは前記プッシュ入力への
    信号に応答して前記状態語入力から状態語を格納し、か
    つ前記ポップ入力への信号に応答して、スタック内に予
    め格納されている状態語を、後入れ先出しの態様で前記
    状態語出力に出力し、さらに 前記アレイ入力のサブセットと、前記スタックの状態語
    入力とにデータ出力を与えるように結合された出力と、
    前記アレイ出力のサブセットまたは前記スタックの状態
    語出力に選択的に結合される入力とを有する状態レジス
    タとを含む、論理装置。
28. 【請求項２８】前記状態レジスタはカウンタを含む、特
    許請求の範囲第27項記載の論理装置。
29. 【請求項２９】前記カウンタはグレイコードカウンタを
    含む、特許請求の範囲第28項記載の論理装置。
30. 【請求項３０】前記スタックはさらに「FULL」出力およ
    び「EMPTY」出力とを有し、前記「FULL」出力および「E
    MPTY」出力はそれぞれ前記アレイ入力を結合されてい
    る、特許請求の範囲第27項記載の論理装置。