JP2743807B2 - 半導体装置のテストモード信号発生回路 - Google Patents
半導体装置のテストモード信号発生回路Info
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- JP2743807B2 JP2743807B2 JP5352437A JP35243793A JP2743807B2 JP 2743807 B2 JP2743807 B2 JP 2743807B2 JP 5352437 A JP5352437 A JP 5352437A JP 35243793 A JP35243793 A JP 35243793A JP 2743807 B2 JP2743807 B2 JP 2743807B2
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のテストモー
ド信号発生回路に関し、特にテストモード解除手段に関
する。
ド信号発生回路に関し、特にテストモード解除手段に関
する。
【０００２】
【従来の技術】従来のこの種の半導体装置のテストモー
ド信号発生回路は、その一例をブロック図で示した図３
（ａ）のようにダイナミック型ランダムアクセスメモリ
におけるＲＡＳオンリーリフレッシュに代表される回路
が知られている。
ド信号発生回路は、その一例をブロック図で示した図３
（ａ）のようにダイナミック型ランダムアクセスメモリ
におけるＲＡＳオンリーリフレッシュに代表される回路
が知られている。
【０００３】このテストモード信号発生回路３は、ある
特定の外部入力クロック信号反転ＲＡＳを供給すること
により内部回路２のテストモードの解除が行なわれる。
特定の外部入力クロック信号反転ＲＡＳを供給すること
により内部回路２のテストモードの解除が行なわれる。
【０００４】この回路の動作説明用の波形図を示した図
３（ｂ）を参照すると、この例はＲＡＳオンリーリフレ
ッシュ信号によりテストモード解除が行なわれる場合を
示している。
３（ｂ）を参照すると、この例はＲＡＳオンリーリフレ
ッシュ信号によりテストモード解除が行なわれる場合を
示している。
【０００５】ＲＡＳオンリーリフレッシュサイクルで
は、反転ＲＡＳ信号がハイレベルおよびロウレベルの変
化をし、反転ＣＡＳ信号はハイレベルの関係にあり、こ
の外部入力信号反転ＲＡＳ信号がテストモード信号発生
回路３に供給されてテスト信号がリセットされ、その出
力信号はロウレベルとなってテストモードの解除をして
いた。
は、反転ＲＡＳ信号がハイレベルおよびロウレベルの変
化をし、反転ＣＡＳ信号はハイレベルの関係にあり、こ
の外部入力信号反転ＲＡＳ信号がテストモード信号発生
回路３に供給されてテスト信号がリセットされ、その出
力信号はロウレベルとなってテストモードの解除をして
いた。
【０００６】
【発明が解決しようとする課題】前述した従来のテスト
モード信号発生回路は、テストモードの解除をＲＡＳオ
ンリーリフレッシュに代表される外部クロック信号単独
で実行するため、メモリテスタの内部から発生するゆ
れ、あるいはノイズ等が原因する波形の歪みにより、予
想し得ないパルス幅の変化が生じることがある。その結
果、意図的なテストモード解除とは関係なくそのテスト
モードが解除されてしまうという欠点があった。
モード信号発生回路は、テストモードの解除をＲＡＳオ
ンリーリフレッシュに代表される外部クロック信号単独
で実行するため、メモリテスタの内部から発生するゆ
れ、あるいはノイズ等が原因する波形の歪みにより、予
想し得ないパルス幅の変化が生じることがある。その結
果、意図的なテストモード解除とは関係なくそのテスト
モードが解除されてしまうという欠点があった。
【０００７】本発明の目的は、上述の欠点に鑑みなされ
たものであり、テストモードをエントリー中に、使用す
るメモリテスタの内部波形の歪みによりテストモードが
解除されることを防止する半導体装置のテストモード信
号発生回路を提供することにある。
たものであり、テストモードをエントリー中に、使用す
るメモリテスタの内部波形の歪みによりテストモードが
解除されることを防止する半導体装置のテストモード信
号発生回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の特徴は、外部か
ら供給される所定のクロック信号に応答して内部回路を
テストモードに設定するテスト信号を出力するための半
導体装置のテストモード信号発生回路において、前記ク
ロック信号以外の外部入力信号と出力側から帰還された
前記テスト信号とを用いて入力データとするクロック同
期のフリップフロップ回路を備え、前記テストモードに
設定後は、前記クロック信号に係わらず前記フリップフ
ロップ回路が前記テスト信号を出力しこの出力状態を前
記テストモード期間中維持するテストモード設定手段を
有することにある。
ら供給される所定のクロック信号に応答して内部回路を
テストモードに設定するテスト信号を出力するための半
導体装置のテストモード信号発生回路において、前記ク
ロック信号以外の外部入力信号と出力側から帰還された
前記テスト信号とを用いて入力データとするクロック同
期のフリップフロップ回路を備え、前記テストモードに
設定後は、前記クロック信号に係わらず前記フリップフ
ロップ回路が前記テスト信号を出力しこの出力状態を前
記テストモード期間中維持するテストモード設定手段を
有することにある。
【０００９】また、前記テストモード設定手段は、前記
外部入力信号を所定の入力回路を介して入力し、前記入
力回路出力と前記帰還された前記テスト信号との排他的
論理和手段により得られた一致出力を前記フリップフロ
ップ回路で前記クロック信号に同期して読み込むととも
に前記テスト信号として出力しかつ前記排他的論理和手
段の入力に帰還することにより読み込み後の前記クロッ
ク信号の変化に係わらず前記テスト信号の出力状態維持
の保持ループを形成する構成を備え、前記出力状態は、
前記テストモード期間中に再び前記外部入力信号が供給
されたときのみ解除することができる。
外部入力信号を所定の入力回路を介して入力し、前記入
力回路出力と前記帰還された前記テスト信号との排他的
論理和手段により得られた一致出力を前記フリップフロ
ップ回路で前記クロック信号に同期して読み込むととも
に前記テスト信号として出力しかつ前記排他的論理和手
段の入力に帰還することにより読み込み後の前記クロッ
ク信号の変化に係わらず前記テスト信号の出力状態維持
の保持ループを形成する構成を備え、前記出力状態は、
前記テストモード期間中に再び前記外部入力信号が供給
されたときのみ解除することができる。
【００１０】さらに、前記入力回路は、前記高電圧を複
数個の直列接続されたトランジスタと高抵抗素子とで分
圧した電圧で、かつ次段に接続される前記排他的論理和
手段のしきい値以上の電圧レベルを出力する構成、およ
び複数の任意のアドレス信号から１信号を出力する組み
合せ回路からなる構成の少なくとも一方を備えることも
できる。
数個の直列接続されたトランジスタと高抵抗素子とで分
圧した電圧で、かつ次段に接続される前記排他的論理和
手段のしきい値以上の電圧レベルを出力する構成、およ
び複数の任意のアドレス信号から１信号を出力する組み
合せ回路からなる構成の少なくとも一方を備えることも
できる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１２】図１（ａ）は本発明の第１の実施例を示す
ブロック図、図１（ｂ）はその回路図であり、図１
（ｃ）はその動作説明用波形図である。
ブロック図、図１（ｂ）はその回路図であり、図１
（ｃ）はその動作説明用波形図である。
【００１３】図１（ａ）を参照すると、テストモード信
号発生回路１は一方の入力端子にクロック信号以外の外
部入力信号が供給され、他方の入力端子にはクロック信
号φR 供給され、その出力端子からテスト信号が内部回
路２に供給される。
号発生回路１は一方の入力端子にクロック信号以外の外
部入力信号が供給され、他方の入力端子にはクロック信
号φR 供給され、その出力端子からテスト信号が内部回
路２に供給される。
【００１４】また、図１（ｂ）を参照すると、このテス
トモード信号発生回路１の具体的な構成の一例が示され
ている。すなわち、外部から供給されるクロック信号以
外の外部入力信号を次段の回路を構成する半導体素子の
しきい値以上の電源電圧レベルに変換する入力回路１０
とＥｘｃｌｕｓｉｖｅ−ＯＲ１１とＤ型フリップフロッ
プ回路１２とを備え、入力回路１０の出力端子がＥｘｃ
ｌｕｓｉｖｅ−ＯＲ１１の一方の入力端子に接続され、
Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の出力端子はＤ型フリッ
プフロップ回路１２のデータ信号入力端子Ｄに接続され
る。
トモード信号発生回路１の具体的な構成の一例が示され
ている。すなわち、外部から供給されるクロック信号以
外の外部入力信号を次段の回路を構成する半導体素子の
しきい値以上の電源電圧レベルに変換する入力回路１０
とＥｘｃｌｕｓｉｖｅ−ＯＲ１１とＤ型フリップフロッ
プ回路１２とを備え、入力回路１０の出力端子がＥｘｃ
ｌｕｓｉｖｅ−ＯＲ１１の一方の入力端子に接続され、
Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の出力端子はＤ型フリッ
プフロップ回路１２のデータ信号入力端子Ｄに接続され
る。
【００１５】Ｄ型フリップフロップ回路１２のクロック
信号入力端子ＣにはクロックφR が供給され、その出力
端子ＱがＥｘｃｌｕｓｉｖｅ−ＯＲ１１の他方の入力端
子に接続されるとともに出力信号ＴＥＳＴとしてテスト
モードのときハイレベルを、テストモード解除のときロ
ウレベルを出力する。
信号入力端子ＣにはクロックφR が供給され、その出力
端子ＱがＥｘｃｌｕｓｉｖｅ−ＯＲ１１の他方の入力端
子に接続されるとともに出力信号ＴＥＳＴとしてテスト
モードのときハイレベルを、テストモード解除のときロ
ウレベルを出力する。
【００１６】入力回路１０は、トランジスタＴＲ１〜Ｔ
Ｒｎと高抵抗素子Ｒとの直列接続回路であり、ＴＲｎお
よび高抵抗素子Ｒの接続点Ａから分圧された電圧を出力
する構成になっている。
Ｒｎと高抵抗素子Ｒとの直列接続回路であり、ＴＲｎお
よび高抵抗素子Ｒの接続点Ａから分圧された電圧を出力
する構成になっている。
【００１７】次に、その動作を説明する。外部からクロ
ック信号以外の外部入力信号としてスーパーボルテージ
信号（ＳＶＴ）が供給される。入力信号ＳＶＴは、８〜
１２Ｖの高電圧信号であり、本実施例ではＤＲＡＭを一
例として用いているので、このＤＲＡＭの内部で使用さ
れている信号電圧である。
ック信号以外の外部入力信号としてスーパーボルテージ
信号（ＳＶＴ）が供給される。入力信号ＳＶＴは、８〜
１２Ｖの高電圧信号であり、本実施例ではＤＲＡＭを一
例として用いているので、このＤＲＡＭの内部で使用さ
れている信号電圧である。
【００１８】入力信号ＳＶＴが、その電圧緩和の役割り
をもつ入力回路１０により次段の半導体素子を駆動する
に必要なしきい値レベルまで降圧される。
をもつ入力回路１０により次段の半導体素子を駆動する
に必要なしきい値レベルまで降圧される。
【００１９】テストモード時には入力信号ＳＶＴは供給
されていないので、ＴＲ１〜ＴＲｎは非導通状態にあ
り、接続点Ａの電位は高抵抗素子Ｒにより接地電位でロ
ウレベルになっている。
されていないので、ＴＲ１〜ＴＲｎは非導通状態にあ
り、接続点Ａの電位は高抵抗素子Ｒにより接地電位でロ
ウレベルになっている。
【００２０】またテストモード時にテストモード信号発
生回路１から出力されるテスト信号はハイレベルである
から、Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の入力点Ｃに帰還
される信号もハイレベルであり、このハイレベルおよび
接続点Ａのロウレベルの２つの信号のＥｘｃｌｕｓｉｖ
ｅ−ＯＲの論理をとったその出力点Ｂの電圧レベルはハ
イレベルである。
生回路１から出力されるテスト信号はハイレベルである
から、Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の入力点Ｃに帰還
される信号もハイレベルであり、このハイレベルおよび
接続点Ａのロウレベルの２つの信号のＥｘｃｌｕｓｉｖ
ｅ−ＯＲの論理をとったその出力点Ｂの電圧レベルはハ
イレベルである。
【００２１】このハイレベルが供給されるＤ型フリップ
フロップ回路１２の動作により、このテストモード期間
はクロックφR がどのように変化しても出力されるテス
ト信号はハイレベルを維持し、したがって、テストモー
ドにエントリーしたままの状態を保つことになる。
フロップ回路１２の動作により、このテストモード期間
はクロックφR がどのように変化しても出力されるテス
ト信号はハイレベルを維持し、したがって、テストモー
ドにエントリーしたままの状態を保つことになる。
【００２２】次に、テストモードを解除する場合は、入
力信号ＳＶＴが供給されてハイレベルとなり、トランジ
スタＴＲ１〜ＴＲｎが導通状態になるので、このｎ個の
トランジスタと高抵抗素子Ｒとにより分圧されて接続点
Ａの電圧はハイレベルとなる。
力信号ＳＶＴが供給されてハイレベルとなり、トランジ
スタＴＲ１〜ＴＲｎが導通状態になるので、このｎ個の
トランジスタと高抵抗素子Ｒとにより分圧されて接続点
Ａの電圧はハイレベルとなる。
【００２３】このとき、テストモード信号発生回路１か
ら出力されるテスト信号はまだハイレベルにあるので、
Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の入力点Ｃに帰還される
信号もハイレベルであり、この２つの信号のＥｘｃｌｕ
ｓｉｖｅ−ＯＲの論理をとったその出力点Ｂの電圧レベ
ルはロウレベルとなる。
ら出力されるテスト信号はまだハイレベルにあるので、
Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の入力点Ｃに帰還される
信号もハイレベルであり、この２つの信号のＥｘｃｌｕ
ｓｉｖｅ−ＯＲの論理をとったその出力点Ｂの電圧レベ
ルはロウレベルとなる。
【００２４】このロウレベルが供給されるＤ型フリップ
フロップ回路１２は、このテストモード期間はクロック
φR のロウレベルからハイレベルへの立ち上りのタイミ
ングに応答して出力されるテスト信号はロウレベルに遷
移し、テストモードの解除が行なわれる。
フロップ回路１２は、このテストモード期間はクロック
φR のロウレベルからハイレベルへの立ち上りのタイミ
ングに応答して出力されるテスト信号はロウレベルに遷
移し、テストモードの解除が行なわれる。
【００２５】以上述べたように、本発明のテストモード
信号発生回路１は、入力信号ＳＶＴが供給された状態で
所定のクロックφR を供給することによりテストモード
の解除が行なわれるので、メモリテスタの内部で発生す
るゆれあるいはノイズで誤動作するのを低減できる。
信号発生回路１は、入力信号ＳＶＴが供給された状態で
所定のクロックφR を供給することによりテストモード
の解除が行なわれるので、メモリテスタの内部で発生す
るゆれあるいはノイズで誤動作するのを低減できる。
【００２６】次に、第２の実施例の回路図を示した図２
を参照すると、このテストモード信号発生回路１が第１
の実施例と異なる点は、入力回路２０が組合せ回路で構
成されたことである。すなわち、入力信号Ａｉはインバ
ータ２１を介してＮＯＲ２２の一方の入力端に、他の入
力信号ＡｊおよびＡｋはＮＯＲ２２の他の２つの入力端
にそれぞれ接続されその出力端をＡ点とする。それ以外
の構成は第１の実施例と同一であり、同一構成要素には
同一の符号を付して同一部分の構成および動作の説明は
省力する。
を参照すると、このテストモード信号発生回路１が第１
の実施例と異なる点は、入力回路２０が組合せ回路で構
成されたことである。すなわち、入力信号Ａｉはインバ
ータ２１を介してＮＯＲ２２の一方の入力端に、他の入
力信号ＡｊおよびＡｋはＮＯＲ２２の他の２つの入力端
にそれぞれ接続されその出力端をＡ点とする。それ以外
の構成は第１の実施例と同一であり、同一構成要素には
同一の符号を付して同一部分の構成および動作の説明は
省力する。
【００２７】再び図２を参照すると、入力信号Ａｉ、Ａ
ｊおよびＡｋは任意のアドレス信号であり、同図ではＡ
ｉにしかインバータ２１が接続されていないがアドレス
デーダに応じてＡｉ、ＡｊおよびＡｋのいずれにも付加
または削除される。
ｊおよびＡｋは任意のアドレス信号であり、同図ではＡ
ｉにしかインバータ２１が接続されていないがアドレス
デーダに応じてＡｉ、ＡｊおよびＡｋのいずれにも付加
または削除される。
【００２８】テストモード時、Ａ点の電位はロウレベル
にあるものとし、テストモード解除を行なう場合を考え
る。任意のアドレス信号がそれぞれ１，０，０（１はハ
イレベル、０はロウレベル）とすると、入力信号Ａｉは
インバータ２１で反転されるので、次段のＮＯＲ２２の
入力はそれぞれ０，０，０レベルとなりＮＯＲの論理に
よってＡ点の電位はハイレベルとなる。
にあるものとし、テストモード解除を行なう場合を考え
る。任意のアドレス信号がそれぞれ１，０，０（１はハ
イレベル、０はロウレベル）とすると、入力信号Ａｉは
インバータ２１で反転されるので、次段のＮＯＲ２２の
入力はそれぞれ０，０，０レベルとなりＮＯＲの論理に
よってＡ点の電位はハイレベルとなる。
【００２９】したがって、第１の実施例で説明したよう
に、接続点Ａがハイレベルに変化することによりテスト
信号がロウレベルに変化してテストモードの解除が行な
われる。
に、接続点Ａがハイレベルに変化することによりテスト
信号がロウレベルに変化してテストモードの解除が行な
われる。
【００３０】以上述べたように、本実施例は任意のアド
レスのアドレスデータによりテストモード解除が行なわ
れ、また、これらアドレスデータの組み合せは入力回路
のインバータの付加または直接入力とするかにより自由
に変更できる。
レスのアドレスデータによりテストモード解除が行なわ
れ、また、これらアドレスデータの組み合せは入力回路
のインバータの付加または直接入力とするかにより自由
に変更できる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体装
置のテスト信号発生回路は、クロック信号以外の外部入
力信号をテストモード解除のための所定のタイミング変
化をもたせた信号としたときにのみ、出力のテスト信号
を制御できるようにした。
置のテスト信号発生回路は、クロック信号以外の外部入
力信号をテストモード解除のための所定のタイミング変
化をもたせた信号としたときにのみ、出力のテスト信号
を制御できるようにした。
【００３２】したがって、外部入力クロック信号だけで
は出力のテスト信号を制御できないので、メモリテスタ
内部の信号波形のゆれ、あるいはノイズ等の原因により
予想し得ないパルス幅の変化が発生しても、クロック信
号以外の外部入力信号がテストモード解除のための所定
の条件をもった信号のとき以外は、テストモードが解除
されないという効果を有する。
は出力のテスト信号を制御できないので、メモリテスタ
内部の信号波形のゆれ、あるいはノイズ等の原因により
予想し得ないパルス幅の変化が発生しても、クロック信
号以外の外部入力信号がテストモード解除のための所定
の条件をもった信号のとき以外は、テストモードが解除
されないという効果を有する。
【図１】（ａ）本発明の第１の実施例を示すブロック図
である。 （ｂ）（ａ）に示したテストモード信号発生回路１の回
路図である。 （ｃ）（ｂ）図のテストモード信号発生回路１の動作説
明用波形図である。
である。 （ｂ）（ａ）に示したテストモード信号発生回路１の回
路図である。 （ｃ）（ｂ）図のテストモード信号発生回路１の動作説
明用波形図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】（ａ）従来のテストモード信号発生回路の一例
を示すブロック図である。 （ｂ）（ａ）に示したテストモード信号発生回路の動作
説明用波形図である。
を示すブロック図である。 （ｂ）（ａ）に示したテストモード信号発生回路の動作
説明用波形図である。
１ テストモード信号発生回路 ２ 内部回路 １０ 入力回路 １１ Ｅｘｃｌｕｓｉｖｅ−ＯＲ １２ Ｄ型フリップフロップ回路 ２１ インバータ ２２ ＮＯＲ ＴＲ１〜ＴＲｎ トランジスタ Ｒ 高抵抗素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04
Claims (3)
- 【請求項１】 外部から供給される所定のクロック信号
に応答して内部回路をテストモードに設定するテスト信
号を出力するための半導体装置のテストモード信号発生
回路において、前記クロック信号以外の外部入力信号と
出力側から帰還された前記テスト信号とを用いて入力デ
ータとするクロック同期のフリップフロップ回路を備
え、前記テストモードに設定後は、前記クロック信号に
係わらず前記フリップフロップ回路が前記テスト信号を
出力しこの出力状態を前記テストモード期間中維持する
テストモード設定手段を有することを特徴とする半導体
装置のテストモード信号発生回路。 - 【請求項２】 前記テストモード設定手段は、前記外部
入力信号を所定の入力回路を介して入力し、前記入力回
路出力と前記帰還された前記テスト信号との排他的論理
和手段により得られた一致出力を前記フリップフロップ
回路で前記クロック信号に同期して読み込むとともに前
記テスト信号として出力しかつ前記排他的論理和手段の
入力に帰還することにより読み込み後の前記クロック信
号の変化に係わらず前記テスト信号の出力状態維持の保
持ループを形成する構成を備え、前記出力状態は、前記
テストモード期間中に再び前記外部入力信号が供給され
たときのみ解除される請求項１記載の半導体装置のテス
トモード信号発生回路。 - 【請求項３】 前記入力回路は、前記高電圧を複数個の
直列接続されたトランジスタと高抵抗素子とで分圧した
電圧で、かつ次段に接続される前記排他的論理和手段の
しきい値以上の電圧レベルを出力する構成、および複数
の任意のアドレス信号から１信号を出力する組み合せ回
路からなる構成の少なくとも一方を備えた請求項２記載
の半導体装置のテストモード信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352437A JP2743807B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置のテストモード信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352437A JP2743807B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置のテストモード信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07198803A JPH07198803A (ja) | 1995-08-01 |
| JP2743807B2 true JP2743807B2 (ja) | 1998-04-22 |
Family
ID=18424076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352437A Expired - Lifetime JP2743807B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置のテストモード信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743807B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3537087B2 (ja) | 2000-09-29 | 2004-06-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及び半導体装置の検査方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572297A (ja) * | 1991-09-17 | 1993-03-23 | Nec Corp | 半導体集積回路 |
-
1993
- 1993-12-29 JP JP5352437A patent/JP2743807B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07198803A (ja) | 1995-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980106 |