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PATENTANSPRÜCHE
1. Verfahren zur Steuerung des Zugriffs des Prozessors einer Datenverarbeitungsanlage zu deren unterschiedliche Speicherzykluszeiten aufweisenden Speichereinheiten, wobei der Prozessor zur taktgerechten Steuerung des Ablaufes verschiedener Arbeitszyklen mit Taktimpulsen aus einem Taktgeber beaufschlagt wird, deren Zuführung zur Anpassung der Zykluszeit des Prozessors an die Zykluszeit der jeweils angesteuerten Speichereinheit durch Wirksamschaltung eines Unterdrückungsgliedes unterbunden wird, dadurch gekennzeichnet, dass bei Ansteuerung einer Speichereinheit, deren Zykluszeit nicht an die Zykluszeit des Prozessors (P) angepasst ist, das Unterdrückungsglied (UG) durch den jeweils innerhalb eines Einschreibe- oder Auslesezyklus erscheinenden Einschreibe- bzw.
Auslesebefehl wirksam geschaltet wird und solange wirksam geschaltet bleibt, bis die betreffende Speicher einheit eine das Ende des Einschreibe- bzw. Auslesevorganges anzeigende Rückmeldung angibt.
2. Anwendung des Verfahrens nach Anspruch 1 in einer programmgesteuerten Fernmeldeanlage.
Die vorliegende Erfindung betrifft ein Verfahren zur Steuerung des Zugriffs des Prozessors einer Datenverarbeitungsanlage zu deren unterschiedliche Speicherzykluszeiten aufweisenden Speichereinheiten, wobei der Prozessor zur taktgerech ten Steuerung des Ablaufes verschiedener Arbeitszyklen mit Taktimpulsen aus einem Taktgeber beaufschlagt wird, deren Zuführung zur Anpassung der Zykluszeit des Prozessors an die Zykluszeit der jeweils angesteuerten Speichereinheit durch Wirksamschaltung eines Unterdrückungsgliedes unterbunden wird.
In vielen Gebieten der modernen Technik gelangen in vermehrtem Masse Prozessorsysteme zum Einsatz, die steuerungs technische Aufgaben zu übernehmen haben. In modernen Tele phoniesystemen beispielsweise können je nach Aufgabe der wichtigsten Einrichtungen - den Konzentratoren und den Einrichtungen für Übertragungen, Vermittlung und Betrieb - verschiedenartige Prozessoren eingesetzt werden. Die Forderungen nach neuen Möglichkeiten für Teilnehmer und Betrieb bedingen die Speicherung grosser Datenmengen und die Abwicklung aufwendiger Auswertevorgänge. Die gespeicherten Daten und Programme befähigen einen Prozessor, im Zusammenwirken mit einem Speicherwerk und mit Ein4Ausga beeinheiten verschiedene, innerhalb einer Fernmeldeanlage anfallende Steuer-, Überwachungs- und Betriebsfunktionen aus zuführen.
Im Speicherwerk, das in der Regel aus einer Mehrzahl von Speichereinheiten besteht, sind die zur Durchführung von Vermittlungsvorgängen erforderlichen Daten sowie die zu deren Verarbeitung notwendigen Programme enthalten. Über die Ein4Ausgabeeinheiten findet der Datenaustausch mit den vermittlungstechnischen Einrichtungen statt. Der Prozessor selbst besteht aus einem die Befehle interpretierenden und deren Ausführung steuernden Programmleit- oder Steuerwerk sowie einem die zur Durchführung von Vermittlungsvorgängen notwendigen Rechenoperationen ausführenden Rechenwerk.
Das erwähnte Speicherwerk kann Speichereinheiten mit unterschiedlichen Zykluszeiten aufweisen. Die Zykluszeit eines Speichers ist die Zeitspanne, die zwischen den Beginnzeitpunkten zweier aufeinanderfolgender gleichartiger und zyklisch wiederkehrender Ein- bzw. Ausspeichervorgänge (Schreibbzw. Lesevorgänge) liegt Der zwischen diesen beiden Zeitpunkten ablaufende Vorgang entspricht einem Speicherzyklus, zu dessen Ablauf in der Regel eine Reihe von Steuerimpulsen notwendig ist, die in einer bestimmten Reihenfolge und zu bestimmten Zeitpunkten auftreten müssen und die von einer sogenannten Ablaufsteuereinrichtung erzeugt werden.
Der Prozessor muss sich auch bei hoher eigener Arbeitsgeschwindigkeit den Möglichkeiten der von ihm angesteuerten Speichereinheiten anpassen, deren Arbeitsgeschwindigkeit durch ihre Speicherzykluszeit bestimmt ist Voraussetzung für eine einwandfreie synchrone Zusammenarbeit zwischen dem Speicherwerk und dem Prozessor ist deshalb, dass die Arbeitszykluszeit des Prozessors, das heisst die vom Prozessor zur Abwicklung eines bestimmten Vorganges notwendige Zeit und die Zykluszeit der am jeweiligen Vorgang beteiligten Speichereinheit aufeinander abgestimmt sind.
Aus der deutschen Auslegeschrift 2045623 ist bereits eine Schaltungsanordnung bekannt, die eine synchrone Zusammenarbeit zwischen Prozessor und Speicherwerk ermöglicht. Bei dieser Anordnung ist zwischen der Ablaufsteuereinrichtung, die den Ablauf eines Mikroprogrammschrittes in einer der kürzesten Speicherzykluszeit entsprechenden Zeitspanne bewirkt, und einem ständig Taktimpulse erzeugenden und die Ablaufsteuereinrichtung mit Taktimpulsen beaufschlagenden Impulsgenerator ein Schalter eingefügt, der jeweils bei Ansteuerung eines Speicherelementes des Speicherwerks für eine Zeitspanne, welche der Differenz zwischen der Speicherzykluszeit der das angesteuerte Speicherelement enthaltenden Speichereinheit und der kürzesten Speicherzykluszeit entspricht, gesperrt wird.
Um bei dieser Anordnung die Zeitspanne, während der der Schalter gesperrt bleiben muss, festlegen zu können, müssen die Zykluszeiten der vom Prozessor angesteuerten Speichereinheiten bekannt sein. Es sind dann auch spezielle Schaltmittel vorzusehen, die bei Ansteuerung einer Speichereinheit die Sperrung des Schalters während der für diese Speichereinheit zutreffenden Zeitspanne veranlassen. Bekanntlich ist die zum Auslesen einer Information aus einem Speicher notwendige Zeit, die Lesezykluszeit (read cycle time), wesentlich kürzer als die zum Einschreiben einer Information in einen Speicher notwendige Zeit (write cycle time). Bei der erwähnten bekannten Anordnung müsste daher die zur jeweiligen Sperrung des Schalters erforderliche Zeitspanne aufgrund der kürzesten Einschreibezykluszeit festgelegt werden.
Da in der Regel die Anzahl der Auslesevorgänge bei derartigen Systemen bedeutend grösser als die Anzahl der Einschreibevorgänge ist, hat dies zur Folge, dass die bekannte Anordnung beim Auslesen von Informationen aus einem Speicher jeweils mehr Zeit beansprucht, als dazu eigentlich notwendig wäre.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art anzugeben, das diese Nachteile nicht aufweist Die Lösung dieser Aufgabe gelingt mit einem Verfahren, wie es im Anspruch 1 angegeben ist
Die Erfindung bringt den Vorteil mit sich, dass beliebige Speichereinheiten unabhängig von ihrer Zykluszeit an den Prozessor angeschlossen werden können und dass die Unterdrükkung der Taktimpulse während einer die synchrone Zusammenarbeit zwischen Prozessor und Speicherwerk gewährleistenden Zeitspanne mit einem geringen Aufwand ermöglicht wird.
Anhand einer Zeichnung wird nachfolgend die Erfindung beispielsweise näher erläutert Es zeigt:
Figur 1 zentrale Funktionseinheiten einer programmgesteuerten Fernmeldevermittlungsanlage,
Figur 2 ein Impulsdiagramm zur Erläuterung des Ablaufes eines durch einen Prozessor gesteuerten Einschreibevorganges in einen Speicher.
In Figur list das Prinzip eines Mikrocomputersystems, wie es in programmgesteuerten Fernmeldevermittlungsanlagen Verwendung finden kann, dargestellt. Es sind nur die zum Verständnis der Erfindung notwendigen Einzelheiten eines derarti
gen Systems gezeigt. Die zentrale Einheit dieses Systems ist ein Prozessor P, der aus einem Steuerwerk STW und einem Rechenwerk RW besteht Im Rechenwerk RW werden die zur Durchführung von Vermittlungsvorgängen notwendigen Operationen ausgeführt, während das Steuerwerk STW für die Aus führung der Befehle sorgt, die der Prozessor P empfängt. Ein Taktgeber TG versorgt den Prozessor P mit Taktimpulsen.
Diese Taktimpulse steuern eine Ablaufsteuereinrichtung, die zur Steuerung des Ablaufs der verschiedenen Vorgänge, zum Beispiel eines Speicherzyklus, eine Reihe von Steuerimpulsen in bestimmter Reihenfolge und zu bestimmten Zeitpunkten abgibt. Zwischen dem Taktgeber TG und dem Prozessor P ist ein Unterdrückungsglied UG eingefügt, bei dessen Wirksamschaltung die Zuführung von Taktimpulsen zum Prozessor P unterbunden wird.
Der Prozessor P ist über ein Bussystem B mit einem ersten Speicher ASP und einem zweiten Speicher VSP sowie mit einer Ein4Ausgabeinheit EA verbunden. Im ersten Speicher ASP sind die zur Abwicklung von Vermittlungsvorgängen in der Vermittlungsanlage notwendigen Arbeitsanweisungen, das heisst die zur Abwicklung dieser Vorgänge erforderlichen Befehlsfolgen enthalten, während im zweiten Speicher VSP die zur Vermittlung notwendigen Daten eingespeichert sind.
Die Ein4Ausgabeeinheit EA bildet die Schnittstelle zur Aus senwelt, über die der Datenaustausch mit Einrichtungen der Vermittlungsanlage erfolgt Sie enthält die zur selbständigen Steuerung des Datenverkehrs zwischen dem Speicherwerk unc der Peripherie notwendigen Schaltungsmittel. Die ausschliesslich durch den Prozessor P aktivierte Bussystem B gestattet die Übertragung von Daten vom Prozessor P zu den angeschlossenen Einheiten, und zwar in einer oder in beiden Richtungen.
Das Bussystem Bbesteht aus einem Adressbus, einem Steuerbus und einem Datenbus. Mit Hilfe des Adressbusses kann der Prozessor P Speicherzellen in den genannten Speichern oder die Ein4Ausgabeeinheit EA adressieren. Über den Steuerbus gelangen Anweisungen des Prozessors P an die Speicher oder an die Ein4Ausg'abeeinheft EA. Über den Datenbus holt sich der Prozessor P Befehle aus dem ersten Speicher ASP, liefert die Ergebnisse einer Rechenoperation an die Vermittlungstechnik oder erhält von dieser Daten übermittelt.
Der Prozessor P ist ferner über Leitungen W und R mit den beiden Speichern ASP und VSP verbunden. Über die Leitung W wird innerhalb eines Einschreibezyklus der Schreibbefehl und über die Leitung R innerhalb eines Auslesezyklus der Auslesebefehl an den betreffenden Speicher übertragen. Im weiteren ist der Prozessor P noch über eine Leitung 5 mit dem Unterdrückungsglied UG verbunden, welches seinerseits über eine weitere Leitung T mit den beiden Speichern ASP und VSP verbunden ist. Die Bedeutung der beiden letztgenannten Leitungen S, T wird aus der nachfolgenden Beschreibung der Wirkungsweise des Systems ersichtlich. Diese wird anhand eines in Figur 2 dargestellten Impulsdiagrammes erläutert.
Es sei angenommen, dass zur Abwicklung eines Einschreibe- oder Auslesezyklus für einen der beiden Speicher ASP, VSP drei Taktimpulse (n- 1, n, n+ 1 in Figur 2a) vom Taktgenerator TG erforderlich sind; die Speicherzykluszeit des betreffenden Speichers sei jedoch länger als die durch diese drei Taktimpulse gegebene Arbeitszykluszeit des Prozessors P.
Soll beispielsweise eine Information in einen Speicher eingeschrieben werden, dann wird mit einem ersten Taktimpuls die Adresse (Figur 2b) des betreffenden Speicherplatzes auf den Adressbus gegeben, mit einem zweiten Taktimpuls wird die ein zulesende Information auf dem Datenbus bereitgestellt (Figur 2c) und mit einem dritten Taktimpuls der Einschreibebefehl (Figur 2d) zum Einschreiben der Information in den Speicher gegeben. Das Erscheinen des Einschreibebefehls hat zugleich die Wirksamschaltung des Unterdrückungsgliedes UG über die Leitung 5 zur Folge, das heisst die Zuführung von weiteren Taktimpulsen aus dem Taktgenerator TG zum Prozessor P wird unterbunden.
Das Unterdrückungsglied UG kann beispielsweise aus einem durch eine bistabile Kippstufe betätigten Schalter bestehen, wobei die Kippstufe bei Wirksamschaltung des Unterdrückungsgliedes UG gesetzt wird (Figur 2e) und dadurch den Schalter öffnet. Sobald der eingeleitete Einschreibevorgang beendet ist, gibt der betreffende Speicher über die Leitung T eine entsprechende Rückmeldung (Figur 2f) ab, die das Unterdrückungsglied UG unwirksam schaltet (Figur 2e), so dass der nächstfolgende Taktimpuls (n+3 in Figur 2g) für einen anschliessenden Arbeitszyklus des Prozessors P wiederum zur Verfügung steht, nachdem der unmittelbar vorangehende (n+2Ste Taktimpuls unterdrückt worden ist Die Rückmeldung kann durch die Steuerung des betreffenden Speichers oder mittels einer diesem Speicher zugeordneten Logikschaltung erzeugt werden.
In Figur 2 ist der zeitliche Verlauf der verschiedenen Signale lediglich qualitativ wiedergegeben; allfällige schaltungstechnisch bedingte Verzögerungen sind darin nicht berücksichtigt.
Wenn die Arbeitszykluszeit des Prozessors P hingegen auf die Zykluszeit des angesteuerten Speichers abgestimmt ist, dann wird das Unterdrückungsglied UG, nachdem es durch den Einschreibebefehl wirksam geschaltet worden ist, spätestens mit dem Eintreffen des (n+2Sten Taktimpulses durch ein das Ende des Einschreibevorganges anzeigendes Rückmeldesignal wieder unwirksam geschaltet, so dass in diesem Fall keine Taktimpulse unterdrückt werden.
Wenn im Ausführungsbeispiel gemäss Figur 1 angenommen wird, dass die Zykluszeit des ersten Speichers ASP auf die Arbeitszykluszeit des Prozessors P abgestimmt ist, diejenige des zweiten Speichers VSP hingegen nicht, dann kann bei Ansteuerung eines dieser beiden Speicher in einer Weiterbildung der Erfindung beispielsweise durch Auswertung der Adresse des angesteuerten Speichers jeweils ermittelt werden, ob es sich um einen Speicher mit auf die Arbeitszykluszeit des Prozessors P abgestimmter Speicherzykluszeit handelt oder nicht. Trifft ersteres zu, dann kann zum vornherein von einer Anschaltung des Unterdrückungsgliedes UG abgesehen werden. Die erwähnte Steuerung bzw. Logikschaltung zur Erzeugung der Rückmeldung ist dann bei diesen Speichern nicht notwendig.
Die anhand eines Einschreibevorganges in einen Speicher beschriebene Erfindung ist selbstverständlich in gleicher Weise auch auf einen Auslesevorgang anwendbar. Die Erfindung ist ferner auch anwendbar auf einen zwischen dem in Figur 1 gezeigten Rechnersystem und nicht angegebenen peripheren Einrichtungen abzuwickelnden Datenverkehr. Diese peripheren Einrichtungen können beispielsweise periphere Speicher sowie Ein4Ausgabegeräte umfassen, die ebenfalls über das Bussystem B mit dem Prozessor P verbunden sind. Voraussetzung für die Anwendung des erfindungsgemässen Verfahrens zur Anpassung der unterschiedlichen Arbeitsgeschwindigkeiten ist dabei lediglich, dass auch diese peripheren Einrichtungen eine das Ende eines Vorganges anzeigende Rückmeldung abzugeben vermögen.
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PATENT CLAIMS
1. A method for controlling the access of the processor of a data processing system to its storage units having different storage cycle times, the processor being acted upon by clock pulses from a clock generator for the timely control of the course of various work cycles, the supply thereof for adapting the cycle time of the processor to the cycle time of the respectively controlled one Memory unit is prevented by activating a suppression element, characterized in that when a memory unit is activated, the cycle time of which is not matched to the cycle time of the processor (P), the suppression element (UG) is generated by the enrollment or readout cycle that appears within a write or read cycle.
Readout command is activated and remains activated until the memory unit in question indicates a feedback indicating the end of the write-in or readout process.
2. Application of the method according to claim 1 in a program-controlled telecommunications system.
The present invention relates to a method for controlling the access of the processor of a data processing system to its storage units having different storage cycle times, wherein the processor is charged with clock pulses from a clock generator to control the sequence of different work cycles according to the clock, the supply thereof for adapting the cycle time of the processor to the Cycle time of the respectively controlled memory unit is prevented by activating an suppressor.
In many areas of modern technology, processor systems are increasingly being used, which have to take on control-technical tasks. In modern telephony systems, for example, different types of processors can be used depending on the task of the most important facilities - the concentrators and the facilities for transmission, switching and operation. The demands for new opportunities for participants and companies require the storage of large amounts of data and the processing of complex evaluation processes. The stored data and programs enable a processor to perform various control, monitoring and operating functions within a telecommunications system in cooperation with a storage unit and with input outputs.
The storage unit, which generally consists of a plurality of storage units, contains the data required to carry out switching operations and the programs required to process them. The data exchange with the switching equipment takes place via the input / output units. The processor itself consists of a program control or control unit that interprets the commands and controls their execution, as well as an arithmetic unit that performs the arithmetic operations required to carry out switching operations.
The storage unit mentioned can have storage units with different cycle times. The cycle time of a memory is the period of time that lies between the start times of two successive identical and cyclically recurring write-in and write-out processes (write or read processes) .The process that takes place between these two times corresponds to a memory cycle, the sequence of which generally involves a series of control pulses is necessary, which must occur in a certain order and at certain times and which are generated by a so-called sequence control device.
The processor must adapt to the possibilities of the storage units it controls, even if the working speed is high, the working speed of which is determined by its storage cycle time. A prerequisite for perfect synchronous cooperation between the storage unit and the processor is therefore that the working cycle time of the processor, i.e. the Processor necessary for handling a certain process and the cycle time of the memory unit involved in the respective process are coordinated.
A circuit arrangement is already known from German patent specification 2045623 which enables synchronous cooperation between the processor and the memory unit. In this arrangement, a switch is inserted between the sequence control device, which effects the execution of a microprogram step in a time period corresponding to the shortest storage cycle time, and a pulse generator that continuously generates clock pulses and applies clock pulses to the sequence control device, each of which switches for a period of time when a storage element of the storage unit is activated, which corresponds to the difference between the storage cycle time of the storage unit containing the activated storage element and the shortest storage cycle time is blocked.
In order to be able to determine the period of time during which the switch must remain locked in this arrangement, the cycle times of the memory units controlled by the processor must be known. Special switching means are then also to be provided which, when a storage unit is actuated, block the switch during the period of time applicable to this storage unit. As is known, the time required to read out information from a memory, the read cycle time, is considerably shorter than the time required to write information into a memory (write cycle time). In the known arrangement mentioned, the time period required for the respective blocking of the switch would therefore have to be determined on the basis of the shortest write-in cycle time.
Since, as a rule, the number of read processes in such systems is significantly larger than the number of write processes, this has the consequence that the known arrangement takes more time than is actually necessary when reading information from a memory.
The present invention is therefore based on the object of specifying a method of the type mentioned at the outset which does not have these disadvantages. This object is achieved with a method as specified in claim 1
The invention has the advantage that any storage units can be connected to the processor independently of their cycle time and that the suppression of the clock pulses is made possible with little effort during a period of time which ensures synchronous cooperation between processor and storage unit.
The invention is explained in more detail below with reference to a drawing. It shows:
FIG. 1 central functional units of a program-controlled telecommunications switching system,
FIG. 2 shows a pulse diagram to explain the sequence of a write-in process controlled by a processor into a memory.
FIG. 1 shows the principle of a microcomputer system as can be used in program-controlled telecommunications switching systems. It is only the details of such a necessary for understanding the invention
shown systems. The central unit of this system is a processor P, which consists of a control unit STW and an arithmetic unit RW. In the arithmetic unit RW, the operations required to carry out switching operations are carried out, while the control unit STW takes care of executing the commands that the processor P receives . A clock generator TG supplies the processor P with clock pulses.
These clock pulses control a sequence control device which, in order to control the sequence of the various processes, for example a storage cycle, emits a series of control pulses in a specific order and at specific times. A suppressor UG is inserted between the clock generator TG and the processor P, the supply of clock pulses to the processor P being prevented when it is activated.
The processor P is connected via a bus system B to a first memory ASP and a second memory VSP and to an input / output unit EA. In the first memory ASP, the work instructions necessary for handling switching processes in the switching system, that is to say the command sequences required for handling these processes, are contained, while the data necessary for switching are stored in the second memory VSP.
The input / output unit EA forms the interface to the outside world, via which the data exchange with devices of the switching system takes place. It contains the circuitry necessary for independent control of the data traffic between the storage unit and the periphery. The bus system B, which is activated exclusively by the processor P, permits the transmission of data from the processor P to the connected units, in one or both directions.
The bus system B consists of an address bus, a control bus and a data bus. With the aid of the address bus, the processor P can address memory cells in the memories mentioned or the input / output unit EA. Instructions of the processor P are sent to the memory or to the input / output unit EA via the control bus. The processor P fetches commands from the first memory ASP via the data bus, delivers the results of a computing operation to the switching technology or receives data from it.
The processor P is also connected via lines W and R to the two memories ASP and VSP. The write command is transmitted via line W to the relevant memory within a write cycle and via line R within a read cycle. Furthermore, the processor P is also connected via a line 5 to the suppression element UG, which in turn is connected via a further line T to the two memories ASP and VSP. The meaning of the last two lines S, T can be seen from the following description of the operation of the system. This is explained using a pulse diagram shown in FIG. 2.
It is assumed that three clock pulses (n-1, n, n + 1 in FIG. 2a) are required from the clock generator TG to process a write-in or read-out cycle for one of the two memories ASP, VSP; however, the memory cycle time of the memory in question is longer than the duty cycle time of the processor P given by these three clock pulses.
If, for example, information is to be written into a memory, the address (FIG. 2b) of the relevant memory location is transferred to the address bus with a first clock pulse, the information to be read is provided on the data bus with a second clock pulse (FIG. 2c) and with a given the third clock pulse of the write command (Figure 2d) for writing the information into the memory. The appearance of the write-in command also results in the suppression element UG being activated via line 5, that is to say the supply of further clock pulses from the clock generator TG to the processor P is prevented.
The suppressor UG can, for example, consist of a switch actuated by a bistable flip-flop, the flip-flop being set when the suppressor UG is activated (FIG. 2e) and thereby opening the switch. As soon as the initiated write-in process has ended, the memory in question issues a corresponding feedback via line T (FIG. 2f), which deactivates the suppression element UG (FIG. 2e), so that the next clock pulse (n + 3 in FIG. 2g) for one subsequent working cycle of the processor P is again available after the immediately preceding (n + 2st clock pulse has been suppressed. The feedback can be generated by the control of the relevant memory or by means of a logic circuit assigned to this memory.
In Figure 2, the time course of the various signals is only reproduced qualitatively; Any delays caused by circuitry are not taken into account.
If, on the other hand, the working cycle time of the processor P is matched to the cycle time of the controlled memory, then the suppressor UG, after it has been activated by the write command, becomes active at the latest with the arrival of the (n + 2st clock pulse by a feedback signal indicating the end of the write process switched inactive again, so that in this case no clock pulses are suppressed.
If, in the exemplary embodiment according to FIG. 1, it is assumed that the cycle time of the first memory ASP is matched to the work cycle time of the processor P, but that of the second memory VSP is not, then in one development of the invention, for example by evaluating the Address of the controlled memory can be determined in each case whether it is a memory with a memory cycle time matched to the working cycle time of the processor P or not. If the former applies, then the suppression element UG can be switched off beforehand. The aforementioned control or logic circuit for generating the feedback is then not necessary for these memories.
The invention described on the basis of a write-in process into a memory can of course also be applied in the same way to a read-out process. The invention is also applicable to data traffic to be processed between the computer system shown in FIG. 1 and peripheral devices not specified. These peripheral devices can include, for example, peripheral memories and input / output devices, which are also connected to processor P via bus system B. The only prerequisite for using the method according to the invention for adapting the different working speeds is that these peripheral devices are also able to provide feedback indicating the end of a process.