JPS61294565A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61294565A
JPS61294565A JP60136538A JP13653885A JPS61294565A JP S61294565 A JPS61294565 A JP S61294565A JP 60136538 A JP60136538 A JP 60136538A JP 13653885 A JP13653885 A JP 13653885A JP S61294565 A JPS61294565 A JP S61294565A
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和男 小林
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武志 中山
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置、特に、５ｖ単一電源の電気
的に１込／消去可能なプログラマブル読出専用記憶素子
（以下、ＥＥＰＲＯＭと記−ｆ）におけるデータの運込
確認回路の改良に関する。
［従来の技術］ 第３図は従来のＥＥＰＲＯＭの書込系の構成を示ず簡略
ブロック図である。第３図において、ＥＥＰＲＯＭから
なるメモリセルアレイ１を記憶部とする従来のページモ
ード動作が可能な半導体記憶５Ａｆｆ２は、メモリセル
アレイ１のアドレスを指定づるＸ方向（ロー）およびＹ
方向（コラム）の外部から与えられるアドレス信号をそ
れぞれ受けるローアドレスバッファ２およびコラムアド
レスバラフン・３と、アドレス信号により選択されたメ
モリセルへ書込むべきデータを受ける入力バッフ７３と
を含む。
Ｘ方向経路には、ローアドレスバッファ２からのアドレ
ス信号を受けてラッチし保持するローアドレスラッチ４
と、ローアドレスラッチ４からのローアドレス信号を受
けてデコードしメモリセルアレイから１行を選択するロ
ーデコーダ６とが設けられる。
Ｙ方向経路には、コラムアドレスバッフ７３からのコラ
ムアドレス信号を受けてラッチし保持するコラムアドレ
スラッチ５と、コラムアドレスラッチ５からのコラムア
ドレス信号を受けてデコードしメモリセルアレイ１から
指定された列を選択するコラムデコーダ７とが設けられ
る。
データ入力系は、入力バッファ８からのデータを受けて
ラッチし保持するデータラッチ９と、コラムデコーダか
らのデコード信号に対応してデータラッチ９からのデー
タを１ペ一ジ分保持することのできるコラムラッチ１０
とが設けられる。
データの書込確認経路として、メモリセルアレイ１に書
込まれたデータを読出すためのセンスアンプ１１と、セ
ンスアンプ１１からのデータとデータラッチ９でラッチ
されているデータとを比較して書込みの確認を行なうた
めのコンパレータ１２と、メモリセルアレイ１への書込
／Ｗ４去の動作をｌ１ｌｌ即する書込／消去制御回路１
３とが設けられる。
ＥＥＰＲＯＭｌ、１５いては、メモリセルにデータを１
込むのに数ミリ秒ないし１０ミリ秒を必要とする。この
ため、スタティックＲＡＭ（ランダムアクセスメモリ）
のように、１バイトごとに書込みを行なうとすると８に
ワード×８ビット構成の６４にビットＥＥＦＲＯＭでは
全ビットにデータを書込むのに数１０秒ないし８０秒要
することになる。この欠点をなくすために、数バイトを
一括して畠込みを行なうというページモード書込みとい
う機能が６４にビット以上の集積度を有するＥＥＦＲＯ
Ｍにおい゛〔標準的に備えられるようになってきている
。このページモードに従えば、たとえば、１６バイトを
１ページとし°Ｃ一度に書込みを行なえば、全ビットの
書込みに要する時間は１／１６となり、５秒以下で全ビ
ットの書込みを完了することができる。
第４図はページモードにおける各ＩＩ　ＩＩＩ信号のタ
イミングを示す図である。第４図において、信号ＧＥは
チップエネーブル信号を、信号ＷＥはライトエネーブル
信号を各々示す。以下、第３図および第４図を参照して
ページモードの動作について簡単に説明する。ページモ
ード書込サイクルは２つのサイクルからなる。今この２
つのサイクルを順に外部書込サイクルおよび内部書込サ
イクルと呼ぶとにする。外部書込サイクルでは、記憶装
置は外部からＩＩ　ｔＥが可能であり、スタティックＲ
ＡＭとほぼ同様にデータを書込むことができる。しかし
ながら、このとき書込まれたデータは実際にメモリセル
に書込まれるわけではなく、各コラムに対応して設けら
れたラッチ、すなわちコラムラッチ１０に蓄えられるだ
けである。但しページモードでは途中でベージを変更す
ることはできないので、ベージすなわちＯ−アドレスを
一定にしておく必要がある。この外部書込サイクルが終
了すると、記憶装置は外部制御信号を受付けなくなり、
コラムラッチ１０に蓄えられたデータが実際にメモリセ
ルに書込まれる内部書込サイクル（移る。
第５図はページモード書込みの動作を示すフロー図であ
る。以下、第５図のフロー図に基づいてＷ４３図および
第４図を参照してページモード書込みにおける書込みの
確認動作について説明する。
まず、外部書込サイクルがＧＥ倍信号ＷＥ倍信号両方の
立下がりで始まる（Ｓｌ）。このとき、第４図に矢印で
示されるように制御回路１３に含まれるタイマが起動さ
れ、タイマ出力が“Ｈ”となって、外部書込みが可能と
なる。この状態で、ローおよびコラムアドレスを各々ロ
ーアドレスバッファ２およびコラムアドレスバッファ３
へ与える（Ｓ２）。次に、ローアドレスラッチ４および
コラムアドレスラッチ５は各々ローアドレスバッファ２
およびコラムアドレスバッファ３を介して与えられたア
ドレスをラッチする（Ｓ４）。次にＷＥ倍信号立上がり
で入カバツ７７８へデータを入力しくＳ６）、このデー
タをデータラッチ９にラッチし、ざらに１ページのデー
タをラッチすることのできるコラムラッチ１０にラッチ
する（Ｓ８）。このサイクルをローアドレスを保持した
ままでタイマ出力が“Ｈ″の期間（２００マイクロ秒）
繰返しく８１０）、コラムラッチ１０に１バイトづつ１
ページまでデータをラッチする。このコラムラッチ１０
へのデータの棗込みは１ペ一ジ分のデータがコラムラッ
チ１０にすべてラッチされたか否かにかかわらず、タイ
マにより２００マイクロ秒で自動的に終了し、次に内部
書込サイクルが始まる。このとき、メモリセルアレイ１
への外部からのアクセスをＩＩＩ御するために、タイマ
出力に同期して発生されるＲ　ｅａｄｙ／　３　ｕｓソ
信号は“Ｈ″から“し”に切換わり、外部からのアクセ
スが禁止される。アドレスにより選択されたメモリセル
への書込みの前に、書込／消去制御回路１３の制御の下
にデータが書込まれるべきメモリセルの情報が１ペ一ジ
分消去される。消去状態では、メモリセルのメモリトラ
ンジスタ（ＥＥＰＲＯＭ）は電子が注入されて正のしき
い値電圧を示している。以下、この消去状態を情報″゛
１″が記憶されているとし、逆に、メモリトランジスタ
から電子が引き抜かれ負のしきい値電圧を示していると
き、情報゛０”が記憶されているとする。１ペ一ジ分の
メモリセルの情報の消去の後、制御回路１３の制御の下
にアドレスされた１ページのメモリセルの最後のメモリ
セルから１バイトのデータを読出し、センスアンプ１１
を介してコンパレータ１２で１″と比較して消去の確認
を実行する（８１２）。次に、コラムラッチ１０にラッ
チされた１ペ一ジ分のデータがローアドレスに指定され
たページに書込まれる（８１４）。実際にはこのとき、
書込みの前の消去動作（８１２）によりデータが書込ま
れるべき１ページの全メモリセルは１′−となっている
で、書込みは所定のメモリセルに０°°を書込むことと
なる。外部書込みサイクル終了後は、ローアドレスラッ
チ４およびコラムアドレスラッチ５にラッチされたアド
レスとデータラッチ９にラッチされたデータはそれぞれ
のページの最後に入力されたデータ１バイトのアドレス
とデータとなっている。この最後のアドレスによってメ
モリセルの情報をセンスアンプ１１を介して読出しく８
１６）、コンパレータ１２においてデータラッチ９のデ
ータと比較する（３１８）。
一致しているならば、ページ書込みは終了しく５２０）
、不一致の場合には再度書込み（８１４）のサイクルを
行なう。
［発明が解決しようとする問題点］ 従来の半導体記憶装置は、１ページの最後に書込まれた
１バイトデータを用いて書込みの確認を行なっている。
したがって、このｉ後に入力された１バイトがすべて１
″である場合には、対応するメモリセルは消去状態と同
一状態であるため、このページに対しデータの書込みが
確実に行なわれたか否かの確認ができないという欠点が
あった。
それゆえ、この発明の目的は、上述のような欠点を除去
し、１１０　Ｔｔを含むデータが書込まれた１バイトの
メモリセルを用いて宿込みの１認を行なうことにより書
込確認を確実に行なうことのできる半導体記憶装置を提
供することであう。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、入力データが１バイ
ト中にＯ”　（メモリセルが消去状態と異なる状態）を
含むか否かを検出するデータ検出手段と、このデータ検
出手段からの検出信号に応答して“０″を含む１バイト
のデータのメモリセルのアドレスとデータをそれぞれラ
ッチするアドレスラッチ手段およびデータラッチ手段と
、−込確認の際にこのアドレスラッチ手段に記憶された
アドレスに基づいてメモリセルを選択してデータの読出
しを行なうデータ読出手段と、このデータ読出手段から
のデータとデータラッチ手段に記憶されたデータとを比
較する比較手段とを設けたものである。
好ましくは、書込確認の際のアドレスラッチ手段の動作
はメモリセルアレイへの外部からのアクセスを制御する
Ｒ　ｅａｄｙ／　Ｂ　ｕｓｙ信号の反転信号により制御
される。
また、好ましくはアドレスラッチ手段およびデータラッ
チ手段は通常のアドレスホールド用のアドレスラッチお
よびデータホールド用のデータラッチと独立して新しく
別に設けられる。
［作用］ この発明における半導体記憶装置は、入力データの１バ
イトに“０”を含むか否かを検出し、′０”を含む場合
にはその入力データのアドレスおよびデータをアドレス
ラッチおよびデータラッチに選択的にそれぞれラッチし
、書込確認の際には、このアドレスラッチに蓄えられた
アドレスに基づいてデータの読出しを行ない、この読出
されたデータとデータラッチに蓄えられたデータとの比
較を行なって書込みの確認を確実に行なうことができる
。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例である半導体記憶装置の構
成の慨略を示すブロック図である。第１図において、こ
の発明の特徴として、従来の半導体記憶＠置に加えて、
入力バッファ８を介して与えられる１バイトのデータが
０″を含むか否かを検出する入力データ検出回路１４と
、入力データ検出回路１４からの検出信号（Ｉ）に応答
して第１のコラムアドレスラッチ５からのコラムアドレ
スをラッチし保持する第２のコラムアドレスラッチ１５
と、入力データ検出回路１４からの検出信号（１）に応
答して第１のデータラッチ９からのデータをラッチし保
持する第２のデータラッチ１６とが設けられる。ここで
、第１のコラムアドレスラッチおよび第１のデータラッ
チ９は従来の半導体記憶装置に設けられているアドレス
ボールド用およびデータホールド用のラッチである。ま
た、第２のコラムアドレス１５および第２のデータラッ
チ１５は、入力データが゛０パを含むときのみその入力
データのアドレスおよびデータをラッチするように構成
されている。
さらに、第１のコラムアドレスラッチと第２のコラムア
ドレスラッチとの間のコラムアドレスの転送動作を制御
するために、書込／消去制御回路１３から第２のコラム
アドレスラッチ１５へＲｅａｄｙ／　Ｂ　ｕｓｙ信号の
反転信号（ＩＦ）が与えられる。
この反転信＠（■）により、外部書込サイクル時には、
第１のコラムアドレスラッチ５から第２のコラムアドレ
スラッチ１５ヘコラムアドレスが転送され、内部書込サ
イクル時には第２のコラムアドレスラッチ１５から第１
のコラムアドレスラッチ５ヘコラムアドレスが転送され
る。
なお、第１図には示されていないが、第１のデータラッ
チ９からのデータはコラムラッチ１０へも与えられてい
る。また、コンパレータ１２はセンスアンプ１１を介し
たメモリセルアレイからの読出しデータと第２のデータ
ラッチ１６にラッチされたデータとを比較するように構
成されている。
第２図はこの発明の一実施例である半導体記憶装置の書
込確認の動作を示すフロー図である。以下、第１図およ
び第２図を参照して動作について説明する。
従来装置と同様に、ＧＥ倍信号“Ｌ”のとき、Ｗ　Ｅ　
ｍ丹の立下がりで、書込動作が開始される（Ｓ２０）　
、応じて、ローアドレスバッフ？２およびコラムアドレ
スバッファ３は各々ローアドレスおよびコラムアドレス
を受け（８２２）、その受けたアドレスをそれぞれロー
アドレスバッフチ４および第１のコラムアドレスラッチ
５へ与える。
Ｏ−アドレスラッチ４および第１のコラムアドレスラッ
チ５はそれぞれ与えられたアドレス信号をラッチする（
８２４）。次に、入力バッファ８ヘデータが与えられ（
Ｓ２６）、ＷＥ信号の立上がりで入力バッファ８からそ
のデータが第１のデータラッチ９およびコラムラッチ１
０へ伝達されそこでラッチされる（８２８）。このとき
同時に、入カパッフ７８へ与えられたデータは入力デー
タ検出回路１４へも与えられ、そこでこのデータが“０
”を含むか否かが検出される（８３０）。入力データ検
出回路１４はその入力データ内容に応じた信号（Ｉ）を
第２のコラムアドレスラッチ１５および第２のデータラ
ッチ１６へ与える。入力データが“０″を含むとき、検
出信＠（１）に応答して、入力データは第２のデータラ
ッチ１６にもラッチされる。また、第２のコラムアドレ
スラッチ１５は書込／′消去制御回路１３からのＲｅａ
ｄｙ／　Ｂ　ｕｓｙ信号の反転信号（Ｉｒ）を受け、そ
の信号（ＩＩ）に応答して第１のコラムアドレスラッチ
５からコラムアドレスを受けている。したがって、第２
のコラムアドレスラッチ１５も入力データ検出回路１４
からの“ＯＮ検出信号（１）に応答してその与えられた
コラムアドレスをラッチする（Ｓ３１）。書込・′消去
制御回路１３に含まれるタイマ出力に制御されて２００
マイクロ秒の期間このサイクルが繰返される（Ｓ３２）
、、このサイクルにより入力データが１ペ一ジ分コラム
ラッチ１０にラッチされる。コラムラッチ１０がデータ
を１ペ一ジ分ラッチする動作は従来と同様である。
以上が外部書込サイクルであり、この間Ｒｅａｃｌｙ／
３　ｕｓｙ信号は“ＨＩＩ状態である。
次に、ＩＩＪ　＠回路１３に含まれるタイマの出力が′
Ｌ”となると、それに同期してＲｅａｄｙ／　Ｂ　ｕｓ
ｖ信号は“Ｌ”となり、外部からのアクセスが禁止され
内部書込サイクルが始まる。第２のコラムアドレスラッ
チ１５は反転信号（ＩＩ）に応答して、そのラッチして
いるコラムアドレスを第１のコラムアドレスラッチ・５
へ転送する＜８３４）。このとき同時に外部書込みで指
定されたページすなわち同一ロー上のデータが書込まれ
るべきメモルセルの情報が書込／８！Ｉ去制御回路１３
の制御の下に消去される。その後、メモリセルから１バ
イトのデータがセンスアンプ１１を介して読出されその
データがすべて“１”であるかどうかがコンパレータ１
２で確認される。読出されたデータ中に“０″が含まれ
ているならば再び消去を行ない、すべて“１′ならび次
のステップへ移る＜８３６＞。次に、コラムラッチ１０
にラッチされているデータが書込／消去制御回路１３の
制御の下に同一ページ上の選択されたメモリセルへ書込
まれる（８３８）。コラムラッチ１０の全てのデータが
メモリセルに書込まれた後、書込確認動作が以下の様に
実行される。第１のコラムアドレスラッチ５には第２の
コラムアドレスラッチ１５から１ページの最優に入力さ
れた“０″を含むデータのコラムアドレスが転送されて
いる。この転送されたコラムアドレスに従ってメモリセ
ルにアクセスし、書込終了後そのメモリセルのデータを
読出してセンスアンプ１１を介してコンパレータ１２へ
与れる（８４０）。コンパレータ１２へはまた第２のデ
ータラッチ１６でラッチされたデータが与えられる。コ
ンパレータ１２はこの読出されたデータと第２のデータ
ラッチ１６でラッチされたデータとを比較する（８４２
）。この両者が不一致ならばステップ３８へ戻り、再び
書込みを繰返し、一致したならば書込みが終了する（Ｓ
４４）。以上のようにして書込みの確認が、ｌｌ　Ｏ”
を書込んだメモリセルに対して実行される。
なお、上記実施例においては、読出データを第２のデー
タラッチ１６でラッチされたデータと比較する構成とし
ているが、第２のデータラッチ１６を用いる代わりに、
コラムラッチ１０がラッチしているデータを用いる構成
にしても同様の効果が得られる。
［発明の効果］ 以上のように、この発明によれば、書込まれるべき１ペ
ージのデータのうち“０″を含んだ１バイ１〜のアドレ
スとデータとを保持し、この“０″を含んだデータを用
いて書込みの確認を行−なうように構成しているので、
“０″を書込んだメモリセルに対して常に書込みの確認
を確実に行なうことができ、書込みの信頼性を向上させ
ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例である半導体記憶装置の構
成を示すブロック図である。第２図はこの発明の一実施
例である半導体記憶装置のデータ書込み動作を示すフロ
ー図である。第３図は従来の＃導体記憶装置の構成を示
す概略ブロック図である。第４図は半導体記憶装置にお
ける制御信号のタイミングを示す図である。第５図は従
来の半導体記４ｐ、装置のデータ書込み動作を示すフロ
ー図である。 図において、１２はコンパレータ、１３は書込み／消去
制御回路、１４は入力データ検出回路、１５は第２のコ
ラムアドレスラッチ、１６は第２のデータラッチ。 なお、図中、同一符号は同一または相当部分を示す。 代　　理　　人　　　大　　岩　　増　　雄萬５図 手続補正書（自発） 昭和　６％１０月２８日 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係　　特許出願人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
名　称　　（６０１）三菱電機株式会社住　所　　　　
東京都千代田区丸の内二丁目２番３号５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　明細書第６頁第１２行の「呼ぶとにする。」を
「呼ぶことにする。」に訂正する。 （２）　明細書第１７頁第１２行の「ならび」を「なら
ば」に訂正する。 以上

Claims (5)

    【特許請求の範囲】
  1. （１）アドレス信号により選択された記憶素子へデータ
    を書込む機能を少なくとも有する半導体記憶装置であっ
    て、 書込まれるべきデータが予め定められた値を含むか否か
    を検出するデータ検出手段と、 前記データ検出手段からの検出信号に応答して前記予め
    定められた値を含むデータのアドレスをラッチするアド
    レスラッチ手段と、 前記データ検出手段からの検出信号に応答して前記予め
    定められた値を含むデータをラッチするデータラッチ手
    段と、 前記アドレスラッチ手段の動作を制御する信号を発生す
    る制御信号発生手段と、 前記制御信号発生手段からの制御信号に応答して前記ア
    ドレスラッチ手段にラッチされたアドレスが指定する記
    憶素子が記憶するデータを読出すデータ読出手段と、 前記データ読出手段からのデータと前記データラッチ手
    段からのラッチデータとを受けて比較する比較手段とを
    備え、 アドレス信号により選択された記憶素子へのデータの書
    込みの確認を確実に行なえるようにした半導体記憶装置
    。
  2. （２）前記記憶素子は、電気的に書込／消去可能なプロ
    グラムブル読出専用記憶素子であり、前記予め定められ
    た値は前記電気的書込／消去可能なプログラマブル読出
    専用記憶素子のデータ消去状態を示す値である、特許請
    求の範囲第１項記載の半導体記憶装置。
  3. （３）前記アドレスラッチ手段がラッチするアドレスは
    コラムアドレスである、特許請求の範囲第１項または第
    ２項に記載の半導体記憶装置。
  4. （４）前記制御信号は前記記憶素子への外部からのデー
    タの書込みを制御するＲｅａｄｙ／＠Ｂｕｓｙ＠信号の
    反転信号である、特許請求の範囲第１項ないし第３項の
    いずれかに記載の半導体記憶装置。
  5. （５）前記半導体記憶装置はページモード動作が可能な
    半導体記憶装置である、特許請求の範囲１項ないし第４
    項のいずれかに記載の半導体記憶装置。
JP13653885A 1985-06-21 1985-06-21 半導体記憶装置 Expired - Lifetime JPH0713879B2 (ja)

Priority Applications (3)

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JP13653885A JPH0713879B2 (ja) 1985-06-21 1985-06-21 半導体記憶装置
KR1019850009271A KR910000618B1 (ko) 1985-06-21 1985-12-10 반도체기억장치
US06/876,914 US4811294A (en) 1985-06-21 1986-06-20 Data integrity verifying circuit for electrically erasable and programmable read only memory (EEPROM)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13653885A JPH0713879B2 (ja) 1985-06-21 1985-06-21 半導体記憶装置

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JPS61294565A true JPS61294565A (ja) 1986-12-25
JPH0713879B2 JPH0713879B2 (ja) 1995-02-15

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JP (1) JPH0713879B2 (ja)
KR (1) KR910000618B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01133293A (ja) * 1987-11-18 1989-05-25 Toshiba Corp 不揮発性半導体メモリ装置
JPH0210598A (ja) * 1988-02-17 1990-01-16 Intel Corp 記憶装置
US6118703A (en) * 1998-04-22 2000-09-12 Nec Corporation Nonvolatile storage device and control method therefor

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2513462B2 (ja) * 1986-03-26 1996-07-03 株式会社日立製作所 マイクロ・コンピユ−タ
US5261110A (en) * 1986-10-10 1993-11-09 Hitachi, Ltd. System for performing writes to non-volatile memory elements in a minimal time
US4970692A (en) * 1987-09-01 1990-11-13 Waferscale Integration, Inc. Circuit for controlling a flash EEPROM having three distinct modes of operation by allowing multiple functionality of a single pin
US4879690A (en) * 1987-09-07 1989-11-07 Mitsubishi Denki Kabushiki Kaisha Static random access memory with reduced soft error rate
JPH07114076B2 (ja) * 1987-10-20 1995-12-06 シャープ株式会社 半導体記憶装置
US5034922A (en) * 1987-12-21 1991-07-23 Motorola, Inc. Intelligent electrically erasable, programmable read-only memory with improved read latency
US5053990A (en) * 1988-02-17 1991-10-01 Intel Corporation Program/erase selection for flash memory
US5222046A (en) * 1988-02-17 1993-06-22 Intel Corporation Processor controlled command port architecture for flash memory
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
GB2222461B (en) * 1988-08-30 1993-05-19 Mitsubishi Electric Corp On chip testing of semiconductor memory devices
DE3928902C2 (de) * 1988-08-31 1996-01-25 Mitsubishi Electric Corp Halbleiterspeicher und Verfahren zum Betreiben desselben und Verwendung desselben in einem Video-RAM
JP2648840B2 (ja) * 1988-11-22 1997-09-03 株式会社日立製作所 半導体記憶装置
US5844842A (en) 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
DE69033262T2 (de) * 1989-04-13 2000-02-24 Sandisk Corp EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
US7447069B1 (en) 1989-04-13 2008-11-04 Sandisk Corporation Flash EEprom system
US5278790A (en) * 1989-05-15 1994-01-11 Casio Computer Co., Ltd. Memory device comprising thin film memory transistors
JPH0357015A (ja) * 1989-07-25 1991-03-12 Nec Corp 電子ディスクサブシステム
US5077690A (en) * 1989-08-09 1991-12-31 Atmel Corporation Memory input data test arrangement
JPH03162800A (ja) * 1989-08-29 1991-07-12 Mitsubishi Electric Corp 半導体メモリ装置
EP0418521A3 (en) * 1989-09-20 1992-07-15 International Business Machines Corporation Testable latch self checker
JP3253296B2 (ja) * 1989-12-20 2002-02-04 セイコーエプソン株式会社 記憶装置及びデータ処理装置
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5200920A (en) * 1990-02-08 1993-04-06 Altera Corporation Method for programming programmable elements in programmable devices
JP2709751B2 (ja) * 1990-06-15 1998-02-04 三菱電機株式会社 不揮発性半導体記憶装置およびそのデータ消去方法
JP2519585B2 (ja) * 1990-07-03 1996-07-31 三菱電機株式会社 不揮発性半導体記憶装置
US5159599A (en) * 1990-07-31 1992-10-27 Sgs-Thomson Microelectronics, Inc. High speed testing for programmable logic devices
US5546561A (en) * 1991-02-11 1996-08-13 Intel Corporation Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory
JP3408552B2 (ja) * 1991-02-11 2003-05-19 インテル・コーポレーション 不揮発性半導体メモリをプログラム及び消去する回路とその方法
US5295255A (en) * 1991-02-22 1994-03-15 Electronic Professional Services, Inc. Method and apparatus for programming a solid state processor with overleaved array memory modules
US5396468A (en) * 1991-03-15 1995-03-07 Sundisk Corporation Streamlined write operation for EEPROM system
US5224072A (en) * 1991-04-04 1993-06-29 Oki Electric Industry Co., Ltd. Read-only memory with few programming signal lines
US5428620A (en) * 1991-05-09 1995-06-27 Fuji Photo Optical Co., Ltd. Data writing/reading device of camera
US5289403A (en) * 1991-07-08 1994-02-22 Hewlett-Packard Company Self-timed content addressable memory access mechanism with built-in margin test feature
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
KR950003347B1 (ko) * 1991-09-24 1995-04-10 가부시키가이샤 도시바 불휘발성 반도체 기억장치
JPH0589687A (ja) * 1991-09-27 1993-04-09 Nec Corp 不揮発性半導体記憶装置
US5289430A (en) * 1991-11-26 1994-02-22 Texas Instruments Incorporated Self latching input buffer
US5412793A (en) * 1991-12-03 1995-05-02 Intel Corporation Method for testing erase characteristics of a flash memory array
US5369647A (en) * 1991-12-16 1994-11-29 Intel Corporation Circuitry and method for testing a write state machine
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
EP0903753B1 (en) * 1991-12-27 2002-03-20 Fujitsu Limited Nonvolatile semiconductor memory
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
JPH05233464A (ja) * 1992-02-25 1993-09-10 Fuji Photo Film Co Ltd Ｅｅｐｒｏｍのデータ書換方法およびｅｅｐｒｏｍカード
JPH06215590A (ja) * 1993-01-13 1994-08-05 Nec Ic Microcomput Syst Ltd フラッシュ消去型不揮発性メモリ
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
KR960002016B1 (ko) * 1993-02-15 1996-02-09 금성일렉트론주식회사 반도체 기억소자의 테스트 모드회로
US5513136A (en) * 1993-09-27 1996-04-30 Intel Corporation Nonvolatile memory with blocks and circuitry for selectively protecting the blocks for memory operations
US5355347A (en) * 1993-11-08 1994-10-11 Turbo Ic, Inc. Single transistor per cell EEPROM memory device with bit line sector page programming
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JP3176008B2 (ja) * 1994-03-30 2001-06-11 株式会社東芝 半導体メモリ回路
US5781756A (en) * 1994-04-01 1998-07-14 Xilinx, Inc. Programmable logic device with partially configurable memory cells and a method for configuration
US5537357A (en) * 1994-06-27 1996-07-16 Intel Corporation Method for preconditioning a nonvolatile memory array
JPH08115598A (ja) * 1994-10-18 1996-05-07 Mitsubishi Denki Semiconductor Software Kk 不揮発性半導体記憶装置及び半導体装置
US5748535A (en) * 1994-10-26 1998-05-05 Macronix International Co., Ltd. Advanced program verify for page mode flash memory
JP3216449B2 (ja) * 1994-10-31 2001-10-09 安藤電気株式会社 半導体メモリの故障自己診断装置
US5490114A (en) * 1994-12-22 1996-02-06 International Business Machines Corporation High performance extended data out
US5633878A (en) * 1995-01-20 1997-05-27 Telefonaktiebolaget Lm Ericsson Self-diagnostic data buffers
KR100208433B1 (ko) * 1995-12-27 1999-07-15 김영환 플래쉬 메모리 소자 및 그를 이용한 프로그램 방법
EP0782147A1 (en) * 1995-12-29 1997-07-02 STMicroelectronics S.r.l. Method and programming device for detecting an error in a memory
US5675540A (en) * 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
US5796657A (en) * 1996-03-29 1998-08-18 Aplus Integrated Circuits, Inc. Flash memory with flexible erasing size from multi-byte to multi-block
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
US6009038A (en) * 1996-05-31 1999-12-28 United Microelectronics Corporation Addressing unit
JPH09320269A (ja) * 1996-05-31 1997-12-12 Nippon Steel Corp アドレス装置
EP0904589B1 (en) * 1996-06-14 2004-10-06 Macronix International Co., Ltd. Floating gate memory device with low current page buffer
US5754469A (en) * 1996-06-14 1998-05-19 Macronix International Co., Ltd. Page mode floating gate memory device storing multiple bits per cell
US5835414A (en) * 1996-06-14 1998-11-10 Macronix International Co., Ltd. Page mode program, program verify, read and erase verify for floating gate memory device with low current page buffer
KR100193898B1 (ko) * 1996-06-29 1999-06-15 김영환 플래쉬 메모리 장치
US5787484A (en) * 1996-08-08 1998-07-28 Micron Technology, Inc. System and method which compares data preread from memory cells to data to be written to the cells
US5784320A (en) * 1996-09-27 1998-07-21 Intel Corporation Method and apparatus for reducing power consumption in a memory by employing a conditional write controller
US5754567A (en) 1996-10-15 1998-05-19 Micron Quantum Devices, Inc. Write reduction in flash memory systems through ECC usage
JPH11176174A (ja) * 1997-12-05 1999-07-02 Sharp Corp 不揮発性メモリの書き込み回路および不揮発性メモリ
US6157979A (en) * 1998-03-14 2000-12-05 Advanced Technology Materials, Inc. Programmable controlling device with non-volatile ferroelectric state-machines for restarting processor when power is restored with execution states retained in said non-volatile state-machines on power down
US5999451A (en) * 1998-07-13 1999-12-07 Macronix International Co., Ltd. Byte-wide write scheme for a page flash device
US6052307A (en) * 1998-08-11 2000-04-18 Texas Instruments Incorporated Leakage tolerant sense amplifier
JP2000353396A (ja) * 1999-04-30 2000-12-19 Stmicroelectronics Inc メモリアレイのビット線及び関連回路をテストする技術
JP3755346B2 (ja) * 1999-07-26 2006-03-15 富士通株式会社 不揮発性半導体記憶装置
US6359305B1 (en) 1999-12-22 2002-03-19 Turbo Ic, Inc. Trench-isolated EEPROM flash in segmented bit line page architecture
US6981091B2 (en) * 2001-10-25 2005-12-27 Xilinx,Inc. Using transfer bits during data transfer from non-volatile to volatile memories
US7114084B2 (en) 2002-03-06 2006-09-26 Micron Technology, Inc. Data controlled programmable power supply
JP4287222B2 (ja) * 2003-09-03 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
CN101002279B (zh) * 2004-03-26 2010-04-28 斯班逊有限公司 半导体器件及将资料写入该半导体器件的方法
US7480195B2 (en) * 2005-05-11 2009-01-20 Micron Technology, Inc. Internal data comparison for memory testing
US7697267B2 (en) * 2005-12-28 2010-04-13 Showa Denko K.K. Capacitor and method for manufacturing same
US8997255B2 (en) 2006-07-31 2015-03-31 Inside Secure Verifying data integrity in a data storage device
US8352752B2 (en) * 2006-09-01 2013-01-08 Inside Secure Detecting radiation-based attacks
DE102007026691A1 (de) * 2007-06-08 2008-12-11 Robert Bosch Gmbh Verfahren und Steuergerät zum Betreiben eines nichtflüchtigen Speichers, insbesondere zum Einsatz in Kraftfahrzeugen
US20090307140A1 (en) 2008-06-06 2009-12-10 Upendra Mardikar Mobile device over-the-air (ota) registration and point-of-sale (pos) payment
US8583986B2 (en) * 2008-12-17 2013-11-12 Seagate Technology Llc Solid-state memory with error correction coding
US8862767B2 (en) 2011-09-02 2014-10-14 Ebay Inc. Secure elements broker (SEB) for application communication channel selector optimization

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4460982A (en) * 1982-05-20 1984-07-17 Intel Corporation Intelligent electrically programmable and electrically erasable ROM
US4578751A (en) * 1982-06-25 1986-03-25 At&T Technologies, Inc. System for simultaneously programming a number of EPROMs
JPS60140597A (ja) * 1983-12-28 1985-07-25 Giichi Kuze Ｅｐｒｏｍプログラマ−

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01133293A (ja) * 1987-11-18 1989-05-25 Toshiba Corp 不揮発性半導体メモリ装置
JPH0210598A (ja) * 1988-02-17 1990-01-16 Intel Corp 記憶装置
US6118703A (en) * 1998-04-22 2000-09-12 Nec Corporation Nonvolatile storage device and control method therefor

Also Published As

Publication number Publication date
KR910000618B1 (ko) 1991-01-28
KR870000705A (ko) 1987-02-20
JPH0713879B2 (ja) 1995-02-15
US4811294A (en) 1989-03-07

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