JPH05217386A - メモリコントローラ - Google Patents
メモリコントローラInfo
- Publication number
- JPH05217386A JPH05217386A JP4047690A JP4769092A JPH05217386A JP H05217386 A JPH05217386 A JP H05217386A JP 4047690 A JP4047690 A JP 4047690A JP 4769092 A JP4769092 A JP 4769092A JP H05217386 A JPH05217386 A JP H05217386A
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- JP
- Japan
- Prior art keywords
- control circuit
- data
- memory
- address
- erase
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- Pending
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Abstract
(57)【要約】
【目的】 一括消去型ＥＥＰＲＯＭに対し、通常のＩＯ
アクセスによりデータのリード，ライトおよび消去を実
現する。 【構成】 アドレス制御回路６によりメモリに対するア
クセスアドレスを指定し、データ制御回路８によりメモ
リに対するリード，ライトのコマンドの発行およびデー
タのリード，ライトを実施し、消去制御回路９によりメ
モリに対する消去コマンドの発行と使用メモリのチップ
容量および構成するメモリ空間の容量をシステム側に通
知する構成にした。
アクセスによりデータのリード，ライトおよび消去を実
現する。 【構成】 アドレス制御回路６によりメモリに対するア
クセスアドレスを指定し、データ制御回路８によりメモ
リに対するリード，ライトのコマンドの発行およびデー
タのリード，ライトを実施し、消去制御回路９によりメ
モリに対する消去コマンドの発行と使用メモリのチップ
容量および構成するメモリ空間の容量をシステム側に通
知する構成にした。
Description
【０００１】
【産業上の利用分野】本発明はメモリコントローラに係
り、特に一括消去型ＥＥＰＲＯＭの制御を行うメモリコ
ントローラに関するものである。
り、特に一括消去型ＥＥＰＲＯＭの制御を行うメモリコ
ントローラに関するものである。
【０００２】
【従来の技術】従来、一括消去型ＥＥＰＲＯＭを制御す
る場合には、この一括消去型ＥＥＰＲＯＭに対するコマ
ンド制御およびアクセスするアドレスの制御はシステム
側のソフトで制御していた。
る場合には、この一括消去型ＥＥＰＲＯＭに対するコマ
ンド制御およびアクセスするアドレスの制御はシステム
側のソフトで制御していた。
【０００３】
【発明が解決しようとする課題】上述の従来の一括消去
型ＥＥＰＲＯＭの制御方式では、一括消去型ＥＥＰＲＯ
Ｍに対するコマンド制御およびアクセスするアドレスの
制御はシステム側のソフトが実施していたため、システ
ム側の負荷が大であるという課題があった。また、アク
セスするアドレスの制御をシステム側のソフトで直接行
っていたため、ＩＯ形式でのデータのリードおよびライ
トが不可能であるという課題があった。
型ＥＥＰＲＯＭの制御方式では、一括消去型ＥＥＰＲＯ
Ｍに対するコマンド制御およびアクセスするアドレスの
制御はシステム側のソフトが実施していたため、システ
ム側の負荷が大であるという課題があった。また、アク
セスするアドレスの制御をシステム側のソフトで直接行
っていたため、ＩＯ形式でのデータのリードおよびライ
トが不可能であるという課題があった。
【０００４】
【課題を解決するための手段】本発明のメモリコントロ
ーラは、メモリのアクセスアドレスを制御するアドレス
制御回路と、このアドレス制御回路の出力を入力とし上
記メモリのＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）信号を制御
するＣＥ信号制御回路と、上記メモリに対するライトデ
ータとリードデータを制御するデータ制御回路と、この
データ制御回路の出力を入力とし上記メモリの消去を制
御する消去制御回路を備えるものである。
ーラは、メモリのアクセスアドレスを制御するアドレス
制御回路と、このアドレス制御回路の出力を入力とし上
記メモリのＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）信号を制御
するＣＥ信号制御回路と、上記メモリに対するライトデ
ータとリードデータを制御するデータ制御回路と、この
データ制御回路の出力を入力とし上記メモリの消去を制
御する消去制御回路を備えるものである。
【０００５】
【作用】本発明においては、一括消去型ＥＥＰＲＯＭに
対し、通常のＩＯアクセスによりデータのリード，ライ
トおよび消去を実現する。
対し、通常のＩＯアクセスによりデータのリード，ライ
トおよび消去を実現する。
【０００６】
【実施例】図１は本発明の一実施例を示すブロック図
で、本発明のメモリコントローラを実施した例を示すも
のである。この図１において、１はメモリコントロー
ラ、２，３はフラッシュメモリで、このフラッシュメモ
リ２，３は１Ｍビット（ｂｉｔ）容量の一括消去型ＥＥ
ＰＲＯＭである。この実施例では、フラッシュメモリ
２，フラッシュメモリ３を８チップ使用し、１Ｍバイト
（ｂｙｔｅ）のメモリ空間を形成している。４はバック
アップコントローラで、このバックアップコントローラ
４はシステム側の電源電圧ＶCCとバックアップ用電池５
の電圧出力の切り換えを実施する。そして、システム側
の電源電圧ＶCCが降下した場合にはバックアップモード
となり、電源ＶBBにバックアップ用電池５の電圧を出力
し、メモリコントローラ１をバックアップする。この実
施例では、システム側の電源電圧ＶCCが降下しても、メ
モリコントローラ１の内部のアドレスカウンター値を保
持できるようにバックアップコントローラ４およびバッ
クアップ用電池５を用いている。ここで、メモリコント
ローラ１の内部のアドレスカウンター値を保持する必要
がなければ、メモリコントローラ１の電源はシステム側
の電源電圧ＶCCと直結しても良い。
で、本発明のメモリコントローラを実施した例を示すも
のである。この図１において、１はメモリコントロー
ラ、２，３はフラッシュメモリで、このフラッシュメモ
リ２，３は１Ｍビット（ｂｉｔ）容量の一括消去型ＥＥ
ＰＲＯＭである。この実施例では、フラッシュメモリ
２，フラッシュメモリ３を８チップ使用し、１Ｍバイト
（ｂｙｔｅ）のメモリ空間を形成している。４はバック
アップコントローラで、このバックアップコントローラ
４はシステム側の電源電圧ＶCCとバックアップ用電池５
の電圧出力の切り換えを実施する。そして、システム側
の電源電圧ＶCCが降下した場合にはバックアップモード
となり、電源ＶBBにバックアップ用電池５の電圧を出力
し、メモリコントローラ１をバックアップする。この実
施例では、システム側の電源電圧ＶCCが降下しても、メ
モリコントローラ１の内部のアドレスカウンター値を保
持できるようにバックアップコントローラ４およびバッ
クアップ用電池５を用いている。ここで、メモリコント
ローラ１の内部のアドレスカウンター値を保持する必要
がなければ、メモリコントローラ１の電源はシステム側
の電源電圧ＶCCと直結しても良い。
【０００７】図２はメモリコントローラ１の内部構成例
を示すブロック図で、本発明によるメモリコントローラ
の実施例を示すものである。この図２において、６はメ
モリのアクセスアドレスを制御するアドレス制御回路、
７はこのアドレス制御回路６の出力を入力としメモリの
ＣＥ信号を制御するＣＥ信号制御回路、８はメモリに対
するライトデータとリードデータを制御するデータ制御
回路、９はこのデータ制御回路８の出力を入力としメモ
リの消去を制御する消去制御回路、１０はデータ制御回
路８からの出力である「ＷＲＤＰ」と消去制御回路より
の出力である「ＷＲＥＰ」を入力とするアンドゲートで
ある。
を示すブロック図で、本発明によるメモリコントローラ
の実施例を示すものである。この図２において、６はメ
モリのアクセスアドレスを制御するアドレス制御回路、
７はこのアドレス制御回路６の出力を入力としメモリの
ＣＥ信号を制御するＣＥ信号制御回路、８はメモリに対
するライトデータとリードデータを制御するデータ制御
回路、９はこのデータ制御回路８の出力を入力としメモ
リの消去を制御する消去制御回路、１０はデータ制御回
路８からの出力である「ＷＲＤＰ」と消去制御回路より
の出力である「ＷＲＥＰ」を入力とするアンドゲートで
ある。
【０００８】図３は図２におけるアドレス制御回路６の
動作タイムチャートであり、図４は図２におけるデータ
制御回路８の動作タイムチャート、図５は図２における
消去制御回路９の動作タイムチャートである。
動作タイムチャートであり、図４は図２におけるデータ
制御回路８の動作タイムチャート、図５は図２における
消去制御回路９の動作タイムチャートである。
【０００９】図６はメモリコントローラ１が有するＩＯ
レジスタを示す説明図で、（ａ）は図２におけるアドレ
ス制御回路６のアドレスレジスタを示し、（ｂ）は図２
におけるデータ制御回路８のＲＷレジスタ、（ｃ）は図
２における消去制御回路９のＥＲレジスタを示す。
レジスタを示す説明図で、（ａ）は図２におけるアドレ
ス制御回路６のアドレスレジスタを示し、（ｂ）は図２
におけるデータ制御回路８のＲＷレジスタ、（ｃ）は図
２における消去制御回路９のＥＲレジスタを示す。
【００１０】そして、（ａ）に示すアドレス制御回路６
には３個のＩＯレジスタを有しており、それぞれ「ＣＮ
ＴＣＳ０」信号と「ＣＮＴＣＳ１」信号および「ＣＮＴ
ＣＳ２」信号で、（イ）の「Ａｄｄｒｅｓｓ Ｄａｔ
ａ」と（ロ）の「Ａｄｄｒｅｓｓ Ｄａｔａ」および
（ハ）の「Ｎｖ」「Ａｄｄｒｅｓｓ Ｄａｔａ」をそれ
ぞれ選択する。ここで、（ａ）に示すアドレス制御回路
６（Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ）にはアクセス
を開始するメモリのアドレスをセットする。（ｂ）に示
すデータ制御回路８は「ＲＷ Ｒｅｇｉｓｔｅｒ」を有
しており、「ＲＷＲＥＧＣＳ」信号で（ニ）の「Ｒｅａ
ｄ／Ｗｒｉｔｅ Ｄａｔａ」を選択する。ここで、この
レジスタを介しメモリに対しリードデータ，ライトデー
タの動作を実施する。（ｃ）に示す消去制御回路９には
「ＥＲ Ｒｅｇｉｓｔｅｒ」を有しており、「ＥＲＲＥ
ＧＣＳ」信号により（ホ）のＮｖ消去チップ（ライト
時）および（ヘ）のＮｖメモリ容量タップ容量（リード
時）をそれぞれ選択する。すなわち、「ＥＲ Ｒｅｇｉ
ｓｔｅｒ」にデータライト時は消去するチップの選択を
行う。
には３個のＩＯレジスタを有しており、それぞれ「ＣＮ
ＴＣＳ０」信号と「ＣＮＴＣＳ１」信号および「ＣＮＴ
ＣＳ２」信号で、（イ）の「Ａｄｄｒｅｓｓ Ｄａｔ
ａ」と（ロ）の「Ａｄｄｒｅｓｓ Ｄａｔａ」および
（ハ）の「Ｎｖ」「Ａｄｄｒｅｓｓ Ｄａｔａ」をそれ
ぞれ選択する。ここで、（ａ）に示すアドレス制御回路
６（Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ）にはアクセス
を開始するメモリのアドレスをセットする。（ｂ）に示
すデータ制御回路８は「ＲＷ Ｒｅｇｉｓｔｅｒ」を有
しており、「ＲＷＲＥＧＣＳ」信号で（ニ）の「Ｒｅａ
ｄ／Ｗｒｉｔｅ Ｄａｔａ」を選択する。ここで、この
レジスタを介しメモリに対しリードデータ，ライトデー
タの動作を実施する。（ｃ）に示す消去制御回路９には
「ＥＲ Ｒｅｇｉｓｔｅｒ」を有しており、「ＥＲＲＥ
ＧＣＳ」信号により（ホ）のＮｖ消去チップ（ライト
時）および（ヘ）のＮｖメモリ容量タップ容量（リード
時）をそれぞれ選択する。すなわち、「ＥＲ Ｒｅｇｉ
ｓｔｅｒ」にデータライト時は消去するチップの選択を
行う。
【００１１】この実施例では１Ｍビットの一括消去型Ｅ
ＥＰＲＯＭを８個接続しているので、消去するチップの
選択は３ビットで行う。また、「ＥＲ Ｒｅｇｉｓｔｅ
ｒ」のデータリード時は、一括消去型ＥＥＰＲＯＭのチ
ップ容量およびメモリコントローラ１が制御するメモリ
容量の情報を出力する。そして、この実施例では、一括
消去型ＥＥＰＲＯＭのチップ容量は１Ｍビットであり、
メモリ容量は１Ｍバイトである。
ＥＰＲＯＭを８個接続しているので、消去するチップの
選択は３ビットで行う。また、「ＥＲ Ｒｅｇｉｓｔｅ
ｒ」のデータリード時は、一括消去型ＥＥＰＲＯＭのチ
ップ容量およびメモリコントローラ１が制御するメモリ
容量の情報を出力する。そして、この実施例では、一括
消去型ＥＥＰＲＯＭのチップ容量は１Ｍビットであり、
メモリ容量は１Ｍバイトである。
【００１２】つぎに図２に示す実施例の動作を図３ない
し図５を参照して説明する。まず、図３を参照してメモ
リのアクセスアドレスを制御するアドレス制御回路６の
動作を説明する。このアドレス制御回路６には３つのレ
ジスタがあり、それぞれが「ＣＮＴＣＳ０」〜「ＣＮＴ
ＣＳ２」信号で選べる。そして、この「ＣＮＴＣＳ０」
〜「ＣＮＴＣＳ２」信号で選んだレジスタにはアクセス
を開始するメモリのアドレスをセットする。また、セッ
トしたアドレスは「ＣＮＴＣＳ０」〜「ＣＮＴＣＳ２」
信号によりそれぞれ読み出すことができる。
し図５を参照して説明する。まず、図３を参照してメモ
リのアクセスアドレスを制御するアドレス制御回路６の
動作を説明する。このアドレス制御回路６には３つのレ
ジスタがあり、それぞれが「ＣＮＴＣＳ０」〜「ＣＮＴ
ＣＳ２」信号で選べる。そして、この「ＣＮＴＣＳ０」
〜「ＣＮＴＣＳ２」信号で選んだレジスタにはアクセス
を開始するメモリのアドレスをセットする。また、セッ
トしたアドレスは「ＣＮＴＣＳ０」〜「ＣＮＴＣＳ２」
信号によりそれぞれ読み出すことができる。
【００１３】つぎに、図４を参照してメモリに対するラ
イトデータとリードデータを制御するデータ制御回路８
の動作を説明する。「ＲＷＲＥＧＣＳ」信号によりデー
タ制御回路８の内部にあるＩＯレジスタを選択できる。
そして、データ制御回路８のＩＯレジスタにライトデー
タを書き込むと、このデータ制御回路８の内部にて、一
括消去型ＥＥＰＲＯＭに対するデータライトコマンドで
ある「４０」のデータを生成し、一括消去型ＥＥＰＲＯ
Ｍに対しデータライトコマンドを発行する。また、コマ
ンド発行後、ライトデータを一括消去型ＥＥＰＲＯＭに
対し書き込む。そして、この一括消去型ＥＥＰＲＯＭに
書き込まれたデータを読み出すときはデータ制御回路８
にあるＩＯレジスタに対しリード動作を実行すれば良
い。
イトデータとリードデータを制御するデータ制御回路８
の動作を説明する。「ＲＷＲＥＧＣＳ」信号によりデー
タ制御回路８の内部にあるＩＯレジスタを選択できる。
そして、データ制御回路８のＩＯレジスタにライトデー
タを書き込むと、このデータ制御回路８の内部にて、一
括消去型ＥＥＰＲＯＭに対するデータライトコマンドで
ある「４０」のデータを生成し、一括消去型ＥＥＰＲＯ
Ｍに対しデータライトコマンドを発行する。また、コマ
ンド発行後、ライトデータを一括消去型ＥＥＰＲＯＭに
対し書き込む。そして、この一括消去型ＥＥＰＲＯＭに
書き込まれたデータを読み出すときはデータ制御回路８
にあるＩＯレジスタに対しリード動作を実行すれば良
い。
【００１４】ここで、図１に示すフラッシュメモリ２，
３に対するアクセスアドレスはデータ制御回路８にある
ＩＯレジスタをアクセスするごとに内部にてカウントア
ップ信号を発生し、その都度アドレス制御回路６のセッ
トされていたアドレスをカウントアップする。すなわ
ち、フラッシュメモリ２，３に対し連続してデータライ
トまたはデータリードを実施する場合は、アクセス開始
のアドレスをアドレス制御回路６にセットし、データ制
御回路８のＩＯレジスタから順次データライトまたはデ
ータリードを連続して実行すれば良い。
３に対するアクセスアドレスはデータ制御回路８にある
ＩＯレジスタをアクセスするごとに内部にてカウントア
ップ信号を発生し、その都度アドレス制御回路６のセッ
トされていたアドレスをカウントアップする。すなわ
ち、フラッシュメモリ２，３に対し連続してデータライ
トまたはデータリードを実施する場合は、アクセス開始
のアドレスをアドレス制御回路６にセットし、データ制
御回路８のＩＯレジスタから順次データライトまたはデ
ータリードを連続して実行すれば良い。
【００１５】つぎに、図５を参照してメモリの消去を制
御する消去制御回路９の動作を説明する。「ＥＲＲＥＧ
ＣＳ」信号により消去制御回路９にあるＩＯレジスタを
選択し、消去するチップの選択データを書き込む。そし
て、この消去制御回路９は書き込まれたデータをデコー
ドし、「ＥＲＣＥ０」〜「ＥＲＣＥ７」信号を生成し、
消去するチップを選択する。また、一括消去型ＥＥＰＲ
ＯＭに対しては、消去コマンドである「２０」のデータ
を２度連続して書き込む。そして、この消去制御回路９
のＩＯレジスタを読み出すと、使用している一括消去型
ＥＥＰＲＯＭのチップ当たりの容量およびメモリコント
ローラ１で構成しているメモリ容量の情報が読み出せ
る。
御する消去制御回路９の動作を説明する。「ＥＲＲＥＧ
ＣＳ」信号により消去制御回路９にあるＩＯレジスタを
選択し、消去するチップの選択データを書き込む。そし
て、この消去制御回路９は書き込まれたデータをデコー
ドし、「ＥＲＣＥ０」〜「ＥＲＣＥ７」信号を生成し、
消去するチップを選択する。また、一括消去型ＥＥＰＲ
ＯＭに対しては、消去コマンドである「２０」のデータ
を２度連続して書き込む。そして、この消去制御回路９
のＩＯレジスタを読み出すと、使用している一括消去型
ＥＥＰＲＯＭのチップ当たりの容量およびメモリコント
ローラ１で構成しているメモリ容量の情報が読み出せ
る。
【００１６】
【発明の効果】以上説明したように本発明は、一括消去
型ＥＥＰＲＯＭに対し、通常のＩＯアクセスによりデー
タのリード，ライトおよび消去を実現するようにしたの
で、本発明に一括消去型ＥＥＰＲＯＭを接続した場合、
システム側はその一括消去型ＥＥＰＲＯＭに対し特定の
コマンドを発行せずに通常のＩＯアクセスにより、デー
タのリードおよびライト，また消去を実行することがで
きる効果がある。また、アクセスを開始するアドレスを
指定すれば、通常のＩＯアクセスによりデータのリード
およびライトを実施する毎にアクセスするアドレスがカ
ウントアップするため、システム側にてアドレスをカウ
ントアップする必要がないという効果を有する。
型ＥＥＰＲＯＭに対し、通常のＩＯアクセスによりデー
タのリード，ライトおよび消去を実現するようにしたの
で、本発明に一括消去型ＥＥＰＲＯＭを接続した場合、
システム側はその一括消去型ＥＥＰＲＯＭに対し特定の
コマンドを発行せずに通常のＩＯアクセスにより、デー
タのリードおよびライト，また消去を実行することがで
きる効果がある。また、アクセスを開始するアドレスを
指定すれば、通常のＩＯアクセスによりデータのリード
およびライトを実施する毎にアクセスするアドレスがカ
ウントアップするため、システム側にてアドレスをカウ
ントアップする必要がないという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１におけるメモリコントローラの内部構成例
を示すブロック図である。
を示すブロック図である。
【図３】図２におけるアドレス制御回路の動作タイムチ
ャートである。
ャートである。
【図４】図２におけるデータ制御回路の動作タイムチャ
ートである。
ートである。
【図５】図２における消去制御回路の動作タイムチャー
トである。
トである。
【図６】図１におけるメモリコントローラが有するＩＯ
レジスタを示す説明図である。
レジスタを示す説明図である。
１ メモリコントローラ ２，３ フラッシュメモリ ６ アドレス制御回路 ７ ＣＥ信号制御回路 ８ データ制御回路 ９ 消去制御回路
Claims (1)
- 【請求項１】 メモリのアクセスアドレスを制御するア
ドレス制御回路と、このアドレス制御回路の出力を入力
とし前記メモリのＣＥ信号を制御するＣＥ信号制御回路
と、前記メモリに対するライトデータとリードデータを
制御するデータ制御回路と、このデータ制御回路の出力
を入力とし前記メモリの消去を制御する消去制御回路を
備えることを特徴とするメモリコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047690A JPH05217386A (ja) | 1992-02-04 | 1992-02-04 | メモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047690A JPH05217386A (ja) | 1992-02-04 | 1992-02-04 | メモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217386A true JPH05217386A (ja) | 1993-08-27 |
Family
ID=12782288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047690A Pending JPH05217386A (ja) | 1992-02-04 | 1992-02-04 | メモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217386A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887441A (ja) * | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | フラッシュメモリアクセス方式 |
-
1992
- 1992-02-04 JP JP4047690A patent/JPH05217386A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887441A (ja) * | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | フラッシュメモリアクセス方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |