JPS5938861A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、第１のメモリと第２のメモリとに対してマ
イクロプロセッサがメモリアクセスする方式に関するも
のである。

〔発明の技術的背景〕

従来の核種のメモリアクセス方式を、第１図、第２図を
参照して説明する。

マイクロプロセッサ１と、第１のメモリ２、第２のメモ
リ３とは、アドレスバス４によシ接続されている。そし
て、このアドレスバス４の１ビツト（例えば、最上位ピ
ット）分の信号線が第１のメモリ２のチップセレクト端
子Ｃ８と第２のメモリ３のチップセレクト端子Ｃ８と接
続されている。

また、第１のメモリ２と第２のメモリ３とから出力され
るデータは、データバス５によシマイクロプロセッサ１
に取シ込まれるようになっている。

上記のような構成は、所謂シグナルプロセッサと称され
ていて、例えば、第１のメモリ２にデータが格納され、
第２のメモリ３に命令が格納されている。そして、マイ
クロプロセッサ１がある命令（例えばＡＤＤ）を実行す
るときには、そのある命令は第２のメモリ３に格納され
ておシ、その命令実行に必要なデータ（例えば、ＡＤＤ
すべきデータ）は第１のメモリ２に格納されている。

従って、１命令サイクルのタイミングチャートを示すと
、第２図のように、１命令サイクルの始ｔ、ｂのタイミ
ングでｓＭｘのメモリ２に対するアドレスがアドレスバ
ス４上に出力され、それから所定時間経過した後に、第
１のメモリ２からデータバス５へ出力されるデータが確
定する。更に、１命令サイクルのほぼ中間で、アドレス
バス４上のアドレスが第２のメモリ３用のものに変化さ
せられ、それから所定時間経過した後に、第２のメモリ
３からデータバス５へ出力されるデータが確定する。

〔背景技術の問題点〕

このような従来方式によると、アドレスバス４上に存在
するアドレスは、必ず、第１のメモリ２、第２のメモリ
３に対して経時的に交互に変化する。

しかも、夫々のメモリに対するアドレスが与えられてか
ら、データバス５上へ出力されるデータが確定するまで
には必ず所定時間を要する。従って、メモリアクセスタ
イムが長くなるという欠点があった・ 〔発明の目的〕 本発明は、このような欠点に鑑みなされたもので、その
目的は、メモリアクセスの時間を短くし得るメモリアク
セス方式を提供することである。

〔発明の概要〕

そこで、本発明では、マイクロプロセッサと第１のメモ
リとを第１のアドレスラインで接続し、また、マイクロ
プロセッサと第２のメモリとを第１のアドレスラインと
は独立した第２のアドレスラインで接続し、第１及び第
２のメモリとマイクロプロセッサを選択制御線で接続し
、この選択制御線にマイクロプロセッサから選択信号を
出力することによシ第１又は第２のメモリを選択してメ
モリアクセスするようにした。

〔発明の実施例〕

以下、図面を参照して本発明の実施例を詳しく説明する
。

第３図は本発明の一実施例を説明するためのブロック図
である。同図において、第１図と同一の構成要素には同
一番号を付し、その説明は省略する。マイクロプロセッ
サ１と第１のメモリ２とは、９ビツト！の第１のアドレ
スライン１１で接続され、また、マイクロプロセッサ１
と第２のメモリ３とは、９ビツト（の策２のアドレスラ
イン１２で接続されている。更に、マイクロプロセッサ
１と、第１のメモリ２のチップセレクト端子Ｃ８及び、
第２のメモリ３のチップセレクト端子σ１は、１ビツト
の選択制御線１３にて接続されている。

そして、マイクロプロセッサ１が選択制御線１３へ、ｒ
ｏ（Ｌ）Ｊの制御信号を出力すると、第２のメモリ３が
指定されて第２Ωアドレ３２イ：ン１２上のアドレスが
有効となり、［（Ｈ）ｊの制御信号を出力すると、第１
のメモリ２が指定されて第・１ρアドレネラ１イン１１
上のアドレスが有効となる。このようにアドレスが有効
とされたメモリについて、アドレスライン上のアドレス
が確定した時から所定時間が経過することによって（も
ちろん、選択制御信号が有意とがったときから所定時間
経過するこトモ必要）％１６ビツトのデータバス５上へ
データが出力され、マイクロプロセッサ１にこのデータ
が取シ込まれる。

以下、第３図に示された回路の動作を説明するためのタ
イミングチャートを示す第４図を参照しながら、メモリ
アクセスの一例を説明する。先ず、マイクロプロセッサ
１が既に、第１のアドレスライン１１にアドレス■を出
力しておシ、時刻Ｔで選択制御線１３へ「１」の制御信
号を出力したとする。

すると、この時刻から所定時間経過した後、データバス
５上には第１のメモリ２からデータ■′が出力され、マ
イクロプロセッサ１は、このデータ■′を取シ込み可能
となる。オた、マイクロプロセッサＩＶｉ選択制御信号
を「０」とす石前に、第２のアドレスライン１２上ヘア
ドレス■を出力する。ただし、このときは、選択制御信
号が「１」であるから、このアドレスは第２のアドレス
ラインＬ上で確定するものの、第２のメモリ３は直ちに
はアクセスされない。次に、選択制御信号が「Ｏ」とさ
れると、第２のメモリ３からは、この時から所定時間後
に、データバス５上へデータ■′が出力され、マイクロ
プロセッサ１は、このデータ■′を取シ込み可能となる
。更に、マイクロプロセッサ１は選択制御信号を「１」
とする前に、第１のアドレスライン１１上のアドレスを
アドレス■に変化させる・これによっても、第１のメモ
リ２が直ちにアクセスされることはない０次に、マイク
ロプロセッサ１が選択制御信号を「１」とすると、この
時から所定時間が経過した後、第１のメモリ２からデー
タ■′が出力される。これによって、マイクロプロセッ
サ１はデータバス５上のデータ■′の取シ込みが可能と
なる。以下、同様に、順次第１のメモリ２と第２のメモ
リ３とが交互にメモリアクセスされる。

このような方式のメモリアクセスにおいては、選択制御
信号がそのメモリに対して有意と々る以前に、そのメモ
リに対するアドレスが出力され確定しているから、上記
のメモリから出力されるデータがデータバス上へ出力さ
れ確定するまでの時間は選択信号が有意とされてから所
定時間を要するだけとなる。

従って、１命令サイクルを短くした場合、従来の方式で
は、アドレスバス４上のアドレス出力から所定時間（第
２図のｔｏ）を経過し彦ければ、データの出力はなされ
なかったが、本発明によると、アドレスライン上のアド
レス出力から所定時間経過していることを考慮する必要
はほとんどなく、ただ選択制御信号が有意となってから
所定時間（第４図ｔＮ）経過していることを考慮する必
要があるだけとなる。周知のように、メモリにおいては
、アドレスアクセス時間（上記の例のｔｏ）は、チップ
セレクトアクセス時間（上記の例のｔＮ）の２倍以上あ
るのが普通である。このため、本実施例によれば従来の
方式に比ベメモリアクセスタイムを短くすることができ
る。

〔発明の効果〕

以上説明したように、本発明によれば、マイクロプロセ
ッサが２つのメモリに対して独立したアドレスラインを
有するから、夫々のアドレスライン上には夫々のアドレ
スを同時に存在させることが可能であシ、メモリのアク
セスタイムに対する制限が緩和され、アクセスタイムを
短くしうる。

【図面の簡単な説明】

第１図は従来方式を説明するためのブロック図、第２図
はその動作を説明するためのタイミングチャートを示す
図、第３図は本発明の一実施例を説明するだめのブロッ
ク図、第４図はその動作を説明するだめのタイミングチ
ャートを示す図である。 １・・・マイクロプロセッサ ２・・・第１のメ七り ３・・・第２のメモリ ５・・・データバス １１・・・第１のアドレスライン １２・・・第２のアドレスライン １３・・・選択制御線 代理人　弁理士　　本　　１）　　　　崇第１図 第２図 第３図 ２ 第４図

Claims (2)

【特許請求の範囲】
1. （１）　　第１のメモリと第２のメモリとを１のマイク
   ロプロセッサがアクセスするメモリアクセス方式におい
   て、 前記マイクロプロセッサと前記第１のメモリとを第１の
   アドレスラインで接続し、前記マイクロプロセッサと前
   記第２のメモリとを第１のアドレスラインとは独立した
   第２のアドレスラインで接続し、前記マイクロプロセッ
   サと第１及び第２のメモリとを選択制御線で接続し、こ
   の選択制御線に前記マイクロプロセッサが選択信号を出
   力することによシ前記第１又は前記第２のメモリを選択
   してメモリアクセスすることを特徴とするメモリアクセ
   ス方式。
2. （２）　　第１及び第２のメモリの一方のメモリに与え
   るアドレスが変化したタイミングで、前記第１及び前記
   第２のメモリの他方のメモリに与えられていたアドレス
   が確定しデータ取シ込みが可能であるように、マイクロ
   プロセッサが前記第１及び前記第２の夫々のメモリに対
   しアドレスと選択信号とを与えることを特徴とする特許
   請求の範囲第１項記載のメモリアクセス方式。