JPH07302253A - 複数のオンチップメモリバスを備えたデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】ユーザによってフレキシブルにデータ及びプロ
グラムストレージに区分可能な単一のメモリアドレスス
ペースを有するマイクロコンピュータを提供することに
ある。 【構成】このマイクロコンピュータは、オンチップのＲ
ＡＭ及びＲＯＭを有しており、外部メモリ及び入力／出
力機能をアクセスするための周辺ポートを有する。更
に、このマイクロコンピュータは、論理演算ユニットと
並列なフローティングポイントマルチプライヤを有する
中央処理ユニットを有しており、複数のレジスタを多重
アキュームレータとして使用している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ処理装置に関
し、特にオンチップメモリのアクセスに関連したシング
ルチップマイクロコンピュータのアーキテクチャに関す
る。

【０００２】

【従来の技術】マイクロプロセッサ装置は、ゲーリー・
ブーン（Gary W. Boone)に与えられテキサス・インスッ
ルメント社に譲渡された米国特許第3,757,306 号に示さ
れているように、ＭＯＳ／ＬＳＩ技術で製造される単一
半導体集積回路、つまり、“チップ”内に通常含まれる
デジタルプロセッサ用の中央処理装置、つまり、ＣＰＵ
である。ブーンの上記特許は、並列ＡＬＵ、データ及び
アドレス用レジスタ命令レジスタ及び制御デコーダを含
むシングルチップ８ビットＣＰＵを示しており、これら
の構成要素は、全てノイマン（von Neumann)型アーキテ
クチャを用い、データ、アドレス及び命令用の双方向性
並列バスを用いて相互接続されている。ゲーリー・ブー
ン及びマイケル・コッコラン(Mickael J. Cochran)に付
与され、テキサス・インスツルメント社に譲渡された米
国特許第4,074,351 号は、４ビット並列ＡＬＵとその制
御回路を含むシングルチップ“マイクロコンピュータ”
型装置を示しており、プログラム記憶用のオンチップＲ
ＯＭとデータ記憶用のオンチップＲＡＭを備え、ハーバ
ード（Harvard)型アーキテクチャで構成されている。通
常マイクロプロセッサという用語はプログラム及びデー
タ記憶用の外部メモリを用いた装置を指す一方、マイク
ロコンピュータという用語はプログラム及びデータ記憶
用のオンチップＲＯＭとＲＡＭを備えた装置を指す。本
発明の説明では、“マイクロコンピュータ”という用語
は両方の装置を含めて用い、“マイクロプロセッサ”と
いう用語は主にオンチップＲＯＭを持たないマイクロコ
ンピュータを指すのに用いる。しかし、両用語は当該分
野でしばしば入れ換え可能に使われているので、本明細
書における一方または他方の使用はこの発明の特徴を制
限するものと理解すべきでない。

【０００３】最近のマイクロコンピュータは主に２つの
種類、つまり汎用マイクロプロセッサと専用マイクロコ
ンピュータ／マイクロプロセッサに分けられる。モトロ
ーラ社製Ｍ６８０２０等の汎用マイクロプロセッサは、
広範囲のタスクのどれでも実行するようにユーザによっ
てプログラム可能に設計されているため、パーソナルコ
ンピュータ等の中央処理装置としてよく使われている。
このような汎用マイクロプロセッサは、広範囲の演算及
び論理機能で優れた性能を有するが、勿論そうした機能
のうちの特定の一つのために特別に設計または適応され
ていない。これに対し専用マイクロコンピュータは、ユ
ーザがそのマイクロコンピュータを使うとしている特有
の所定演算及び論理機能のための性能改良を与えるよう
に設計されている。設計者は、マイクロコンピュータの
主機能を知ることで、その専用マイクロコンピュータに
よる特定機能の性能が、ユーザによって作成されるプロ
グラムと関係なく汎用マイクロプロセッサによる同一機
能の性能を大巾に越えるように、マイクロコンピュータ
を構成できる。専用マイクロコンピュータにより大巾な
向上率で実施可能なかかる機能の一つは、デジタル信号
処理、特にデジタルフィルタの実行と高速フーリエ変換
を行うのに必要な演算である。こうした演算は大部分整
数乗算、多ビットのシフト及び乗算−加算等の反復動作
から成るので、専用マイクロコンピュータはこれらの反
復機能に特に適するように構成できる。かかる専用マイ
クロコンピュータは、テキサス・インスツルメント社に
譲渡された米国特許第4,577,282 号に記載されている。
上記演算用のマイクロコンピュータの特定設計は、汎用
マイクロプロセッサと比べて充分な性能向上をもたら
し、専用マイクロコンピュータを音声及び画像処理等の
実時間用途における使用を可能とする。

【０００４】デジタル信号処理の用途は、それらの演算
集中性のため、メモリアクセス動作においてかなり集中
性となる。従って、デジタル信号処理機能を実施するマ
イクロコンピュータの全体的性能は、単位時間毎に実行
される特定演算の回数だけでなく、マイクロコンピュー
タがシステムメモリに対してデータを検索及び記憶可能
な速度によっても決まる。前記米国特許第4,577,282 号
に記載されているもの等従来の専用マイクロコンピュー
タは、データメモリへのアクセスがプログラムメモリへ
のアクセスと独立に、且つ、同時に行えるように、ハー
バード型アーキテクチャの改造型を用いている。このよ
うなアーキテクチャは勿論、さらに性能向上をもたらし
てきた。

【０００５】

【発明が解決しようとする課題】しかし、ノイマン型ア
ーキテクチャに代るハーバード型アーキテクチャの使用
にも幾つかの制限があり、その一部はデジタル信号処理
の用途におけるマイクロコンピュータの性能に悪影響を
及ぼすものである。例えば、データ及びプログラムメモ
リは異なるバスによってアクセスされるので、物理的に
別々のロケーションでないとしても、一般に別々のアド
レススペース内に存在されなければならない。従って、
ハーバード型アーキテクチャでは、第１の専用メモリが
データメモリ用に、また第２の専用メモリがプログラム
メモリ用に設けられなければならない。これは、利用し
ていないデータメモリをプログラム記憶用に使うこと及
びその逆を妨げ、マイクロコンピュータの融通性を制限
する。さらに、入／出力装置のメモリマップ式制御を使
うのも有用である。このような制御では、マイクロコン
ピュータとその入／出力装置によって共有された予約メ
モリロケーションを使用する。要するに、マイクロコン
ピュータ及び入／出力装置は、共有ロケーションへデー
タを書込み、また、そこからデータを読取ることによっ
て相互に交信する。ハーバード型及びノイマン型どちら
のアーキテクチャでも、入／出力目的のために一定のメ
モリロケーションを予約することは、マイクロコンピュ
ータの融通性をいっそう制限する。また、アーキテクチ
ャがメモリマップ式入／出力の使用を一定のロケーショ
ンに制限していると、追加の入力または出力装置に必要
なメモリマップドロケーション(memory-mapped locatio
n)がマイクロコンピュータ用の既存ソフトウェアで使わ
れていることがあるため、マイクロコンピュータはその
追加装置を含めるように容易に再設計できず、既存のソ
フトウェアベースが再設計のマイクロコンピュータと両
立しなくなってしまう。

【０００６】従って、この発明の目的は、ユーザによっ
てフレキシブルにデータ及びプログラムストレージに区
分可能な単一のメモリアドレススペースを有するマイク
ロコンピュータを提供することにある。この発明の別の
目的は、単一のメモリアドレススペース内に、データ及
びプログラムストレージと共にメモリマップド入／出力
コントローラも含み得るようなマイクロコンピュータを
提供することにある。この発明の別の目的は、データ、
プログラム及びメモリマップド入／出力メモリの仕様と
関わりなく、前記アドレススペース内の２つのメモリロ
ケーションへ同時にアクセスできるようなマイクロコン
ピュータを提供することにある。この発明の別の目的
は、単一のメモリアドレススペース内にＲＯＭとＲＡＭ
両方を有するようなマイクロコンピュータを提供するこ
とにある。本発明の上記以外の目的及び利点は、図面と
共に以下の説明を参照することによって当業者には明ら
かとなろう。

【０００７】

【課題を解決するための手段】本発明は、単一のメモリ
アドレススペース内にマップ割り当てされた複数のメモ
リ要素を有するマイクロコンピュータに適用し得る。デ
ータバス、プログラムバス及び直接メモリアクセス（Ｄ
ＭＡ）バス等の特定目的で好ましくは使われるように指
定し得る複数のメモリバスが設けられる。２つのバスが
共に同一メモリ要素ヘアドレスしようとしない限り、複
数のバスが１より多いメモリ要素への同時アクセスを可
能とする。メモリアドレススペースは、制御可能なポー
トを介して複数のメモリバスがそれに接続された外部メ
モリへもアドレス可能となるように、充分大きくし得
る。２つの異なるバスが同一メモリ要素（オンチップま
たは外部）内のメモリロケーションへアドレスを試みた
ときでも、所定の優先順位に従って一つのバスにアクセ
スが許可されるように、アドレスデコード論理及び優先
順位論理を含むメモリ優先順位コントローラも付設し得
る。

【０００８】

【実施例】図１を参照すると、マイクロコンピュータ１
０のアーキテクチャが示され、該マイクロコンピュータ
はデジタル信号処理用に特に適しており、本発明を具備
している。マイクロコンピュータ１０の主な機能ブロッ
クは、中央処理装置（CPU)１２、コントローラ１４、及
び直接メモリアクセス（ＤＭＡ）コントローラ２２によ
って構成される。発明のこの実施例によるマイクロコン
ピュータに装備されたメモリは、ランダムアクセスメモ
リ（ＲＡＭ）１６、１８、及び読取専用メモリ（ＲＯ
Ｍ）２０を含む。この実施例において、ＲＡＭ１６と１
８は２¹⁰つまり１Ｋのワードを有し、ＲＯＭ２０は２¹²
つまり４Ｋのワードを有する。各種のバス信号をマイク
ロコンピュータ１０の外部端子で多重化し、且つかかる
外部端子を介してデータを送受信する外部装置との通信
用の専用信号を与えるインタフェースポート２４、２６
を経て外部との接続がなされる。インタフェースポート
２６に周辺バス２８が接続され、周辺バス２８は後述す
るように各種の機能ブロックに接続される。マイクロコ
ンピュータ１０内でのデータ交信は、データバス３０を
介して実施可能である。データバス３０は、メモリ１
６、１８、２０、インタフェースポート２４、２６及び
ＣＰＵ１２間でのデータ信号の交信に割り当てられた一
組のデータライン３０ｄを含む。発明のこの実施例で
は、データバス３０が各組３０ｄ内に３２本のデータラ
インを有する。従って、メモリ１６、１８、２０、イン
タフェースポート２４、２６及びＣＰＵ１２間で交信さ
れるデータ信号は３２ビット語と見なされる。データバ
ス３０は更に第１組のアドレスライン３０ａと第２組の
アドレスライン３０ｂを含み、両アドレスラインはメモ
リ１６、１８及び２０内のメモリロケーションに対応し
たアドレス信号の交信に使われる。

【０００９】本発明のこの実施例において、データバス
３０は各組３０ａ及び３０ｂ毎に２４本のアドレスライ
ンを有する。アドレスライン３０ａと３０ｂも、ＣＰＵ
１２、インタフェースポート２４、２６及びメモリ１
６、１８、２０間に接続されている。図１から明らかな
ように、メモリ１６、１８、２０は各々２つのポート３
２ａ、３２ｄを有する。各々のポート３２ａはデータバ
ス３０のアドレスライン３０ａと３０ｂに接続され、そ
こに与えられるアドレス信号を受信し、対応したメモリ
ロケーションへのアクセスをポート３２ｄを介してデー
タバス３０のデータライン３０ｄに与える。マイクロコ
ンピュータ１０は、プログラムバス３４を介しても交信
を行う。データバス３０と同様、プログラムバス３４は
メモリ１６、１８及び２０の各ポート３２ｄに接続され
た一組のデータライン３４ｄを含む。プログラムバス３
４のデータライン３４ｄは、インタフェースポート２
４、２６とコントローラ１４にも接続されている。プロ
グラムバス３４は更に、メモリ１６、１８、２０の各ポ
ート３２ａ、インタフェースポート２４、２６及びコン
トローラ１４に接続された一組のアドレスライン３４ａ
を含む。プログラムバス３４には、アドレスライン３４
ａとデータライン３４ｄにそれぞれ接続されたポート３
２ａと３２ｄを有する命令キャッシュ３６も接続されて
いる。命令キャッシュ３６は小型（６４ワード）の高速
メモリで、プログラム記憶用に外部のメモリ装置が使わ
れる場合に、反復使用される命令の検索をメモリ１６、
１８、２０からと同じ速度で行えるように、最も最近使
われた命令コードを保持するのに使用される。命令キャ
ッシュ３６の詳細な構造及び動作は後で説明する。

【００１０】コントローラ１４は、プログラムバス３４
のデータライン３４ｄ上に受信された命令コードを、マ
イクロコンピュータ１０の全ブロック内に含まれた特定
の論理回路を制御する制御信号へデコードするのに必要
な回路を含む。図１は、それらの制御信号の一部を搬送
するラインＳＥＬ₁₆、ＳＥＬ₁₈、ＳＥＬ₂₀、ＳＥＬ₂₄及
びＳＥＬ₂₆を示し、制御信号はメモリ１６、１８、２０
及び周辺ポート２４、２６へのマイクロコンピュータ１
０のアクセスをそれぞれ制御する。コントローラ１４か
ら発生されるその他の同様な信号は、見易くするため図
１には示してない。命令キャッシュ３６とコントローラ
１４に制御されたプログラムバス３４は、メモリ１６、
１８及び２０内に含まれた命令コードのアドレシングと
交信のために主に使われる。本発明によれば、このよう
な命令コードは、プログラムメモリに専用な特定のロケ
ーションを指定することなく、メモリ１６、１８、及び
２０の何れかまたは外部メモリ内に存在可能である。Ｄ
ＭＡコントローラ２２は、ＤＭＡバス３８を介してメモ
リ１６、１８、及び２０に接続される。データバス３０
とプログラムバス３４と同じく、ＤＭＡバス３８はメモ
リ１６、１８、及び２０のポート３２ｄに接続された一
組のデータライン３８ｄを有する。ＤＭＡバス３８は更
に、メモリ１６、１８及び２０のポート３２ａに接続さ
れた一組のアドレスライン３８ａを有する。ＤＭＡコン
トローラ２２は、周辺バス２８に更に周辺バス２８を介
してインタフェースポート２６にも接続されている。Ｄ
ＭＡコントローラ２２が直接メモリアクセス動作を行
い、この動作によってマイクロコンピュータ１０のメモ
リスペース内に記憶されたデータブロックがメモリの一
領域（出所）から別の領域（宛先）へ移動可能である。
メモリの出所領域はメモリ１６、１８、２０、またはマ
イクロコンピュータ１０の外部にあってインタフェース
ポート２４で処理される端子に接続されたメモリ装置内
に存在し、データブロックの宛先はかかるどのメモリ
（但し勿論ＲＯＭ２０を除く）内にも存在し得る。図１
に示したマイクロコンピュータ１０の構造及び以下の説
明から、このようなＤＭＡ動作はＣＰＵ１２の介入を必
要とせず、マイクロコンピュータ１０内のＤＭＡコント
ローラ２２によってなされることが明らかであろう。

【００１１】一組のアドレスライン３０ａ、３０ｂ、３
４ａまたは３８ａの対応したメモリ１６、１８または２
０への接続を選択できるように、ポート３２ａは主にマ
ルチプレクサである。同じく、各々のポート３２ｄはデ
ータバス３０のデータライン３０ｄに接続され、アドレ
スされたメモリロケーションによって記憶された（また
は記憶されるべき）データの交信を行う。メモリ１６、
１８及び２０は各々そのポート３２ａに接続されたアド
レスデコーダ３３を含み、これがアドレスライン３０
ａ、３０ｂ、３４ａまたは３８ａの選択された１つに与
えられるメモリアドレス信号を当該分野で周知な方法で
デコードする。アドレスデコード３３からの出力に基づ
き、選択アドレス信号によって指定されたメモリロケー
ションへのアクセスが許可される。ＲＡＭ１６、１８と
ＲＯＭ２０は全て、選択メモリロケーションが付設のア
ドレスデコーダ３３の出力に基づき検知及び／又は書込
まれるように、当該分野で周知なように構成されてい
る。またかかるメモリの分野で周知なように、ポート３
２ｄは選択されてないときそこに接続されたバス３０、
３４及び３８のデータラインの高インピーダンス出力を
与えて、バス３０、３４及び３８上におけるデータの衝
突を防ぐ。

【００１２】データバス３０、プログラムバス３４及び
ＤＭＡバス３８内の各組のアドレスラインは、この発明
の好ましい実施例において２４本の導体からなる。従っ
て、データバス３０、プログラムバス３４及びＤＭＡバ
ス３８内の各組のアドレスラインを介してアドレス可能
なメモリロケーションの最大数は、３２ビットの２²⁴ワ
ード（１６メガワード）である。しかし、メモリ１６、
１８及び２０内のワード総数は６Ｋなので、マイクロコ
ンピュータ１０のアドレス可能なメモリスペースの多く
はマイクロコンピュータ１０外のメモリ装置内に存在す
る。このような外部メモリも勿論オンチップメモリ１
６、１８及び２０と同様のアドレスデコード能力を持
ち、バス３０、３４及び３８のアドレスライン上に発生
したアドレス信号に対して同じように応答する。本発明
によれば、バス３０、３４及び３８の任意の一組のアド
レスラインに与えられるあるアドレス信号がメモリ１
６、１８及び２０のうち一つ内のメモリロケーションヘ
アドレスするように、単一のメモリアドレススペースが
マイクロコンピュータ１０に設けられる。従って、例え
ばアドレスライン３０ａがポート３２ａで選ばれたとす
れば、アドレスライン３０ａ上のあるアドレス信号はメ
モリ１６、１８及び２０の何れか一つもしくは外部デー
タ、プログラムまたは入／出力メモリ内のメモリロケー
ションと対応している。尚マイクロコンピュータは、外
部のデータ及びプログラムメモリが周辺ポート２４を介
してアクセスされ、外部入／出力メモリが周辺ポート２
６を介してアクセスされるのが好ましいように構成され
ている。

【００１３】周辺バス２８は、インタフェースポート２
６と各種の周辺機能との間に接続されている。従って周
辺バスは、コントローラ１４による周辺ポート２６の制
御に応じて、バス３０、３４及び３８の任意の一つと選
択的に接続可能である。このように、周辺バス２８はマ
イクロコンピュータ１０の残部にとってオフチップバス
のように見える。これは、周辺装置によって通常与えら
れる機能をマイクロコンピュータ１０内に組み入れ可能
とし、かかる周辺装置との交信はオフチップ装置とほゞ
同じ方法でマイクロコンピュータ１０の残部によって行
われる。一例として図１のマイクロコンピュータ１０
は、周辺バス２８に接続されたタイマ４０、直列ポート
４２及びフォーマット交換器４４を有し、また前述した
ようにＤＭＡコントローラ２２も周辺バス２８に接続さ
れている。前記の他のバスと同様、周辺バス２８はデー
タライン２８ｄとアドレスライン２８ａを含む。しか
し、メモリ１６、１８、２０とバス３０、３４、３８に
接続されたマイクロコンピュータ１０の残部との間での
交信と異なり、周辺バス２８のアドレスライン２８ａは
それに接続された上記周辺機器４０、４２、４４の何れ
か一つを選択し、周辺バス２８のデータライン２８ｄに
対してデータを送受するのに使われる。さらに後述する
ように、ＤＭＡコントローラ２２内の制御レジスタも周
辺バス２８を介してアクセスされる。

【００１４】次に図２を参照して、ＣＰＵ１２の構造と
動作を詳しく説明する。ＣＰＵ１２は、専用乗算器４
６、論理演算装置（ＡＬＵ）４８、データレジスタ５０
ａ〜５０ｈ（まとめてデータレジスタ５０と称する）、
補助演算論理装置（ＡＲＡＵ）５２ａと５２ｂ、補助デ
ータレジスタ５４ａ〜５４ｈ（まとめて補助レジスタ５
４と称する）、データバスコントローラ５６、及び一連
の制御レジスタ（インディックスレジスタ６８ａと６８
ｂ、ブロックレジスタ７０及び状態レジスタ７０を含む
がこれに制限されない）を含み、以下これらについて詳
述する。乗算器４６への入力の一方は、マルチプレクサ
６４ａを介してＣＰＵバス６０ａまたはレジスタバス６
２ａの何れかからデータを受け取るように動作可能で、
乗算器４６への入力の他方はマルチプレクサ６４ｂを介
してＣＰＵバス６０ｂまたはレジスタバス６２ｂの何れ
かからデータを受け取るように動作可能である。同じく
ＡＬＵ４８は２つの入力に対して演算を行い、その一方
の入力はマルチプレクサ６４ｃを介してＣＰＵバス６０
ａまたはレジスタバス６２ａの何れかからデータを受け
取るように動作可能で、他方の入力はマルチプレクサ６
４ｄを介してＣＰＵバス６０ｂまたはレジスタバス６２
ｂの何れかからデータを受け取るように動作可能であ
る。マルチプレクサ６４ａ〜６４ｄは、ＣＰＵ１２によ
って実行されるべき命令コードに基づきコントローラ１
４によって制御される。

【００１５】乗算器４６は当該分野で周知な浮動小数点
乗算器で、実際には（仮数乗算用の）ハードウェア乗算
器と（指数加算用の）演算論理装置とを含む。乗算器４
６は発明の好ましい実施例において、３２ビットの結果
を生じる整数乗算を実施可能なサイズ、あるいは３２ビ
ットを浮動小数点オペランドの仮数及び他の８ビットを
浮動小数点オペランドの指数と見なして、計４０ビット
の結果を生じる浮動小数点乗算を実施可能なサイズとす
る。ＡＬＵ４８は、２４ビットまでの２進数に対して整
数及び浮動小数点の加算と減算を実施可能な多くの周知
な構成の任意の一つに従って構成された演算論理装置で
ある。後で詳述するように、乗算器４６とＡＬＵ４８の
並列組合せによって、ＣＰＵ１２は両方の機能を同時に
用いて演算を実施でき、乗算−累算命令等の演算の迅速
な計算が与えられる。乗算器４６はＡＬＵ４８の出力は
各々データレジスタ５０に接続され、乗算器４６とＡＬ
Ｕ４８各々によって実行された演算の結果がデータレジ
スタ５０のうち選択されたものにそれぞれ記憶可能であ
る。データレジスタ５０は、４０ビットのレジスタであ
って、ユーザのアプリケーションに応じ整数または浮動
小数点フォーマットでデータをストアするのに使われ
る。情報を浮動小数点フォーマットで記憶する場合に
は、最上位８ビットが指数と見なされ、下位３２ビット
が仮数と見なされる。データレジスタ５０の主な機能は
アキュムレータ機能で、実質上複数のデータレジスタ５
０がＣＰＵ１２に複数のアキュムレータを与える。デー
タレジスタ５０はレジスタバス６２ａと６２ｂにも接続
され、両レジスタバスがデータバスコントローラ５６を
介してデータバス３０に出力を与え、また乗算器４６と
ＡＬＵ４８への入力として再び与えられる。

【００１６】従って、乗算−累算命令をＣＰＵ１２で容
易且つ効率的に実施できる。例えば、乗算器４６の乗算
結果をデータレジスタ５０の一つとしてレジスタバス６
２ａを介してＡＬＵ４８に入力し、データレジスタ５０
の別の一つに記憶されレジスタバス６２ｂを介してＡＬ
Ｕ４８に与えられた前の結果に加えることができる。乗
算器４６とＡＬＵ４８の出力は、同じくコントローラ１
４によって制御されるマルチプレクサ６６の入力にも接
続されている。マルチプレクサ６６の出力は補助レジス
タ５４に接続され、乗算器４６またはＡＬＵ４８の動作
結果が補助レジスタ５４の選択された一つ、あるいはイ
ンディックスレジスタ６８ａと６８ｂ、ブロックレジス
タ７０及び状態レジスタ７１を含む一連の制御レジスタ
内に記憶可能である。補助レジスタ５４は３２ビットの
レジスタで、ＡＲＡＵ５２と協働して、データバス３０
のアドレスライン３０ａと３０ｂに加えるアドレスや、
補助レジスタ５４内に記憶されて後で使われるアドレス
計算用のアドレスを発生する。補助レジスタ５４は、補
助レジスタバス６５ａと６５ｂをそれぞれ介して各ＡＲ
ＡＵ５２ａと５２ｂの一入力に接続されている。各ＡＲ
ＡＵ５２ａと５２ｂはコントローラ１４に接続された入
力、インディックスレジスタ６８ａと６８ｂに接続され
た入力、及びブロックレジスタ７０に接続された入力も
有し、これらの入力は全て実行中の命令コードによって
指定されたアドレスモードに応じてアドレス変更信号を
受け取る。ＡＲＡＵ５２ａと５２ｂはデータバス３０の
アドレスライン３０ａと３０ｂにそれぞれ接続された出
力を有し、ＡＲＡＵ５２ａと５２ｂはこれらのアドレス
ラインにメモリアドレス信号を与える。さらにＡＲＡＵ
５２ａと５２ｂは、バス６７ａと６７ｂにそれぞれ接続
され、後述するようにメモリアドレシングの過程で発生
した変更の結果を補助レジスタ５４のうち選択されたも
のに記憶するための出力を有する。

【００１７】図１から明らかで当該分野で周知なよう
に、マイクロコンピュータ１０によって実行可能な命令
コード１６、１８、２０、並びに周辺ポート２４と２６
を介して外部メモリに複数の方法でアクセスする。この
ようなアドレシングの例には、ＣＰＵ１２内の各レジス
タ５０と５４のアドレシング、メモリ１６、１８、２０
内のロケーションのアドレシング、周知の即時及び相対
的アドレシングモードが含まれる。間接的なメモリアド
レシングは、補助レジスタ５４と協働してＡＲＡＵ５２
ａと５２ｂによって容易化される。周知のように、マイ
クロコンピュータ内での間接的なアドレシングは、メモ
リロケーションのアドレスが所定のロケーションに含ま
れているメモリアドレシングモードである。間接メモリ
アドレシングの一例は、“レジスタ５０ａの内容で指定
されたメモリロケーションをアドレスせよ”というマイ
クロコンピュータへの命令である。間接アドレシングは
レジスタ５４を動的メモリアドレスポインタとして用い
るのを可能とし、プログラムメモリロケーションの内容
を変える必要なく、ＣＰＵ１２（及びレジスタ５４の一
つにおけるその記憶）によるメモリロケーションの算出
を可能とする。さらにＡＲＡＵ５２ａと５２ｂは、ＡＲ
ＡＵ５２ａと５２ｂによる間接アドレスの算出を変更す
る命令コードから発生された変位コードを用いるように
動作可能である。変位コードは、命令コードのデコード
時にコントローラ１４によって発生される８ビットのコ
ードで、各ＡＲＡＵ５２ａと５２ｂの入力の一方に入力
される。ＣＰＵ１２は変位信号の不在を１を暗示した値
として解釈し、これが反復演算で使われるレジスタ５４
の内容を自動的にインクレメントまたはデクレメントす
るのに使える。このようにＡＲＡＵ５２ａと５２ｂは、
ＲＡＭ１６と１８及びデータメモリとして使われている
外部ＲＡＭ内のメモリロケーションのアドレシングで主
に使われる。

【００１８】図１に示したごとく、データバス３０のア
ドレスライン３０ａと３０ｂ上にＡＲＡＵ５２ａと５２
ｂから発生されたアドレスは、勿論ＲＯＭ２０にもアク
セス可能である。つまりＡＲＡＵ５２ａと５２ｂは、そ
の入力の一方に接続されたレジスタ５４の一つの内容及
びコントローラ１４から発生される変位コードに基づい
て必要な整数加算または減算演算を実施するように動作
可能である。表１は、レジスタ５４とコントローラ１４
と協働するＡＲＡＵ５２ａと５２ｂによって部分的にサ
ポートされる多くの種類の間接アドレシングモードをリ
ストアップしている。尚、メモリ１６、１８及び２０
（または外部）のプログラムメモリポーション／ロケー
ションに記載された命令コードは、表１にリストアップ
したものを含んでいて、所望なメモリアドレシングモー
ドを指定する５ビットのコードを有している。表１にお
いて、“add ”はアドレスされるべきメモリロケーショ
ンを指定し、“ARn ”はレジスタ５４の一つの内容を指
定し、“disp”はコントローラ１４から発生される変位
コードの値を指定する。補助レジスタ５４の一つの内容
の更新値は、表１中“ARn ′”で示してある。 表 １ 適 用 演 算 間接的 w/ 前変位 加算 add＝ARn ＋ disp 間接的 w/ 前変位 減算 add＝ARn ＋ disp 間接的 w/ 前変位 加算／変更 add＝ARn ＋ disp ARn′＝ARn ＋ disp 間接的 w/ 前変位 減算／変更 add＝ARn − disp ARn′＝ARn ＋ disp 間接的 w/ 後変位 加算／変更 add＝ARn ARn′＝ARn ＋ disp 間接的 w/ 後変位 減算／変更 add＝ARn ARn′＝ARn ＋ disp

【００１９】ＣＰＵ１２は、同じくマルチプレクサ６６
の出力に接続され、レジスタバス６２ａと６２ｂに接続
され、更にコントローラ１４からの変位コードを受け取
るＡＲＡＵ５２ａと５２ｂの入力に直接接続されたイン
ディックスレジスタ６８ａと６８ｂを含んでいる。勿論
コントローラ１４が、インディックスレジスタ６８ａ、
インディックスレジスタ６８ｂ、または変位コードのＡ
ＲＡＵ５２ａと５２ｂの他入力に対する印加を制御す
る。インディックスレジスタ６８ａと６８ｂはＡＬＵ４
８によってロードされ、メモリ１６、１８及び２０（並
びに外部メモリ）のインディックス付間接アドレシング
で使われるインディックス値をＡＲＡＵ５２ａと５２ｂ
を介して記憶可能である。表２は、コントローラ１４に
よって受信及びデコードされる対応する命令コードに応
答し、ＡＲＡＵ５２ａと５２ｂによって実行可能なイン
ディックス付間接アドレシングモードを含む。表１にリ
ストアップしたアドレシングモードと同様、それらの各
アドレシングモードは命令コード内の特有な５ビットの
コードによって実施可能である。表２中の略語“IRm ”
は、インデックスレジスタ６８ａと６８ｂの一方の内容
を示す。 表 ２ 適 用 演 算 間接的 w/ 前インディック加算 add＝ARn ＋ IRm 間接的 w/ 前インディック減算 add＝ARn − IRm 間接的 w/ 前インディック加算／変更 add＝ARn ＋ IRm ARn′＝ARn ＋ IRm 間接的 w/ 前インディック減算／変更 add＝ARn − IRm ARn′＝ARn − IRm 間接的 w/ 後インディック加算／変更 add＝ARn ARn′＝ARn ＋ IRm 間接的 w/ 後インディック減算／変更 add＝ARn ARn′＝ARn − IRm 次に図３を参照すると、ＡＲＡＵ５２ａの構造が詳しく
示してある。勿論、ＡＲＡＵ５２ｂも同様に構成されて
いる。図２に示したように、ＡＲＡＵ５２ａはその一方
の入力で補助レジスタバス６５ａを受け取り、該バス６
５ａは加／減算器８０の一方の入力に接続されている。
マルチプレクサ８２は３つの入力信号を受信する。その
１つはコントローラ１４から発生される変位コードで、
残り２つの入力信号はインディックスレジスタ６８ａと
６８ｂの内容である。マルチプレクサ８２は、実行され
る命令コードに応じてコントローラ１４によって制御さ
れ、これら３入力の一つを選択して加／減算器８０の第
２の入力に与える。

【００２０】加／減算器８０は当該分野で周知な多段式
演算論理装置であって、全キャリ加算または減算が実施
可能である。コントローラ１４はアドレスモード情報に
関する命令コードの解読に応じて、加／減算器８０が加
算または減算どちらかを行うかを制御する。加／減算器
８０は更に、キャリ情報を段から段へ順または逆方向に
伝達する能力も有している。このような加／減算器は係
属中の米国特許出願第935,465 号に記載されており、該
特許出願が高速フーリエ変換アルゴリズムの実施におけ
る逆方向キャリ伝達の利点を詳しく記述している。コン
トローラ１４も同様に、実行される命令コードに応じて
加／減算器８０内でのキャリ伝達の方向を制御する。加
／減算器８０の出力は、マルチプレクサ８４の一方の入
力と比較器８６の一方の入力とに接続されている。マル
チプレクサ８４の他入力は補助レジスタバス６５ａに直
接接続され、マルチプレクサ８４の出力はデータバス３
０のアドレスライン３０ａに接続されている。マルチプ
レクサ８４は現在の命令コードに応じてコントローラ１
４によって制御され、計算されたアドレスの適正値をデ
ータバス３０のアドレスライン３０ａに加える。加／減
算器８０の出力はマルチプレクサ８８の第１入力にも接
続され、マルチプレクサ８８の出力は、ＡＲＡＵ５２ａ
からのデータを補助レジスタ５４のうち選択された一つ
に導いて補助レジスタ５４の内容を所望通り更新するバ
ス６７ａに接続されている。マルチプレクサ８８の第２
入力は加／減算器９０に接続されている。比較器８６と
加／減算器９０は後述する循環アドレシング論理を構成
し、次の議論の目的上、その動作については無視する。

【００２１】図３を参照すれば、表１及び表２に列記し
た各種の間接アドレシングモードを達成する際のＡＲＡ
Ｕ５２ａの動作は明らかとなろう。コントローラ１４は
実行される命令コードに応じてマルチプレクサ８２を制
御し、インディックスレジスタ６８ａと６８ｂのうち所
望の一方（表２中の“IRm") あるいはコントローラ１４
から発生される変位コードを選択し、加／減算器８０で
補助レジスタ５４の選択された一つの内容に加える。前
述したように、加／減算器８０が加算または減算どちら
を行うか、及び加／減算器８０が順または逆方向どちら
のキャリ伝送を使ってその出力を計算するのかも、コン
トローラ１４が制御する。所望のアドレシングモードが
後インディックスもしくは後変位の加算または減算であ
る場合には、コントローラ１４はマルチプレクサ８４に
よって補助レジスタバス６５ａを選び、データバス３０
のアドレスライン３０ａを接続せしめる（表１及び表２
中の演算“ add=ARn”に対応）。逆に、所望の間接アド
レシングモードが前インディックスもしくは前変位間接
アドレスであれば、コントローラ１４はマルチプレクサ
８４によって加／減算器８０の出力を選び、デーバス３
０のアドレスライン３０ａに加える（表１及び表２中の
演算“ add=ARn+1-IRm/disp ”に対応）。

【００２２】ＡＲＡＵ５２ａは、選択された間接アドレ
シングモードに従って補助レジスタ５４の更新も決め
る。循環間接アドレシングモードが選択されたとすると
（循環アドレシングについては後述する）、補助レジス
タ５４のうち選択された一つの内容が変更されるべきか
どうかをコントローラ１４が選ぶ。所望の間接アドレシ
ングモードが補助レジスタ５４の内容を変更しない場合
には、コントローラ１４がマルチプレクサ８８の出力を
使用禁止（トライステート）とし、補助レジスタ５４の
選択された一つの内容は更新されない。補助レジスタ５
４の選択された一つの内容が加／減算器８０での加算ま
たは減算の結果によって変更されるべき場合には、コン
トローラ１４がマルチプレクサ８８によって加／減算器
８０の出力を選んでバス６７ａに加える（表１及び表２
中の演算“ARn ′=ARn+/-IRm/diap"に対応）。図２に示
したＣＰＵ１２の構造から、各種機能の動作は並列に発
生可能なことが勿論明らかであろう。例えば、ＡＲＡＵ
５２ａと５２ｂはそれらへの入力が別々にレジスタ５４
とコントローラ１４（更にインディックスレジスタ６８
ａと６８ｂ）に接続されているので、並列に動作可能で
ある。また、ＡＲＡＵ５２ａの出力はデータバス３０の
アドレスライン３０ａとバス６７ａに接続される一方、
ＡＲＡＵ５２ｂの出力はデータバス３０のアドレスライ
ン３０ｂとバス６７ｂに接続されている。こうして、Ａ
ＲＡＵ５２ａと５２ｂの動作は、相互に干渉することな
く同時に生じ得る。更に、レジスタバス６２ａと６２ｂ
の前の状態が所望通り乗算器４６とＡＬＵ４８によって
受信されていれば、乗算器４６とＡＬＵ４８の動作は相
互同士だけでなく、ＡＲＡＵ５２ａと５２ｂに対しても
同時に生じ得る。このように、特に乗算−累算等の反復
演算を用いるアルゴリズムの場合、ＣＰＵ１２は上記の
並列動作によって大巾な性能向上を達成可能である。

【００２３】ブロックレジスタ７０はマルチプレクサ６
６の出力に接続され、レジスタバス６２ａと６２ｂに接
続されている他、ＡＲＡＵ５２ａと５２ｂにも直接接続
されている。ブロックレジスタ７０は間接アドレシング
方式に“循環的”特徴を与え、１ブロックのデータメモ
リロケーションがループ式に反復アクセス可能となるよ
うにする。当該分野では周知なように、デジタル信号処
理の用途で必要な一部の計算は、１ブロックの記憶デー
タに対する反復演算で表わすことができる。例えば、有
限パルス応答（ＦＩＲ）デジタルフィルタ機能の計算
は、１ブロックのデータに対する乗算−累算演算の反復
を必要とし、乗算−累算の結果はオペランドの一つがそ
こからフェッチされたメモリロケーション内に記憶され
る。次に図４を参照して、循環アドレシングの動作をＣ
ＰＵ１２内の各種レジスタの内容を見ながら説明する。
ＣＰＵ１２は、まずＡＬＵ４８によってブロックレジス
タ７０に問合せることによって循環アドレシングを行
い、こゝではビット位置“Ｎ”と称する、最上位の記憶
された“１”のデータ状態の位置を判定する。ブロック
レジスタ７０内に記憶された値は、循環的にアドレスさ
れるべきデータブロック内のメモリロケーションの数を
有する。データブロックの（その一端における）最初の
ベースアドレスは、間接アドレシングモードで使われる
補助レジスタ５４の一つの内容と見なされ、これらのビ
ット位置は“０”論理状態になってブロックレジスタ７
０内の最上位“１”状態のビット位置以下の位である。
図４は“０”に等しい補助レジスタ５４ａの内容のＮ個
の下位ビットを示すことによってこの点を示しており、
Ｎはブロックレジスタ７０内の最上位“１”のビット位
置である。

【００２４】尚、コントローラ１４からの変位コードも
インディックスレジスタ６８ａの内容を置換することに
よって、循環アドレシング特徴で使用可能である。この
例のためには、インディックスレジスタ６８ａの内容が
循環アドレシング特徴の演算を記述するのに使われる。
この結果、記憶データのブロック端を（補助レジスタ５
４ａ内に記憶された）最初のベースアドレスと見なすこ
とができ、Ｎ以下のビット位置がブロックレジスタ７０
の内容を含んでいる。この値は、データのブロック端の
メモリアドレスに１をプラスしたものである。次に図５
を参照し、循環アドレシングを用いて補助レジスタ５４
ａをインクレメントする動作の一例を説明する。Ｎより
大きい（つまりブロックレジスタ７０内の最上位“１”
より高い）ビット位置に対応した補助レジスタ５４ａに
ビット位置の内容は常に、そこへ最初に記憶されたベー
スアドレスのＮより大きいビット位置の内容と等しいま
ゝである。補助レジスタ５４ａのＮ以下のビットの内容
（以下“インディックス”と称する）が、前述のごとく
計算されたインディックスレジスタ６８ａの内容（以下
“ステップ”と称する）と組合わされる。前述したよう
に、補助レジスタ５４ａのＮ以下のビットは最初ゼロだ
が、循環アドレシングモードの詳細は以下一般的なケー
スについて説明する。場合に応じてＡＲＡＵ５２ａまた
は５２ｂが、アドレシングモードによって指定されたイ
ンディックスのインディックスレジスタ６８ａとの組合
せを行う。この例の目的上、ＡＲＡＵ５２ａは、循環ア
ドレシングモードで使われるＡＲＡＵ５２ａと５２ｂの
一方を称するものとする。

【００２５】循環アドレシングは、図３に示したＡＲＡ
Ｕ５２ａ、５２ｂの比較器８６と、加／減算器９０によ
ってなされる。比較器８６は、加／減算器９０に（図３
のライン８７で示す）制御出力を与える。この制御出力
は、ブロックレジスタ７０の内容に対して、インディッ
クス及びステップの値の間の関係に応じて、前述のごと
く選択された加／減算器８０の出力ビット（“インディ
ックス”）とブロックレジスタ７０の内容との比較結果
に対応している。その第１の関係で、インディックス及
びステップの組合せがゼロ以上でブロックレジスタ７０
の内容以下の場合には、補助レジスタ５４ａの更新内容
のＮ以下のビットがインディックスとステップの和（あ
るいは場合によっては差）から成る。すなわち、第１の
関係の条件が満たされると、加／減算器９０は加算と減
算どちらも行わず、その出力に加／減算器８０の出力を
そのまゝ与える。この第１の関係の式は次のように表わ
せる。 IF O < = index_n + /-step < = block THEN index_n+1 = index_n + + /-step 上記の関係において、“ index_n ”は変更前における補
助レジスタ５４ａのＮ以下のビット位置の内容で、“ i
ndex_n+1 ”は変更後におけるＮ以下のビット位置の内容
を表わし、“step”はインディックスレジスタ６８ａ
（この例の場合）の内容を表わし、“block ”はブロッ
クレジスタ７０の内容を表わす。

【００２６】第２の関係で、インディックスとステップ
の組合せがゼロより小さい場合には、補助レジスタ５４
のＮ以下のビットの変更内容がインディックスとステッ
プの和（または差）に、ブロックレジスタ７０の内容を
プラスしたものとなる。これは、比較器８６の制御出力
で加／減算器９０によってブロックレジスタ７０の内容
を加／減算器８０の出力へ加算することにより、ＡＲＡ
Ｕ５２ａにおいて行われる。そして、この加算の結果が
マルチプレクサ８８に与えられる。これは次の式で表わ
せる。 IF O > = index_n + /-step THEN index_n+1 = (index_n + /-step)+ block 最後に、補助レジスタ５４ａのＮ以下のビット位置の組
合せがブロックレジスタ７０の内容より大きいと、ブロ
ックレジスタ７０の内容がインディックスとインディッ
クスレジスタ６８ａの内容との和（または差）から減算
される。前記の関係と同じく、ＡＲＡＵ５２ａは、これ
を、加／減算器８０の出力からブロックレジスタ７０の
内容を加／減算器９０に減算させる比較器８６によって
行い、その結果をマルチプレクサ８８に与える。この場
合の式は次のとおりである。

【００２７】IF index_n + /-step > block THEN index_n+1 = (index_n + /-step)+ block コントローラ１４は、図３に示したごとくマルチプレク
サ８８によって加／減算器９０の出力を選びバス６７ａ
へ与えることで循環アドレシングモードを選択する。上
記の説明から明らかなように、循環アドレシングの特徴
はメモリロケーション用のアドレスについて自動的なル
ープ折返しを与えるだけでなく、メモリアドレスの変更
が所望のデータブロック外で行われる場合にも動作可能
である。これは、データブロックのアドレシングにおけ
る追加の融通性を与える。例えば、ブロックサイズが奇
数であれば、２のインディックスでまず偶数のメモリア
ドレスを順序付けした後、奇数のメモリアドレスを順序
付けることによって、メモリブロックがアドレスされ
る。このような方法により、一部のデジタル信号処理の
アプリケーションが、より少なくてもよいプログラムと
データスペース及びより速い性能によって実施可能とな
る。間接アドレシング機能における循環アドレシング特
徴の効果は、追加のアドレシングモードを生み出すこと
にある。表３は、本発明の好ましい実施例に含まれる、
循環アドレシング特徴を備えたそれらの間接アドレシン
グをリストアップしている。表３中“circ( )”は、場
合に応じて変位コードまたはインディックスレジスタ６
８を伴なう、“ARn ”で表わされる補助レジスタ５４の
選択された一つの内容に対する演算での前記循環特徴の
組合せを示し、補助レジスタ５４の変更内容は“ARn
′”で表わしてある。 表 ３ 説 明 演 算 間接的 w/ 前変位加算及び循環変更 add＝ARn ARn′＝circ(ARn + disp) 間接的 w/ 後変位減算及び循環変更 add＝ARn ARn′＝circ(arn - disp) 間接的 w/ 後インディックス加算及び循環変更 add＝ARn ARn′＝circ(ARn + IRm) 間接的 w/ 後インディックス減算及び循環変更 add＝ARn ARn′＝circ(ARn + IRm) 再び図２を参照すれば、データバスコントローラ５６が
データバス３０のデータライン３４ｄに接続され、デー
タバス３０からＣＰＵ１２の各種部分へのデータの流れ
を制御する。ＣＰＵ１２の内部に、一対のＣＰＵバス６
０ａと６０ｂ及び一対のレジスタバス６２ａと６２ｂが
存在する。データバスコントローラ５６は４−１マルチ
プレクサから成り、ＣＰＵバス６０ａと６０ｂ及びレジ
スタバス６２ａと６２ｂに接続された４つの入力を有す
る。従って、任意のある時点におけるＣＰＵ１２からデ
ータバス３０のデータライン３０ｄへの発信は、これら
４つの内部バスの任意の一つから生じ得る。このような
交信は勿論、データバス３０ｄ上へのデータ発信と共
に、対応したアドレス信号がアドレスライン３０ａまた
は３０ｂに発生されることを要求する。ＡＲＡＵ５２ａ
の出力はデータバス３０のアドレスライン３０ａと３０
ｂにそれぞれ接続されているので、このようなアドレス
はデータバスコントローラ５６を介した所望のデータ発
信と共にＣＰＵ１２から発生する可能である。

【００２８】ＡＲＡＵ５２ａと５２ｂの並列特性が、単
一マシンサイクル内での１より多いメモリアドレスのＣ
ＰＵ１２による計算を可能とする。従って、データバス
コントローラ５６は単一マシンサイクル内で、１より多
いＣＰＵバス６０とレジスタバス６２をデータバス３０
のデータライン３０ｄに接続可能である。ＡＲＡＵ５２
ａと５２ｂの出力のデータバス３０のアドレスライン３
０ａと３０ｂに対する印加の制御及びＣＰＵ１２の内部
バスに対するデータライン３０ｄの時間多重化の制御
は、実施される命令コードに基づきコントローラ１４に
よってなされる。次に図６を参照して、周辺ポート２４
と２６の構造を詳しく説明する。周辺ポート２４と２６
は図１を参照して前述したように、データ３０、プログ
ラムバス３４及びＤＭＡバス３８に接続されている。周
辺ポート２４は主にマルチプレクサ１００から成り、こ
れがコントローラ１４からラインＳＥＬ₂₄上に発生され
る制御信号に応じて、外部データラインＤ_n をデータバ
ス３０のデータライン３０ｄ、プログラムバス３４のデ
ータライン３４ｄまたはＤＭＡバス３８のデータライン
３８ｄへ選択的に接続する。尚、マルチプレクサ１００
は外部データラインＤ_n とデータライン３０ｄ、３４ｄ
または３８ｄの間で双方的な接続を生成し、両者間でデ
ータを送受可能である。さらにマルチプレクサ１０２
が、どのデータラインがマルチプレクサ１００によって
データラインＤ_n へ接続されるかに応じコントローラ１
４に応答して、外部アドレスラインＡ_n をデータバス３
０のアドレスライン３０ａか３０ｂ、プログラムバス３
４のアドレスライン３４ａ、またはＤＭＡバス３８のア
ドレスライン３８ａへ選択的に接続する。

【００２９】多数の制御ラインが、（図面を見易くする
ため図示してないが、ライン上の）同じくコントローラ
１４から発生される信号に応じて、周辺ポート２４内の
バッファ１０４によって制御される。周辺ポート２４か
ら出力されるこれらの制御ラインには、周辺ポート２４
を通じたデータの流れ方向を指定するラインＲ／Ｗ_-が
含まれる。例えば、外部のメモリ装置は、その入／出力
端子をラインＤ_n へ接続し、そのアドレス端子をライン
Ａ_n へ接続することによりデータメモリとして機能し得
る。マイクロコンピュータ１０の周辺ポート２４は、所
望のアドレスライン、例えばデータバス３０のアドレス
ライン３０ｂをラインＡ_n に接続し、ラインＲ／Ｗ_- を
高論理状態に駆動し、外部メモリ装置がデータバス３０
のアドレスライン３０ｂ上に指定されたロケーションで
読み取られるべきことを指示することによって、そのよ
うな外部メモリのメモリ読取を行える。逆に、ラインＲ
／Ｗ_- 上の高論理状態は、外部メモリ装置がマルチプレ
クサ１００を介してラインＤ_n に接続されたデータライ
ン３０ｄ上に存在するデータ状態で書き込まれるべきこ
とを指示する。周辺ポート２４に接続された制御ライン
は、さらに、コントローラ１４に応じバッファ１０４に
よって駆動されるラインＳＴＲＢ_- （ラインＲ／Ｗ_- と
同じく“−”の表示はアクティブローを示す）を含み、
これは場合に応じ、ラインＡ_nに接続された一組のアド
レスライン３０ａ、３０ｂ、３４ａまたは３８ａの何れ
が有効なアドレス信号をアドレスメモリに与えているか
を指示するクロック信号である。ラインＨＯＬＤ_- とＲ
ＤＹ_- は、外部装置からマイクロコンピュータ１０への
入力である。アクティブローのラインＨＯＬＤ_- は周辺
ポート２４によってそのラインＤ_n 、Ａ_n 、Ｒ／Ｗ_- 及
びＳＴＲＢ_- へのインタフェースを高インピーダンス状
態に置き、かかるラインに接続された複数の装置がコン
ピュータ１０からの干渉またそれへの干渉を生じること
なく相互間で交信可能である。

【００３０】ラインＨＯＬＤＡ_- は周辺ポート２４のバ
ッファ１０４を介してコントローラ１４によって駆動さ
れるアクノレジ信号で、その低論理状態において、マイ
クロコンピュータ１０が低論理状態のＨＯＬＤ_- 信号を
受信していることを示し、周辺ポート２４を高インピー
ダンス状態下に置く。ラインＲＤＹ_- もマイクロコンピ
ュータ１０への入力で、その低論理状態に駆動されたと
き、データラインＤ_n、アドレスラインＡ_n 、及び制御
ラインＲ／Ｗ_- とＳＴＲＢ_- に接続された外部装置がマ
イクロコンピュータ１０との交信サイクルを完了したこ
とを示す。コントローラ１４は、低のＲＤＹ_- 信号で終
了した交信サイクルに関する以外の有効状態へと周辺ポ
ート２４によって上記ラインを駆動する前に、ＲＤＹ_-
信号を必要とする。周辺ポート２６も周辺ポート２４と
同様に構成されるが、周辺ポート２４から独立したライ
ンＳＥＬ₂₆によって制御され、周辺ポート２４と２６に
よって使われるバス３０、３４及び３８が同時に使用さ
れない限り、両周辺ポートにおける交信が同時且つ独立
に発生可能である。周辺ポート２６は主に、外部入／出
力装置との交信で使われる。従って、図６に示すよう
に、周辺ポート２６は周辺ポート２４内の同様の構成要
素と対応したマルチプレクサ１０８と１１０、及びバッ
ファ１１２を有する。同じく、周辺ポート２６はデータ
バス３０、プログラムバス３４及びＤＭＡバス３８を、
周辺ポート２４での同様に表示されたラインと同じ機能
をそれぞれ有するラインＩ／ＯＤ_n 、Ｉ／ＯＡ_n 、Ｉ／
ＯＲＤＹ_- 、Ｉ／ＯＳＴＲＢ_- 、Ｉ／ＯＨＯＬＤ_- 、Ｉ
／ＯＨＯＬＤＡ_- 及びＩ／ＯＲ／Ｗ_- にインタフェース
する。尚、複数のバス３０、３４及び３８が周辺ポート
２４と２６にそれぞれ接続されているため、周辺ポート
２４と２６は同時に動作可能である。

【００３１】次に、図７を参照して、コントローラ１４
の構造と動作を詳しく説明する。コントローラ１４は、
命令コードによって指定された所望の動作が正しく実行
されるように、マイクロコンピュータ１０の残部の動作
を制御する目的を果たす。コントローラ１４は、マイク
ロコンピュータ１０の外部から与えられるクロック信号
を受信する。コントローラ１４内のクロック発生器２０
０が端子Ｘ１とＸ２に接続され、マイクロコンピュータ
１０内で使われる内部クロック信号、例えばラインＣＬ
ＫＩＮ上にシステムクロックを発生する。クリスタル両
端子Ｘ１とＸ２間に接続されている場合には、クロック
発生器２００が内部発振器によってラインＣＬＫＩＮ上
にシステムクロック信号を発生する。あるいは、外部発
生クロックを端子Ｘ２に加えてもよく、この場合には外
部発生クロック信号が（必要なからクロック発生器２０
０内のｎ分割器（図示せず）を介して）ラインＣＬＫＩ
Ｎ上にシステムクロック信号を発生する。クロック発生
器２００は更に、ラインＣＬＫＩＮ上に発生されるクロ
ック信号の周期の第１及び第３クォータ（1/4)サイクル
で生じるクロック信号Ｑ１とＱ２も発生し、これらのク
ロック信号Ｑ１とＱ２は後述するようにコントローラ１
４内のメモリアクセス仲裁ロジック２０６によって使わ
れる。

【００３２】命令コードのフェッチ及びかかる命令コー
ドに応じたマイクロコンピュータ１０の制御に関連し
て、コントローラ１４はプログラムカウンタ（ＰＣ）９
２、命令レジスタ（ＩＲ）９４、制御ロジック２０２、
及びプログラムカウンタ制御ロジック２０４を含む。プ
ログラムカウンタ９２は２４ビットのビットレジスタ
で、プログラムバス３４のアドレスライン３４ａに接続
された出力を有する。プログラムカウンタ９２の機能
は、マイクロコンピュータ１０によってフェッチ、デコ
ード及び実行されるべき次の命令のメモリアドレスを記
憶することにある。命令フェッチサイクル（ラインＣＬ
ＫＩＮ上のシステムクロック信号の一周期中に生じる）
中に、プログラムカウンタ９２の内容がプログラムバス
３４のアドレスライン３４ａ上に置かれ、アドレス信号
に対応したメモリロケーションを含むメモリ１６、１
８、２０の一つ（または外部メモリ）が、アドレスされ
た内容をプログラムバス３４のデータライン３４ｄ上に
与える。このときプログラムカウンタ９２内に含まれた
アドレスを有するメモリロケーションの内容が、デコー
ドされるべき次の命令の命令コードを構成する。命令レ
ジスタ９４は３２ビットのレジスタで、プログラムバス
３４のデータライン３４ｄに接続され、フェッチサイク
ル中プログラムカウンタ９２の内容を受け取る。

【００３３】ラインＣＬＫＩＮ上のシステムクロック信
号のフェッチサイクルに続く次の周期で生じるデコード
サイクル中に、命令レジスタ９４の内容が制御ロジック
２０２によってデコードされ、コントローラ１４から出
る制御信号をマイクロコンピュータ１０の機能回路に発
生する。これを達成するため、制御ロジック２０２の第
１部分は、命令コードをデコードする組合せロジックを
含む。このような組合せロジック（図７にロジック２０
２ａとして示す）は、プログラマブル論理アレイや読出
専用メモリ等周知のさまざまな方法で実現できる。つま
り、命令レジスタ９４からの命令コードは、組合せロジ
ック２０２ａによってデコードされ複数の出力ラインに
導かれる。これら出力ラインの一部は、プログラムカウ
ンタ制御ロジック２０４等制御ロジック２０２外部の機
能に直接接続される一方、他の出力ラインは制御ロジッ
ク２０２内の逐次ロジック２０２ｂ内に入力される。逐
次ロジック２０２ｂはマイクロコンピュータ１０の各種
機能を制御するように動作し、ＣＰＵ１２によるメモリ
からのデータオペランドの読出を可能にすると共に、Ｃ
ＰＵ１２から該オペランドに加えられるデータ処理動作
の実行を制御する。逐次ロジック２０２ｂは勿論これら
を、そこから出ていく追加の出力ラインを介して達成す
る。つまり、組合せロジック２０２ａまたは逐次ロジッ
ク２０２ｂいずれにせよ制御ロジック２０２からの出力
ラインの論理状態は、命令レジスタ９４から制御ロジッ
ク２０２によって受信された命令コードによって決ま
る。尚、ここで参照する図面は見易くするため、コント
ローラ１４とかかる機能回路間における制御ラインの接
続を示してない。

【００３４】従って、制御ロジック２０２内の組合せロ
ジック２０２ａが命令レジスタ９４に記憶された命令コ
ードをデコードしている間に、コントローラ１４がメモ
リから次の命令をフェッチ可能であることが明らかであ
ろう。さらに当該分野で周知のごとく、逐次ロジック２
０２ｂは前にフェッチされた命令の実行を制御すると同
時に、ある命令に関するオペランドの読出を制御するよ
うに動作可能である。従って制御ロジック２０２は、４
つの異なる命令コードの各部分が同時に実行可能な方法
でマイクロコンピュータ１０を制御できる。このような
命令コードの“パイプライン”は、あるシーケンスの命
令を実行するのに必要な時間を明らかに減少する。図８
は、パイプラインがいかに満たされるか、従ってパイプ
ラインがいかに一般の命令に対して動作するかを示して
いる。ラインＣＬＫＩＮ上のシステムクロック信号の第
１サイクルでは命令ｎが、例えばメモリ１６、１８、２
０の一つからコントローラ１４によってフェッチされ
る。しかし、このフェッチサイクル中、プログラムカウ
ンタ制御ロジック２０４はプログラムカウンタ９２の内
容をインクレメントし、命令ｎ＋１のための命令コード
のメモリロケーションをそこに入れている。ラインＨＬ
ＫＩＮ上のシステムクロック信号の第２サイクルでは、
命令ｎのための命令コードが制御ロジック２０２によっ
てデコードされる。同時にこの第２サイクル中、プログ
ラムカウンタ９２の内容がプログラムバス３４のアドレ
スライン３４ａに与えられ、命令ｎ＋１のための命令コ
ードがプログラムメモリからフェッチされて命令レジス
タ９４にロードされる。

【００３５】図８に示した第３のシステムクロックサイ
クルでは、逐次ロジック２０２ｂが命令ｎに必要なデー
タオペランドを、データバス３０を介してメモリ（例え
ばＲＡＭ１６）から読み取る。さらに、命令ｎ＋１のた
めの命令コードがフェッチされているので、図８の第３
サイクルでは図示のように、命令ｎ＋１が制御ロジック
２０２の組合せロジック２０２ａでデコードされてい
る。また、命令ｎ用の読取サイクルと同時に、命令ｎ＋
２のための命令コードがフェッチされる。但し、命令ｎ
用の読取サイクルとバスまたはメモリ衝突を生じている
ものとする。前述したように、一般にデータオペランド
はデータバス３０を介しＣＰＵ１２によって読み取られ
る一方、命令コードはプログラムバス３４を介して読み
取られ、両方が異なるメモリ１６、１８、２０内にある
か、または一方が外部メモリ内にあるとすれば、バス衝
突は生じない。システムクロックの第４サイクルでは、
命令ｎが制御ロジック２０２内の逐次ロジック２０２ｂ
の制御下で実行され、命令ｎ＋１用の読取動作が逐次ロ
ジック２０２ｂによって行われ、命令ｎ＋２のための命
令コードがデコードされ、命令ｎ＋３のための命令コー
ドがフェッチされる。従って、マイクロコンピュータ１
０のパイプラインが満たされ、命令シーケンスの性能が
最適となる。但し、一部の命令組合せでは、バス衝突及
びメモリアクセス衝突によって、動作の一つの待ちサイ
クルが生じる。

【００３６】データバス３０のデータライン３０ｄはコ
ントローラ１４に導かれ、プログラムカウンタ９２がＣ
ＰＵ１２によってまたはメモリからロードされることを
要求する分岐命令等、インクレメント方式以外でプログ
ラムの流れを制御する。例えば、無条件分岐の場合、命
令コード、メモリからの読取、またはＣＰＵ１２内のレ
ジスタからの読取に含まれるオペランドの値は、実行す
べき次の命令コードを含むメモリロケーションのアドレ
スを含み得る。そして、プログラムカウンタ制御ロジッ
ク２０４がデータライン３０ｄ上に与えられた値を受け
取ってプログラムカウンタ９２にロードし、プログラム
制御が所望のロケーションに対してなされるようにす
る。図７に示すように、プログラムカウンタ制御ロジッ
ク２０４は、プログラムカウンタ９２の内容を受け取る
加算器２０３を含む。制御ロジック２０２（好ましくは
その組合せロジック２０２ａ）が加算器２０３を制御
し、次にサイクルのためのプログラムカウンタ９２の内
容発生がさまざまな方法で行えるようにする。前述のご
とく、加算器２０３はプログラムカウンタ９２の前の内
容をインクレメントし、明細シーケンスのステップを進
めるだけである。しかし、プログラムカウンタ制御ロジ
ック２０４は、更に、データバス３０のデータライン３
０ｄから値を受取可能なレジスタ２０５を含んでいる。
従って、プログラムカウンタ制御ロジック２０４は、さ
まざまな方法でプログラムカウンタ９２の内容を計算で
きる。例えば、（プログラムカウタン９２に対する）相
対アドレスへの分岐は、データバス３０のデータライン
３０ｄ上に与えられた値をレジスタ２０５へロードする
ことによって得られ、この値がプログラムカウンタ９２
の前の内容に加えられて、プログラムカウンタ９２用の
新たな値を発生する。また、データバス３０のデータラ
イン３０ｄからの所望メモリアドレスをレジスタ２０５
にロードし、制御ロジック２０２により加算器２０３で
レジスタ２０５の内容と“ゼロ加算”を行いそれをプロ
グラムカウンタに与えることによって、絶対分岐を行う
こともできる。

【００３７】尚、分岐命令がその実際の発生より３命令
前にフェッチされるように、マイクロコンピュータ１０
は“遅延”分岐命令を発することができる。遅延分岐命
令が実行されると、分岐の宛先メモリアドレスが間接分
岐としてレジスタ２０５にロードされる。しかし、制御
ロジック２０２は、遅延分岐命令の実行に続く次の３命
令の間、プログラムカウンタ９２の内容をインクリメン
トし続ける。第３番目の命令にくると、加算器２０３が
レジスタ２０５の内容をプログラムカウンタ９２に与
え、パイプライン方式の利点を維持しながら分岐を行
う。勿論、宛先ロケーションはそれまでと同様加算器２
０３によってインクレメントされ続けるので、分岐後も
パイプラインは満たされている。コントローラ１４は更
に割込ロジック２５０を含み、これはマイクロコンピュ
ータ１０の複数の外部端子、コントローラ１４、及びマ
イクロコンピュータ１０内の各種機能に接続されてい
る。割込ロジック２５０は、ＲＥＳＥＴ端子及び端子Ｉ
ＮＴ０〜ＩＮＴ３を経てマイクロコンピュータ１０に与
えられる割込信号を受信すると共に、直列ポート４２や
ＤＭＡコントローラ２２等各種の機能からマイクロコン
ピュータの内部で発生される割込信号を受信する目的を
果たす。このような割込信号の一例は図７中、ＤＭＡコ
ントローラ２２からの割込信号であるライン３１２によ
って示してある。ＣＰＵ１２内には制御レジスタとし
て、メモリマップ式のアドレス可能レジスタである割込
許可レジスタ２５２が含まれ、その内容が各々の割込信
号が許可または禁止されるかを指定する。

【００３８】端子ＩＮＴ０〜ＩＮＴ３あるいはマイクロ
コンピュータ１０内部からの割込許可信号に応じ、入／
出力メモリロケーションへのアクセスが現在行われてい
ないことをコントローラ１４が指示すれば、割込ロジッ
ク２５０が特定の割込信号に対応したメモリアドレス
（割込ベクトル）をプログラムカウンタ９２にロード
し、プログラムの実行が割込ベクトルのロケーションか
ら先へと継続する。割込ベクトルと呼ばれる割込処理ル
ーチンに一般に含まれた命令コードに応答して、割込ロ
ジック２５０が割込アクノレジ信号を外部割込の場合に
はラインＩＮＴＡに、またＤＭＡコントローラ２２用の
内部割込信号の場合に、例えばライン３１４上に発生す
る。かかる動作の関連分野で周知のように、コントロー
ラ１４はプログラムカウンタ９２の前の内容を（一般
に、“スタック”と呼ばれる）所定のメモリロケーショ
ンに記憶し、割込の処理後、次にフェッチすべき命令コ
ードのロケーションが再ロードされる。図１及び図２か
ら、バス３０、３４、３８のうち２つが同一メモリ１
６、１８または２０へ同時にアクセスするか、あるいは
（周辺ポート２４または２６を介して）外部メモリへ同
時にアクセスしない限り、マイクロコンピュータ１０内
部の複数のバスがメモリ１６、１８及び２０へ同時にア
クセス可能なことが明らかであろう。この場合には、コ
ントローラ１４によってバス仲裁を行う必要がなく、メ
モリアクセスは独立に生じ得る。

【００３９】しかし、実行される命令コードに応じ、同
時アクセスが要求されることもある。従って、メモリア
クセスに関連したバス衝突を防ぐため、コントローラ１
４は更にメモリ仲裁ロジック２０６を含んでいる。メモ
リ仲裁ロジック２０６はクロック発生器２００からクロ
ック信号Ｑ１とＱ２を受信し、またバス３０、３４及び
３８の各アドレスライン上のアドレス信号も受信する。
メモリ仲裁ロジック２０６はメモリ１６、１８及び２０
の各々にそれぞれ至るラインＳＥＬ₁₆、ＳＥＬ ₁₈、ＳＥ
Ｌ₂₀に出力信号を与え、更に周辺ポート２４と２６にそ
れぞれ至るラインＳＥＬ₂₄とＳＥＬ₂₆上にも信号を発生
する。メモリ仲裁ロジック２０６の目的は、メモリ１
６、１８及び２０並びに外部及び入／出力メモリへのア
クセスを所定の優先順位に従って制御することにある。
以下に示す例の目的上、優先順位はデータバス３０のア
ドレスライン３０ａと３０ｂが最高優先順位を持ち、そ
の後にプログラムバス３４のアドレスライン３４ａが続
き、ＤＭＡバス３８のアドレスライン３８ａが最下の優
先順位を持つものとする。この優先順位はマイクロコン
ピュータ１０、特にＣＰＵ１２の構造によって選ばれ
る。乗算器４６とＡＬＵ４８の並列接続は、マイクロコ
ンピュータ１０をデジタル信号処理の用途に応用した場
合に、命令フェッチのためデータ交信が待たなければな
らなくなると、その逆よりも著しく性能が影響される可
能性が強いことを意味する。ＤＭＡ動作を最下の優先順
位としたのは、ＤＡＭ動作が他の動作より遅くなること
で及ぼされるほとんどのアプリケーションプログラムに
対する性能全体の影響が最小となるからである。但し、
本発明の他の応用では、優先順位を変えた方がより良好
に動作することもある。例えば、グラフィック用途の場
合、ビデオ表示のリフレッシュ機能を与えるのに使われ
るのであれば、ＤＭＡは最高レベルに順位付けするのが
最良である。従って、ここでの説明による順位付けは例
示にすぎない。

【００４０】次に図９を参照すると、コントローラ１４
内のメモリ仲裁ロジック２０６による一つのメモリポー
ト３２ａの制御が例示している。図１に関連して前述し
たように、各メモリポート３２ａはそれぞれ一組のデー
タバス３０のアドレスライン３０ａと３０ｂ、プログラ
ムバス３４のアドレスライン３４ａ、及びＤＭＡバス３
８のアドレスライン３８ａからアドレス信号を受信する
ように接続されている。図９に示したようにメモリポー
ト３２ａは、その入力で上記アドレス信号を受信し、コ
ントローラ１４からの信号に応じて各組のアドレスライ
ンのうち選択された一つを付設メモリ１６、１８または
２０のデコーダ３３に接続することで、主にマルチプレ
クサの機能を果たす。図９は、コントローラ１４内のメ
モリ仲裁ロジック２０６のうち、一対のポート３２ａと
３２ｂを制御する部分の論理概略図で、図９に示したポ
ート３２ａと３２ｄはＲＡＭ１６に付設されている。前
述したようにマイクロコンピュータ１０では、マイクロ
コンピュータ１０内の全てのメモリ１６、１８及び２０
に対し、マイクロコンピュータ１０の外部で周辺ポート
２４及び２６を介してアクセス可能なメモリのアドレス
を含め、単一のメモリアドレススペースが使われてい
る。マイクロコンピュータ１０のメモリアドレススペー
スは１６Mword （バス３０、３４及び３８の各組のアド
レスラインで２４ビットが転送されるため２²⁴ワード）
であることを想起されたい。この単一メモリスペースを
用いた場合について、表４は本発明の好ましい実施例に
よるマイクロコンピュータ１０のメモリマップを示す。 表 ４ アドレス範囲（１６進法） ロケーション／機能 ００００００〜００００３Ｆ 割込処理 ００００４０〜０００ＦＦＦ ＲＯＭ２０ ００１０００〜７ＦＦＦＦＦ 外部メモリ ８０００００〜８００ＦＦＦ Ｉ／Ｏ＆その他のメモリマップ式 レジスタ ８０１０００〜８０１３ＦＦ ＲＡＭ１６ ８０１４００〜８０１７ＦＦ ＲＡＭ１８ ８０１８００〜ＦＦＦＦＦＦ 外部メモリ 前述したように、Ｉ／Ｏ及びメモリマップ式レジスタを
参照するメモリアドレススペースは周辺ポート２６（後
述するように周辺バス２８を介してアドレス可能なレジ
スタ、更にＤＭＡコントローラ２２、タイマ４０、直列
ポート３４及びフォーマット変換器２４内のレジスタを
含む）と関連する一方、外部メモリへのアクセスは一般
に周辺ポート２４を介して処理される。

【００４１】メモリ仲裁ロジック２０６内にはデコーダ
１２０ａ〜１２０ｄが存在し、これらのデコーダが各組
のアドレスライン３０ａ、３０ｂ、３４ａ及び３８ａの
うち対応した一つについて、対応アドレスライン上の指
定されたアドレス値が制御されるべきメモリ１６、１８
及び２０のある一つの範囲内の値を有するかどうかを判
定するのに充分な数のアドレスラインをデコードする。
例示の目的上、図９に示した一つのポート３２ａはＲＡ
Ｍ１６に対応し、従って、図９のポート３２ａは各組の
アドレスライン３０ａ、３０ｂ、３４ａまたは３８ａの
一つの上の８０１０００_h と８０１３ＦＦ_h の間にある
アドレス値と応答すべきものとする。尚、勿論当業者で
あれば、アドレスラインの下位１０桁の“考慮に入れな
い（don't care) 値をうまく利用するように、デコーダ
１２０ａ〜１２０ｄを設計可能であろう。各デコーダ１
２０の出力は図９の例において、そこに接続されたアド
レスラインが範囲８０１０００_h 〜８０１３ＦＦ_h 内に
あるとき論理“１”である。デコーダ１２０ａ〜１２０
ｄからの出力ラインはそれぞれＭ３０Ａ、Ｍ３０Ｂ、Ｍ
３４Ａ及びＭ３８Ａで、アドレスとＲＡＭ１６に対応し
たメモリアドレススペースとの間の一致の存否を表わ
す。

【００４２】前述したように、コントローラ１４のクロ
ック発生器２００が、ポート３２ａの制御で使われる２
つのクロック信号Ｑ１とＱ２を発生する。また、前記の
ごとく、マイクロコンピュータ１０用のシステムクロッ
クはラインＣＬＫＩＮ上のクロック信号と対応してい
る。クロック信号Ｑ１とＱ２は各々、ラインＣＬＫＩＮ
上のシステムクロックの位相と対応している。クロック
信号Ｑ１はシステムクロックの第１クォータ（1/4)サイ
クルの間“１”で、クロック信号Ｑ２はシステムクロッ
クの第３クォータ（1/4)サイクルの間“１”である。図
９に示したメモリ仲裁ロジッル２０６は、各組のアドレ
スライン３０ａと３０ｂ上のアドレス信号を相互に時間
多重化するためにこれら２つのクロック信号Ｑ１とＱ２
を用いる。図９に示した信号Ｍ３０ＡはＡＮＤゲート１
２２ａの第１入力に接続される一方、クロック信号Ｑ１
がＡＮＤゲート１２２ａの第２入力に接続されている。
従って、ＡＮＤゲート１２２ａの出力は、システムクロ
ックの第１クォータサイクル中にデータバス３０のアド
レスライン３０ａ上に与えられるアドレスが（図示の例
においては）ＲＡＭ１６のメモリスペース内にあるとき
のみ“１”となる。ＡＮＤゲート１２２ａの出力はポー
ト３２ａに接続され、ＳＥＬ３０Ａで表わしてある。ポ
ート３２ａは、“１”の論理状態のラインＳＥＬ３０Ａ
に応答して、データバス３０のアドレスライン３０ａを
選びＲＡＭ１６のデコーダ３３に与える。これに対しラ
インＳＥＬ３０Ｂは、デコーダ１２０ｂの出力とクロッ
ク信号Ｑ２の論理ＡＮＤを出力するＡＮＤゲート１２２
ｂの出力に接続されている。従って、ポート３２ａは、
システムクロックの第３クォータサイクル中にアドレス
ライン３０ｂ上の値が８０１０００_h と８０１３ＦＦ_h
の間にあるときのみ、アドレスライン３０ｂを選んだＲ
ＡＭ１６のデコーダ３３に与える。

【００４３】このため上記の説明及び図９から、特に図
９に示したようにコントローラ１４で実施される一サイ
クル内に２つのアドレスを時間多重化しているので、デ
ータバス３０の各組のアドレスライン３０ａと３０ｂが
あるサイクル中に同一のメモリ１６、１８、２０（また
は外部メモリ）に関する衝突を決して生じないことが明
らかであろう。また、バス３４と３８上のアドレス値は
コントローラ１４によってラインＳＥＬ３０ＡとＳＥＬ
３０Ｂ上における論理状態“１”の発生と見なされない
から、各組のアドレスライン３０ａと３０ｂ上のアドレ
スはプログラムバス３４及びＤＭＡバス３８のアドレス
ラインに対して最高の優先順位にあることも明らかであ
ろう。このようなプログラムバス３４のアドレスライン
３０ａ及びＤＭＡバス３８のアドレスライン３８ａに対
する優先順位の制御は、コントローラ１４によって行わ
れる。プログラムバス３４のアドレスライン３４ａをそ
の入力で受け取るデコーダ１２０ｃは、前記デコーダ１
２０ａと１２０ｂと同じく、アドレス値が８０１０００
_h と８０１３ＦＦ_h の間にあるとラインＭ３４Ａ上に論
理状態“１”を発生する。ラインＭ３４ＡはＡＮＤゲー
ト１２４ａと１２４ｂ各々の一入力に接続され、該各Ａ
ＮＤゲートはその３入力の論理ＡＮＤに対応した信号を
出力に発生する。ＡＮＤゲート１２４ａの第２入力はク
ロック信号Ｑ１に接続され、ＡＮＤゲート１２４ａの第
３反転入力はラインＭ３０Ａに接続されている。

【００４４】従って、ＡＮＤゲート１２４ａの出力は、
データバス３０のアドレスライン３０ａのアドレス値が
ＲＡＭ１６のメモリロケーションと対応しない場合及び
その場合にのみ、システムクロックの第１クォータサイ
クルの間（この例では）ＲＡＭ１６内のメモリロケーシ
ョンに応じたアドレスライン３４ａ上のアドレス値に対
応する論理状態“１”となる。この論理状態“１”はＯ
Ｒゲート１２６を介してラインＳＥＬ３４からポート３
２ａに加えられ、プログラムバス３４のアドレスライン
３４ａが選ばれてＲＡＭ１６に加えられるべきことを指
示する。ラインＭ３０Ｂが低く（つまりアドレスライン
３０ｂ上のアドレスがＲＡＭ１６用のメモリアドレス外
のメモリロケーションに対応する）の間、アドレスライ
ン３０ａのポート３２ａによるＲＡＭ１６への印加がＡ
ＮＤゲート１２４ｂによって同様に可能となる。ＤＭＡ
バス３８のアドレスライン３８ａのポート３２ａによる
選択は、ラインＳＥＬ３８上の論理状態“１”によって
可能となる。ラインＳＥＬ３４上の論理状態“１”と同
じく、ラインＳＥＬ３８上の論理状態“１”はデコーダ
１２０ｄ（ライン３８ａのアドレス値がＲＡＭ１６のア
ドレススペース内にあるときに論理状態“１”となるラ
インＭ３８Ａをその出力に有する）、ＡＮＤゲート１２
８ａと１２８ｂ、及びＯＲゲート１３０を介して発生さ
れる。但し、ＡＮＤゲート１２８ａと１２８ｂは各々、
デコーダ１２０ｃの出力からのラインＭ３４Ａに接続さ
れた第４の反転入力を有する。つまり、ラインＳＥＬ３
８上に論理状態“１”を発生するためには、データバス
のアドレスライン３０ａ（または現在のクォータサイク
ルに応じて３０ｂ）上のアドレス値とアドレスライン３
０ａ上のアドレス値が共に（この例ではＲＡＭ１６のメ
モリロケーションと対応しなければならないので、ＤＭ
Ａバス３８のアドレスライン３８ａの選択はプログラム
バス３４のアドレスライン３４ａよりさらに低い優先順
位にある。

【００４５】図９に示すように、ポート３２ｄも同じく
ラインＳＥＬ₁₆（つまりラインＳＥＬ３０Ａ、ＳＥＬ３
０Ｂ、ＳＥＬ３４及びＳＥＬ３８）によって動作可能
で、データバス３０、３４または３８の正しいデータラ
インを選んで対応したメモリ（この例ではＲＡＭ１６）
に接続させる。データライン３０ｄはデータバス３０の
アドレスライン３０ａとアドレスライン３０ｂの両方に
よってアクセスされるので、データバス３０のデータラ
イン３０ｄを選択するためにＳＥＬ３０ＡとＳＥＬ３０
ＢのＯＲがとられる。また、アドレスライン３０ａ、３
０ｂ、３４ａ、３８ａの何れも対応するメモリのアドレ
ススペース内にない場合には、ポート３２ａと３２ｄが
各々トライステート(tri-state) とされる。これによっ
て、対応するメモリが選択されないときデータライン３
０ｄ、３４ｄまたは３８ｄと干渉するのを防ぐ。図１及
び図７に示したように、コントローラ１４内のメモリ仲
裁ロジック２０６はＳＥＬ₁₈とＳＥＬ₂₀を介してそれぞ
れメモリ１８と２０のポート３２ａと３２ｂに選択出力
を発生する。更にメモリ仲裁ロジック２０６は、図９に
関連して前述したのと同様な方法で、ラインＳＥＬ₂₄と
ＳＥＬ₂₆を介して周辺ポート２４と２６にそれぞれ選択
出力を与える。周辺ポート２４と２６内では、図６のマ
ルチプレクサ１００、１０２、１０６及び１０８が上記
アドレスライン３０ａ、３０ｂ、３４ａ及び３８ａ上の
アドレス値に応じ、同じ優先順位方式に基づいて動作可
能とされる。

【００４６】各種メモリ装置用の読取及び書込動作の制
御は、図７に示したコントローラ１４の論理ロジック２
０２内の逐次ロジック２０２ｂからの制御出力の一部に
よって達成される。この機能はコントローラ１４で実行
されるその他の制御機能と同じく、コントローラ１４に
よって受信及びデコードされる命令コードに応じて生じ
る。次に図１０を参照すれば、本発明の並列及び二重ア
クセス特徴を例示するために、一連のメモリアクセスの
タイミングと優先順位付けで示してある。図１０の最上
ラインは、ラインＣＬＫＩＮ上のシステムクロック信号
の動作を示し、各サイクルは以下の説明と相関を容易に
するために番号付けしてある。クロック信号Ｑ１とＱ２
は前述のごとく発生され、クロック信号Ｑ１はシステム
クロック周期の第１クォータサイクル中アクティブとな
り、クロック信号Ｑ２はシステムクロック周期の第３ク
ォータサイクル中アクティブとなる。分り易くするた
め、図１０に示した例は全て各種メモリに対する読取ア
クセスである。尚、ＲＡＭ１６と１８及び外部メモリへ
の書込アクセスは、図１０に示した読取アクセスと同じ
方法で優先順位付け及び許可され、メモリが対応したデ
ータラインの値で書込に応答する点だけが異なる。

【００４７】図１０に示したシステムクロックＣＬＫＩ
Ｎの第１サイクルでは、アドレスライン３０ａがＲＡＭ
１６内のメモリロケーションに対応したアドレス値ｉ₁
を伝送しており、同じくアドレスライン３０ｂがＲＯＭ
２０内のメモリロケーションに対応したアドレス値ｊ₁
を伝送している。システムクロックＣＬＫＩＮの第１ク
ォータサイクルでアクティブなクロック信号Ｑ１に応じ
て、ＲＯＭ１６がデータバス３０のデータライン３０ｄ
上にメモリロケーションｉ₁ の内容を与える。更にシス
テムクロックＣＬＫＩＮの第３クォータサイクルでアク
ティブなクロック信号Ｑ２に応じて、ＲＯＭ２０がデー
タバス３０のデータライン３０ｄ上にメモリロケーショ
ンｊ₁ の内容を与える。勿論、アドレスライン３０ａと
３０ｂは異なるメモリを参照しているので、両者間で衝
突は生じない。また、図１０に示したシステムクロック
ＣＬＫＩＮの第１サイクルの間に、プログラムバス３４
のアドレスライン３４ａも、ＲＯＭ２０内のメモリロケ
ーションに対応したアドレス値ｋ₁ を伝送している。デ
ータバス３０のアドレスライン３０ｂの方がプログラム
バス３４のアドレスライン３４ａより高い優先順位を持
つので、アドレスライン３０ｂがＲＯＭ２０にアクセス
許可されるため、ＲＯＭ２０はアドレスライン３４ａに
応答しない。従って、他のメモリはアドレス値ｋ ₁ によ
ってアクセスされていず、ＲＡＭ１６がアドレスライン
３０ａと３０ｂによってアクセスされているから、プロ
グラムバス３４のデータライン３４ｄは高インピーダン
ス状態に留まる。

【００４８】同じく第１サイクルの間には、ＤＭＡバス
３８のアドレスライン３８ａがＲＡＭ１６内のメモリロ
ケーションに対応したアドレス値ｌ₁ を伝送している。
しかし、アドレスライン３８ａはデータバス３０のアド
レスライン３０ａより優先順位が低いので、ＤＭＡバス
３８のデータライン３８ｄも高インピーダンス状態に留
まる。バス３０、３４及び３８のうち２つから単一メモ
リ装置へのアクセス試みで衝突が生じているため、コン
トローラ１４は制御ロジック２０２を介して低優先順位
バスの所望なメモリアドレスを与え続けており、従って
そのメモリへのアクセスが許可されるや否や、プログラ
ムの実行がアクセスを否定されていたバス３４、３８の
一方について同じ時点から再び始まる。図１０に示した
第２サイクルでは、アドレスライン３０ａと３０ｂがＲ
ＡＭ１８にそれぞれアドレス値ｉ₂ とｊ₂ を与える。従
って、第１サイクルと同様、データライン３０ｄにはク
ロック信号Ｑ１とＱ２に応じてメモリロケーションｉ₂
とｊ₂ の内容が与えられる。異なる組のアドレスライン
３０ａと３０ｂが図９に関連して説明したごとく、シス
テムクロック周期内の異なる時点でＲＡＭ１６を与えら
れるようにコントローラ１４の動作によって制御されて
いるため、共にＲＡＭ１６を参照しているアドレスライ
ン３０ａと３０ｂ間での衝突は生じない。プログラムバ
ス３４のアドレスライン３４ａは、ＲＯＭ２０内のメモ
リロケーションに対応したアドレス値ｋ₁ を伝送し続け
ている。アドレスライン３０ａと３０ｂはＲＡＭ１６に
アクセスしているので、プログラムバス３４はＲＯＭ２
０へのアクセスが許可され、クロック信号Ｑ１に応じて
ＲＯＭ２０内のメモリロケーションｋ₁ の内容がプログ
ラムバス３４のデータライン３４ｄ上に与えられる。

【００４９】また、図１０に示した第２サイクルの間、
ＤＭＡバス３８のアドレスライン３８ａは、ＲＡＭ１６
内のメモリロケーションに対応したアドレス値ｌ₁ を伝
送し続けている。データバス３０とプログラムバス３４
はどちらもＲＡＭ１６へアクセス許可されていないの
で、ＲＡＭ１６はクロック信号Ｑ１に応じメモリロケー
ションｌ₂ の内容をＤＭＡバス３８のデータライン３８
ｄ上に与える。従って、本発明に従って構成されたマイ
クロコンピュータ１０は、３種の異なるメモリロケーシ
ョンへの３つの並列アクセスを周時に発生なことが明ら
かであろう。データバス３０の各組のアドレスライン３
０ａと３０ｂにおけるサイクル内多重化を考慮に入れれ
ば、１つのシステムクロックサイクル内での４つのメモ
リアクセスも実施可能となる。図１０に示したシステム
クロックＣＬＫＩＮの第３サイクルは、データバス３０
のアドレスライン３０ａがＤＭＡバス３８のアドレスラ
イン３８ａに対して優先性を持つ効果を示している。ク
ロック信号Ｑ１がアクティブのとき、アドレスライン３
０ａとアドレスライン３８ａは共にＲＡＭ１８のアドレ
ススペース内のアドレス値（それぞれ値ｉ₃ とｉ₂ ）を
伝送している。従って、データバス３０の方がＤＭＡバ
ス３８より優先してＲＡＭ１８にアクセス許可される。
つまり、データバスのデータライン３０ｄにメモリロケ
ーションｉ₃ の内容が与えられる一方、ＤＭＡバス３８
のデータライン３８ｄは高いインピーダンス状態とな
る。しかし、クロック信号Ｑ２がアクティブになると、
データバス３０のアドレスライン３０ａはクロック信号
Ｑ１に応じてのみアクセス許可されるので、ＤＭＡバス
３０のアドレスライン３０ａがＲＡＭ１８にアクセス許
可される。アドレスライン３０ｂはＲＡＭ１６内のメモ
リロケーションに対応したアドレス値ｊ₃ を伝送してい
るから、アドレスライン３８ａがＲＡＭにアクセスし、
データライン３８ｄにはクロック信号Ｑ２に応じてＲＡ
Ｍ１８のメモリロケーションｌ₂ の内容が与えられる。

【００５０】図１０に示した第４サイクルでは、アドレ
スライン３４ａがＲＡＭ１８内のメモリロケーションに
対応したアドレス値ｋ₃ を伝送し、同じくアドレスライ
ン３８ａもＲＡＭ１８内のメモリロケーションに対応し
たアドレス値ｌ₃ を伝送している。前述したように、プ
ログラムバス３４の方がＤＭＡバス３８に優先して許可
される。従って、クロック信号Ｑ１に応じＲＡＭ１８内
のメモリロケーションｋ₃ の内容がプログラムバス３４
のデータライン３４ｄに与えられる一方、ＤＭＡバス３
８のデータライン３８ｄは高インピーダンス状態とな
る。図１０に示した第５サイクルは、外部メモリがそこ
のメモリロケーションに対応したアドレス値ｋ₅ を伝送
しているアドレスライン３４ａによってアクセス可能な
ことを例示している。プログラムバスによる外部メモリ
のアクセスのため、ＤＭＡバス３８とデータバス３０は
同時にアクティブとなる。前述したように、外部メモリ
へのアクセスは周辺ポート２４を介して生じ、また後述
するように、ＤＭＡ動作の間周辺ポート２６の動作は禁
止される。更に、アドレス及びデータ情報の出所と前記
バス３０、３４及び３８によって捜されるデータの宛先
は、図９及び図１０に関連した上記の説明では指定され
てないことに留意されたい。しかし、前述したように、
命令コードのデコード及び実行におけるコントローラ１
４の主な機能の一つは、どの２つの機能ブロック（例え
ば、周辺ポート２４とＣＰＵ１２）が同一バス（例え
ば、データバス３０）の制御を試みないように、マイク
ロコンピュータ１０の各種機能ブロックを制御すること
にある。メモリ１６、１８及び２０（または外部メモ
リ）と反対側のバス端におけるこのようなバス制御及び
仲裁は、当該分野で周知な方法でコントローラ１４によ
って行われ、現在入手可能な多くの汎用及び専用マイク
ロプロセッサとマイクロコンピュータで実施し得る。

【００５１】従って、上記の説明から、マイクロコンピ
ュータ１０の単一アドレススペース内で各種のメモリ利
用の組合せが可能なことが明らかであろう。この点は、
３つのバス３０、３４及び３８の各々による各種メモリ
エンティティ（つまりＲＡＭ１６、ＲＡＭ１８、ＲＯＭ
２０及び外部メモリ）の各々へのアクセス可能性によっ
て可能となる。従って、コントローラ１４がプログラム
バス３４を介して命令コードにアドレスしそれを受け取
る一方、このようなアドレスは、データバス３０を用い
ＣＰＵ１２によってアクセス可能なデータメモリを含
め、ＲＡＭ１６内に存在し得る。従って、この構成は、
単一のメモリ（例えばＲＡＭ１６）をプログラム及びデ
ータ両メモリとして用いることでノイマン型構成のマイ
クロコンピュータ１０への応用を可能とし、この動作を
行うのにＲＡＭ１６内を区分する必要がない。しかし、
マイクロコンピュータ１０は、例えばＲＯＭ２０内にプ
ログラムメモリを記憶し、ＲＡＭ１６内にデータメモリ
を記憶することによってハーバード型構成でも使える。
そして、ＣＰＵ１２がテータオペランドをＲＡＭ１６に
アクセスするのと同時にコントローラ１４が命令コード
をＲＯＭ２０にアクセスし、メモリを区分する見返りと
してハーバード型マシンの性能向上を達成できる。さら
に、マイクロコンピュータ１０は２重のアクセス特徴を
備えているから、ＲＡＭ１６等単一のメモリを使うこと
により、ノイマン型とハーバード型両方の構成で幾つか
の利点を達成可能である。つまり、２重のアクセス特徴
は、データバス３０で時間多重化特徴を使えるため、同
一のメモリに対しても１つのシステムクロックサイクル
内で２回のアクセスを可能とする。これが同一の物理メ
モリスペースをデータ及びプログラム両メモリのために
使用可能としつつ、２つの別々なメモリという性能上の
利点を達成可能としている。また、マイクロコンピュー
タ１０は２つの形態に構成可能な他、一部のタスクをノ
イマン方式で実行し、他の一部のタスクをハーバード方
式で実行するように動的に再構成可能なことも明らかで
あろう。従って、本発明に従って構成されたマイクロコ
ンピュータ１０は、所望の用途に基づいてユーザがマイ
クロコンピュータ１０を最適化するのを可能とする。

【００５２】次に図１１〜図１４を参照して、命令の実
行におけるＣＰＵ１２の動作を詳しく説明する。ここで
説明する例示の命令は並列の乗算と加算で、このような
命令はデジタル信号処理の用途で反復して使われ、マイ
クロコンピュータ１０がその実行のために専用に設計さ
れる命令の一例である。また、並列の乗算及び加算命令
は、本発明に従って構成されたマイクロコンピュータ１
０の好ましい実施例におけるＣＰＵ１２の主要特徴を例
示するものでもある。ここで説明する例の目的上、命令
コードはＲＯＭ２０内に存在し、データオペランドはＲ
ＡＭ１６内に存在すると仮定するが、勿論マイクロコン
ピュータ１０は前述のごとく、命令コードとデータオペ
ランドが共に同一のメモリブロック内に存在するように
したり、あるいはその他任意の構成とし得る。ここで説
明する命令の乗算は、間接的後変位加算及び変更アドレ
シングモード（表１参照）を用い補助レジスタ５４ａに
よってアドレスされたメモリロケーションの内容を、間
接的後変位減算及び変更アドレシングモードを用い補助
レジスタ５４ｈによってアドレスされたメモリロケーシ
ョンの内容と乗算し、その結果をデータレジスタ５０ａ
内に記憶するもので、使用した変位は１つの値である。
この乗算が、データレジスタ５０ａの内容とデータレジ
スタ５０ｅの内容との加算及びその和のデータレジスタ
５０ｅ内への記憶と並列に行われる。

【００５３】図１１は、上記並列の乗算及び加算演算用
命令コードのフェッチサイクル時における、ＣＰＵ１
２、コントローラ１４、ＲＯＭ２０とＲＡＭ１６、及び
相互接続バス３０と３４の動作を示している。図１１の
太線矢印が、図示の動作中にアクティブな信号が移動す
る経路を示す。図１１に示すように、コントローラ１４
内のプログラムカウンタ９２の内容がプログラムバス３
４のアドレスライン３４ａ上に与えられる。ＲＯＭ２０
にアクセスするデータバス３０との間に衝突は生じない
ものとして、プログラムカウンタ９２の内容に対応した
ＲＯＭ２０内のメモリロケーションの内容がプログラム
バス３４のデータライン３４ｄに与えられ、命令レジス
タ９４内に記憶される。図１２は、並列の乗算及び加算
のデコードサイクル時におけるマイクロコンピュータ１
０の動作を示す。このサイクル中、コントローラ１４は
乗算のオペランド用メモリアドレスの発生を可能とす
る。従って、補助レジスタ５４ａの内容が補助レジスタ
バス６５ａに与えられる一方、補助レジスタ５４ｈの内
容が補助レジスタバス６５ｂに与えられる。またコント
ローラ１４はこの時点で、変位としての“１”をＡＲＡ
Ｕ５２ａと５２ｂ両方に与える。

【００５４】図１３を参照すれば、ＡＲＡＵ５２ａと５
２ｂによる演算の結果及び読取サイクルの実施が示して
ある。ＡＲＡＵ５２ａが補助レジスタ５４ａの内容に変
位を加算し、その和をデータバス３０のアドレスライン
３０ａに与えると共に、インクレメント値をバス６７ａ
を介して補助レジスタ５４ａに記憶し直す。同じく、Ａ
ＲＡＵ５２ｂが補助レジスタ５４ｈの内容から変位を減
算し、その差をデータバス３０のアドレスライン３０ｂ
に与える共に、デクレメント値をバス６７ｂを介して補
助レジスタ５４ｈに記憶し直す。前述したように、デー
タバス３０はメモリのアクセスに関してマイクロコンピ
ュータ１０内で最高の優先順位を有する。このサイクル
中、ＡＲＡＵ５２ａと５２ｂから発生されたメモリアド
レスは、システムクロック周期の第１及び第３クォータ
サイクルの間にＲＡＭ１６に与えられる。従って、対応
したメモリロケーションの各内容は、図９及び図１０に
関連して前述したように時間多重化された形でデータラ
イン３０ｄ上に現われる。読取サイクルの終りに、ＲＡ
Ｍ１６から読み取られた被乗数がデータバスコントロー
ラ５６によってラッチされ保持される。次に図１４を参
照すると、データバスコントローラ５６が、読取サイク
ル中にデータバス３０のライン３０ｄ上に受け取られ且
つＡＲＡＵ５２ａと５２ｂから発生されたアドレスに対
応するラッチ値を、ＣＰＵバス６０ａとＣＰＵバス６０
ｂにそれぞれ接続する。この結果実行サイクル中、ＣＰ
Ｕバス６０ａはＡＲＡＵ５２ａから発生されたメモリロ
ケーションの内容を乗算器４６に与え、またＣＰＵバス
６０ｂはＡＲＡＵ５２ｂから発生されたメモリロケーシ
ョンの内容を乗算器４６に与える。従ってこのとき、デ
コードサイクル中にデコードされた命令コードに応じ、
マルチプレクサ６４ａと６４ｂはコントローラ１４によ
って動作可能とされている。

【００５５】図１４は、ここで説明する並列の乗算及び
加算演算用の実行サイクルを示している。データレジス
タ５０ａと５０ｅの内容がそれぞれレジスタバス６２ａ
と６２ｂを介してＡＬＵ４８に与えられる。つまり、レ
ジスタバス６２ａと６２ｂがコントローラ１４によっ
て、それぞれマルチプレクサ６４ｃと６４ｄを介しＡＬ
Ｕ４８の入力に接続される。実行サイクル中これらの入
力を受け取ると、ＡＬＵ４８は２つの値の加算を行い、
その和をデータレジスタ５０ｅ内に記憶する。また命令
の実行サイクル中、乗算器４６はＣＰＵバス６０ａと６
０ｂから与えられた両値を乗算し、その結果をデータレ
ジスタ５０ａ内に記憶する。こうして、並列乗算−加算
命令は、実行サイクルの終りで完了する。かかる並列乗
算−加算命令はそれ自体が、デジタル信号処理の用途で
必要な反復的乗算及び加算の演算で有用な“パイプライ
ン化”方式となっている。この命令では、データレジス
タ５０ａが中間アキュムレータとして機能し、データレ
ジスタ５０ｅが最終結果用のアキュムレータとして機能
する。この点は、乗算と並列に加算が生じていることか
ら明らかであろう。つまり、次の乗算がまだ生じていな
いため、ＡＬＵ４８の加算で使われるデータレジスタ５
０ａ内の値は、前の乗算の結果である。次の並列乗算−
加算命令の実行サイクル中（あるいは勿論標準的な加算
命令中）、乗算器４６による乗算の結果がデータレジス
タ５０ａ内に記憶され、データレジスタ５０ｅ内の累算
結果に加算される。従って、ｎ回反復される並列乗算−
加算命令のマイクロコンピュータ１０による実行は、乗
算積の累算が乗算と並列に生じない場合と比べ、システ
ムクロック周期のサイクル数がほぼｎ個少なくてよい。
従ってＣＰＵ１２の構造は、時にコントローラ１４に関
連して前述した命令のパイプライン化特徴と組合せて使
われる場合に、デジタル信号処理の性能を大巾に向上可
能とする。

【００５６】前述したように、例えば周辺ポート２４に
接続された外部メモリ装置は、マイクロコンピュータ１
０によって実行されるプログラム用の命令コードを記憶
するのに使える。しかし、外部メモリのアクセス時間は
メモリ１６、１８及び２０のアクセス時間よりかなり遅
くなることがあるので、コントローラ１４はプログラム
カウンタ９２の内容をプログラムバス３４のアドレスラ
イン３４ａ上に与えた後、命令コードが外部メモリから
プログラムバス３４のデータライン３４ｄ上に与えられ
命令レジスタ９４によって受け取られるまで、１システ
ムクロック周期の間フルに待たなければならない。実行
されるある命令について、実行すべき次の命令コードが
前の命令のアドレスに近いアドレスを持つプログラムメ
モリ内のメモリロケーションにしばしば位置することは
よく知られている。このような次の命令コードのプログ
ラムメモリ内における近接は、計算の反復的性質のため
特にデジタル信号処理の用途でよく生じる。この点は、
図１５を参照して以下説明する命令キャッシュ３６等の
命令キャッシュを用いることで有利に利用できる。図１
に関連して前述したように、命令キャッシュ３６はプロ
グラムバス３４のアドレスライン３４ａとデータライン
３４ｄに接続されている。図１５に示すように命令キャ
ッシュ３６は、２つの３２ワードセグメント１４０ａと
１４０ｂに分けて構成された６４ワードのメモリ１４０
を含む。命令キャッシュ３６は更にセグメントスタート
レジスタ１４４ａと１４４ｂを含み、これらのレジスタ
は各々セグメント１４０ａと１４０ｂにそれぞれ記憶さ
れた命令コード用アドレスの所定数の最上位ビットを記
憶する。発明の好ましい実施例において、アドレス信号
は２４ビット巾で、各セグメント１４０ａと１４０ｂは
３２（２⁵ ）ビットを含んでいるため、セグメントスタ
ートレジスタ１４４ａと１４４ｂによって記憶されるビ
ット数は１９である。各々のセグメント１４０ａと１４
０ｂ内に記憶された各３２ワードにフラグビット１４２
が付設され、フラグがセットされているときは対応した
ワード内に命令コードが存在することを示し、セットさ
れていないときは対応したワード内に命令コードが存在
しないことを示す。

【００５７】ＭＳＢ比較器１４６がアドレスライン３４
ａに接続され、アドレスライン３４ａ上の最上位１９ビ
ットをセグメントレジスタ１４４ａ及び１４４ｂの内容
と比較する。ＬＳＢデコーダ１４８もアドレスライン３
４ａに接続され、後述するようにアドレスライン３４ａ
の最下位５ビットをデコードする。入／出力バッファ１
５０がデータライン３４ｄと両セグメント１４０ａ、１
４０ｂ間に接続され、命令キャッシュ３６からプログラ
ムバス３４への出力を制御する。命令キャッシュ３６は
更に古い使用順（ＬＲＵ）スタック１５２を含み、これ
はセグメントレジスタ１４４ａと１４４ｂをそれらが最
も最近使われた順位に応じて指す。フェッチサイクルの
動作時、フェッチすべき命令コードのメモリアドレスが
ＲＡＭ１６、１８またはＲＯＭ２０内でなく外部メモリ
内に存在する場合には、ＭＳＢ比較器１４６がプログラ
ムバス３４のアドレスライン３４ａ上のアドレス信号の
最上位１９ビットを受け取り、それらをセグメントレジ
スタ１４４ａ及び１４４ｂの内容と比較する。合致が認
められると、ＬＳＢデコーダ１４８がアドレスライン３
４ａ上のアドレス信号の最下位５ビットをデコードし、
アドレスライン３４ａ上の全アドレス信号のセグメント
１４０ａ、または１４０ｂ何れか内における３２ワード
の一方に対応したフラグビット１４２の一方を選択す
る。

【００５８】対応したフラグビット１４２がセットされ
ていれば、入／出力バッファ１５０が合致したセグメン
ト１４０ａまたは１４０ｂ内の対応したワードの内容を
プログラムバス３４のデータライン３４ｄ上に与え、命
令キャッシュ３６内に記憶された命令コードのアクセス
が完了する。さらに、合致したセグメントレジスタ１４
４ａまたは１４４ｂがＬＲＵスタック１５２のトップに
よって指され、合致しなかったセグメントレジスタ１４
４ａまたは１４４ｂがＬＲＵスタック１５２のボトム(b
ottom)によって指される。ＬＲＵスタック１５２のボト
ムによって指されているセグメントが両セグメント１４
０ａと１４０ｂのうち古い時点で使用された方で、後述
するキャッシュ“ミス”の場合に交換されたセグメント
となる。用途によっては、セグメント１４０ａ及び１４
０ｂ内のワードの一部が命令コードでロードされていな
いことがある。そのため、プログラムバス３４のアドレ
スライン３４ａ上の最上位１９ビットがセグメントレジ
スタ１４４ａ及び１４４ｂの一方の内容と一致するが、
セグメントの合致した一方１４０ａまたは１４０ｂ内の
最下位５ビットに対応したワードが命令コードを含まな
い可能性が生じる。この場合には、対応したワード用の
フラグビット１４２がセットされていない（すなわち論
理状態“０”を有する）。これは勿論キャッシュ“ミ
ス”で、対応したアドレスの命令コードが外部メモリ内
のアドレスされたメモリロケーションから読み取られな
ければならない。つまり、入／出力バッファ１５０が命
令コードをプログラムバス３４のデータライン３４ｄか
ら合致したセグメント１４０ａまたは１４０ｂ内の対応
したワード内にロードし、対応したフラグビット１４２
が論理状態“１”にセットされる。しかし、上位ビット
がセグメントレジスタ１４４ａ及び１４４ｂの一方と合
致していたから、セグメントレジスタのうち合致する一
方１４４ａまたは１４４ｂがＬＲＵスタック１５２のト
ップによって指され、セグメントレジスタの他方１４４
ａまたは１４４ｂがＬＲＵスタック１５２のボトムによ
って指される。

【００５９】プログラムバス３４のアドレスライン３４
ａ上の最上位１９ビットがセグメントレジスタ１４４ａ
または１４４ｂの何れの内容とも合致しない場合にも、
キャッシュ“ミス”が生じる。この場合には、ＬＲＵス
タック１５２のボトムによって指されているセグメント
１４０ａと１４０ｂのうち古い時点で使われた方に対応
したセグメントの一方１４０ａまたは１４０ｂ内の全ワ
ードについて、フラグビット１４２がリセットされる。
次いで、アドレスライン３４ａ上の最上位１９ビットが
セグメント１４０ａと１４０ｂのうち古い時点で使われ
た方のセグメントレジスタ１４４ａまたは１４４ｂ内に
記憶され、データライン３４ｄ上の外部メモリから受信
された命令コードがアドレスライン３４ａの最下位５ビ
ットに対応した“新たな”セグメント内の３２ビットの
対応する一方内にロードされ、そのフラグビット１４２
が状態“１”にセットされる。新たにロードされた命令
コードを含むセグメントレジスタの一方１４０ａまたは
１４０ｂがＬＲＵスタック１５２のトップによって指さ
れ、他方のセグメントレジスタ１４０ａまたは１４０ｂ
がＬＲＵスタック１５２のボトムによって指されてい
る。図２に示したように、状態レジスタ７１がＣＰＵ１
２内に含まれている。前記したのと別の方法で命令キャ
ッシュの動作を制御する３つのビットが状態レジスタ７
１内に含まれている。第１ビットはキャッシュクリアビ
ットで、これがセットされると全てのフラグビット１４
２をリセットし、命令キャッシュ３６の内容をクリアす
る。状態レジスタ７１内の第２の制御ビットはキャッシ
ュエネーブルビットで、これがセットされると命令キャ
ッシュ３６の動作を可能とする。逆にセットされない
と、アドレスライン３４ａのアドレス値と関わりなく全
てアクセスされないように命令キャッシュ３６が動作不
能とされる。キャッシュエネーブルビットがセットされ
てない期間中、セグメントレジスタ１４４ａと１４４ｂ
の内容、フラグビット１４２、及びセグメント１４０ａ
と１４０ｂ内のワードそのものは変更不可能である。状
態レジスタ７１内の第３ビットは、キャッシュフリーズ
ビット(cache freeze bit)である。キャッシュフリーズ
ビットがセットされていると、キャッシュ“ヒット(hi
t) ”の場合に命令キャッシュ３６からのフェッチだけ
が許される。しかしキャッシュ“ミス(miss)”の場合に
は、フラグビット１４２、セグメントレジスタ１４４ａ
と１４４ｂ、またはＬＲＵスタック１５２の変更は一切
行われず、命令キャッシュ３６に影響を及ぼさずに外部
メモリからの命令コードのフェッチが行われるだけであ
る。

【００６０】次に図１６を参照して、ＤＭＡコントロー
ラ２２の構造と動作を説明する。周知なように、直接メ
モリアクセス動作は中央処理装置（例えばＣＰＵ１２）
の干渉なく、記憶データのブロックを一つのメモリ領域
を別のメモリ領域へ移動するのに有用である。ここに説
明するマイクロコンピュータ１０では、外部メモリとオ
ンチップメモリ１６、１８間でデータのブロックを移動
するのにも直接メモリアクセスが有用である。図１及び
図１６に示すように、ＤＭＡコントローラ２２はＤＭＡ
バス３８と周辺バス２８に接続され、データをＤＭＡバ
ス３８上にデータを伝送すると共に、周辺バス２８から
制御及び出所／宛先アドレス情報を受け取る。尚、周辺
バス２８は前述したデータバス３０、プログラムバス３
４、及びＤＭＡバス３８と同じように、アドレス情報と
データをそれぞれ伝送するアドレスライン２８ａとデー
タライン２８ｄを含む。図１に戻って参照すれば、周辺
バス２８のアドレスライン２８ａとデータライン２８ｄ
は周辺ポート２６の出力でそれぞれラインＩ／０AnとＩ
／０Dnに直接接続され、従ってそれらに対応することが
明らかであろう。従って、周辺バス２８にアドレスを与
えたりそれとデータを交信するためには、所望のアドレ
スが周辺ポート２６によって処理されるアドレスに対応
したマイクロコンピュータ１０のメモリアドレススペー
ス内の値と対応しなければならない。このため、以下に
説明するＤＭＡコントローラ内のメモリマップドレジス
タは、前記の表４に示したメモリアドレススペース８０
０００ｈ〜８００FFFh内にある。

【００６１】ＤＭＡコントローラ２２は制御レジスタ３
００、転送カウンタレジスタ３０２、宛先アドレスレジ
スタ３０４及び出所アドレスレジスタ３０６を含み、こ
れらは各々周辺バス２８のアドレスライン２８ａとデー
タライン２８ｄに接続され、マイクロコンピュータ１０
のメモリアドレススペースの特有なアドレスロケーショ
ンにマップ配分されている。ＤＭＡコントローラ２２は
更に、ＤＭＡバス３８のデータライン３８ｄに接続され
たデータレジスタ３０８を含み、ＤＭＡバスのアドレス
ライン３８ａは宛先アドレスレジスタ３０４と出所アド
レスレジスタ３０６に接続されている。制御ロジック３
１０が制御レジスタ３００に接続され、制御レジスタ３
００内のビットの内容がＤＭＡコントローラ２２の制御
を行う。制御ロジック３１０はラインＤＥＣＲを経て転
送カウンタレジスタ３０２に信号を発生し、ラインＺＥ
ＲＯを経て転送カウンタレジスタ３０２から信号を受信
する。また制御ロジック３１０はラインＬＯＡＤとＩＮ
Ｃ／ＤＥＣＲを経て宛先アドレスレジスタ３０４と出所
アドレスレジスタ３０６にそれぞれ信号を与え、更にラ
インＷＲＩＴＥとＳＴＯＲＥを経てデータレジスタ３０
８に信号を与える。所望のメモリ読取／書込動作を行う
には、制御ロジック３１０がコントローラ１４に導かれ
る読取／書込信号を発生し、コントローラ１４によるメ
モリアクセス制御に関連して前述したように、コントロ
ーラ１４が必要な制御信号をメモリ１６、１８及び２０
と周辺ポート２４及び２６に発生可能である。

【００６２】制御レジスタ３００は１１ビットのアドレ
ス可能レジスタで、ＤＭＡレジスタ２２を構成するため
に書き込まれる。これらの各ビットは、以下動作の説明
と共に詳述する。転送カウンタレジスタ３０２は２４ビ
ットのアドレス可能レジスタで、これには周辺バス２８
から、ＤＭＡ動作で転送されるべき数のメモリロケーシ
ョンがロードされる。転送カウンタレジスタ３０２はラ
インＤＥＣＲ上のパルスによってデクレメントされ、そ
の内容がゼロに等しいときラインＺＥＲＯを経て制御ロ
ジック３１０に信号を送る。出所アドレスレジスタ３０
６と宛先アドレスレジスタ３０４は２４ビットのアドレ
ス可能レジスタで、そこから及びそこへデータを転送す
べきメモリアドレスをそれぞれ記憶する。出所アドレス
レジスタ３０６と宛先アドレスレジスタ３０４の内容は
初め、周辺バス２８のデータライン２８ｄの最下位２４
ビットからロードされる。次いで制御レジスタ３００の
内容に応じ、出所アドレスレジスタ３０６と宛先アドレ
スレジスタ３０４は、制御ロジック３１０からのライン
ＩＮＣ／ＤＥＣＲを経たパルスに応答してインクレメン
トまたはデクレメントされる。データレジスタ３０８
は、ＤＭＡバス３８のデータライン３８ａからのデータ
をバッファする一時レジスタである。つまり、データラ
イン３８ｄ上の値がラインＷＲＩＴＥ上の信号に応じて
データレジスタ３０８内にロードされ、またデータレジ
スタ３０８の内容がラインＳＴＯＲＥ上の信号に応じて
データライン３８ｄに与えられる。

【００６３】ＤＭＡコントローラ２２の動作がマイクロ
コンピュータ１０の残部の動作と一貫して制御されるよ
うに、制御ロジック３１０は更にコントローラ１４に接
続されている。以下に明らかとなるように、ＤＭＡは割
込周期され、外部源からのデータの受信または送信をＣ
ＰＵ１２、ＤＭＡコントローラ２２、及び外部源間での
衝突を伴わずに行うことができる。制御レジスタ３００
のＳＴＡＲＴビット３００ａは、論理状態“１”または
“０”を有するかに応じて、ＤＭＡコントローラ２２の
動作をそれぞれ動作可能または不能とする。制御レジス
タ３００のＴＣビット３００ｂはレディロジック３１０
を制御し、ＴＣビット３００ｂが状態“１”にセットさ
れていると、転送カウンタレジスタ３０２がゼロに達し
たときＤＭＡ転送が終了する。同期ビット３００ｃと３
００ｄが、転送データの出所または宛先とのＤＭＡコン
トローラ２２の周期化を構成可能とする。制御レジスタ
３００内のビット３００ｅ〜３００ｈの内容が、出所及
び宛先アドレスレジスタ３０４と３０６がインクレメン
トされるか、デクレメントされるか、あるいは各転送読
取後に変更されないかどうかを決める。ＴＣＩＮＴビッ
ト３００ｉは状態“１”に設定されると、転送カウンタ
レジスタ３０２の内容がゼロに達したとき内部割込を生
成する。制御ロジック３１０はコントローラ１４に接続
されてライン３１２上に割込信号を発生すると共に、ラ
イン３１４を経た割込ロジック２５０からの割込アクノ
レジ信号に応答する。

【００６４】ＤＭＡコントローラ２２の制御下で行われ
るＤＭＡ動作は、外部から制御できるように、コントロ
ーラ１４と組合せて割込駆動されうる。コントローラ１
４に関連して前述したように、内部発生割込はコントロ
ーラ１４内の割込ロジック２５０によって受信され処理
される。制御ロジック３１０は更にライン３１３を経て
割込要求信号をコントローラ１４に発生し、またライン
３１５を経て割込要求信号をそこから受信する。ライン
３１３上の割込要求信号は、ＤＭＡコントローラが外部
装置から発生されたＤＭＡ関連の割込を待っていること
を示し、ライン３１５上の割込アクティブ信号は、その
ような割込がコントローラ１４によって受信されてお
り、それが処理されるべきことを示している。同期化
は、制御ロジック３１０がＤＭＡ転送サイクル内の所定
時点で割込要求信号を発生し、先に進む前に割込アクテ
ィブ信号を待つことによって制御される。同期化時点の
選択は、制御レジスタ３００のビット３００ｃと３００
ｄをロードすることでなされる。ＤＭＡコントローラ２
２によって実施可能な同期モードを表５に列記する。 表５ ビット300c/d 割込同期 ００ 割込同期なし ０１ 出所同期；割込でＤＭＡ読取； 使用可能なとき書込 １０ 宛先同期；使用可能なときＤＭＡ 読取；割込で書込 １１ 出所及び宛先同期；割込でＤＭＡ 読取；次の割込で書込 動作時には、転送カウンタレジスタ３０２、宛先アドレ
スレジスタ３０４、及び出所レジスタ３０６にまず所望
の所期状態がロードされる。これらのレジスタ３０２、
３０４及び３０６は各々、マイクロコンピュータ１０に
よって実行される通常のメモリ書込命令を用い、周辺バ
ス２８のアドレスライン２８ａによってアドレス可能で
ある。各レジスタ３０２、３０４及び３０６に対し図１
６において暗黙状態であるのは、アドレスされたときそ
れらレジスタ３０２、３０４及び３０６のロードを制御
するデコードロジックである。制御レジスタ３００もそ
のメモリロケーションにアドレスし、ＤＭＡコントロー
ラ２２を所望通り構成することによってロードされる。
制御ロジック３１０はＳＴＡＲＴビット３００ａが状態
“１”にセットされるのに応じて、ＤＭＡコントローラ
２２の動作を可能とする。

【００６５】一例として、宛先アドレスレジスタ３０４
と出所アドレスレジスタ３０６が各転送中に共にインク
レメントされるように、必要なデータが制御レジスタ３
００にロードされるものとする。またこの例では、選択
した同期モードは宛先同期とする。この例によれば、制
御ロジック３１０がまずそこから割込ロジック２５０へ
の内部割込信号の送信を不能とする。次に、制御ロジッ
ク３１０がラインＬＯＡＤを経て出所アドレスレジスタ
３０６にパルスを発生、出所アドレスレジスタ３０６の
内容がＤＭＡバス３８のアドレスライン３８ａ上に置か
れる。図９及び図１０に関連して前述したメモリアドレ
シングと同様に、（周辺ポート２４を介した外部メモリ
内もしくはメモリ１６、１８または２０内の）アドレス
されたメモリロケーションが読み取られる。制御ロジッ
ク３１０がデータレジスタ３０８に接続されたＳＴＯＲ
Ｅラインにパルスを発し、ＤＭＡバス３８のデータライ
ン３８ｄ上の値をデータレジスタ３０８にロードする。
読取動作後、出所アドレスレジスタ３０６の内容がライ
ンＩＮＣ／ＤＥＣＲを介し制御ロジック３１０によって
インクレメントされる。制御レジスタ３００で宛先同期
モードが選択されているため、ここで制御ロジック３１
０がライン３１３上に割込要求信号を発生し、割込ロジ
ック２５０に割込をかける。ＤＭＡ用の割込許可をコン
トローラ１４が受信するのに応じて、制御ロジック３１
０がＤＭＡ書込動作を開始し、割込許可のイベントはラ
イン３１５上の割込アクティブ信号によってＤＭＡコン
トローラ２２に転送される。従って、制御ロジック３１
０が宛先アドレスレジスタ３０４にＬＯＡＤ信号を与え
るのに応じ、宛先アドレスレジスタ３０４の内容がＤＭ
Ａバス３８のアドレスライン３８ａ上に与えられる。制
御ロジック３１０もデータレジスタ３０８に接続された
ＷＲＩＴＥラインにパルスを発し、データレジスタ３０
８の内容がＤＭＡバス３８のデータライン３８ｄ上に与
えられる。アドレスされたメモリロケーションは、コン
トローラ１４がデータレジスタ３０８の内容をアドレス
されたロケーションへ書き込むのに必要な書込制御信号
を与えるだけで、前述したようにアクセスされる。

【００６６】書込の完了後、宛先アドレスレジスタ３０
４の内容がラインＩＮＣ／ＤＥＣＲを介し制御ロジック
３１０によってインクレメントされ、転送カウンタレジ
スタ３０２の内容がラインＤＥＣＲを介し制御ロジック
３１０によってデクレメントされる。転送カウンタレジ
スタ３０２の内容がゼロに達すると、制御ロジック３１
０がラインＺＥＲＯを経て信号を受信し、制御レジスタ
３００のＴＣＩＮＴビット３００ｉの状態に応じてライ
ン３１２上に割込を発生し（あるいは発生せず）、ＤＭ
Ａ動作の完了をコントローラ１４に通知する。勿論、転
送カウンタレジスタ３０２がゼロに達してもまたは割込
によってＤＭＡ動作が終了していなければ、制御レジス
タ３００のＳＴＡＲＴビット３００ａが状態“１”にあ
るかどうかを制御ロジック３１０が判定し、状態“１”
にあれば、出所アドレスレジスタ３０６を介したＤＭＡ
読取によって次のＤＭＡ転送を開始する。上記の説明か
ら明らかなように、ＤＭＡコントローラは、最初の出所
アドレスから始まるメモリブロック内の一連のメモリロ
ケーションの内容を、宛先アドレスから始まるメモリブ
ロック内の一連のメモリロケーションへ転送するように
動作可能である。上述したこの動作はＣＰＵ１２の介入
を必要とせず、またＤＭＡバス３８がＤＭＡ目的用の別
個のアドレス及びデータ路を与えるので、かかるＤＭＡ
動作はマイクロコンピュータ１０の平常動作におけるプ
ログラム及びデータアクセスと同時に生じ得る。つまり
ＤＭＡ動作は、マイクロコンピュータ１０の動作に対し
て実質上透明に発生可能で、その性能を大巾に高める。

【００６７】次に図１７を参照して、周辺バス２８の動
作及び各種周辺機能との交信について説明する。一例と
して、タイマ４０、直列ポート４２及びフオーマット変
換器４４がここで説明しているマイクロコンピュータ１
０に接続された周辺機能である。これら３種の機能はそ
れらの構造に応じて一定の交信及び／又はデータ処理機
能を与えるが、各々の周辺機能は同じ方法で周辺バス２
８ひいてはマイクロコンピュータ１０の残部と交信す
る。周辺機器４０、４２及び４４は各々以下説明するよ
うに、周辺バス２８によってアドレス可能なメモリマッ
プドレジスタを用い、マイクロコンピュータ１０によっ
て構成及び動作される。尚、ＤＭＡコントローラ２２内
に含まれるメモリマップ式レジスタの場合と同じく、以
下説明する周辺機能内に含まれるメモリマップドレジス
タは、表４に関連して前述した入／出力アドレススペー
ス８０００００ｈ〜８００ＦＦＦｈ内に存在することを
想起されたい。タイマ４０は、外部制御またはマイクロ
コンピュータ１０の内部制御について所定の時間周期を
測定する機能を果たす。タイマ４０は周辺バス２８のア
ドレスライン２８ａに接続されたタイマロジック３００
を含み、タイマロジック４００は周辺バス２８のライン
２８ａ上のアドレス信号を評価すると共に、その結果に
応じてタイマ４０内の各種メモリマップドレジスタへの
アクセスを可能とするように動作可能である。タイマ４
０内の各レジスタ（後述する）は、マイクロコンピュー
タ１０の単一アドレススペース内のアドレス信号によっ
てアドレス可能である。タイマ４０内のメモリマップド
レジスタは制御レジスタ４０２を有し、これには当該分
野で周知のごとく、動作可能／禁止ビットや、タイマ４
０がマイクロコンピュータ１０のシステムクロックによ
って制御され外部出力を与えるのかあるいは外部クロッ
クパルスによって制御され内部信号を与えるのか等、タ
イマ４０の動作を制御するのに必要な幾つかの制御情報
が含まれている。

【００６８】タイマ４０は更にアドレス可能な周期レジ
スタ４０４を有し、これにはデータライン２８ｄからタ
イマ４０によって測定すべき時間を指定する値がロード
される。カウンタレジスタ４０６もタイマ４０内に含ま
れており、これはシステムクロックまたは外部からライ
ンＴＣＬＫを経て受信されるクロックパルスの各パルス
によってインクレメントされる。動作時には、タイマロ
ジック４００が周期レジスタ４０４の内容と等しくなっ
たカウンタレジスタ４０６の内容に応答し、この時点で
タイマロジック４００が制御レジスタ４０２の選択に従
って内部割込信号をコントローラ１４に発生する。制御
レジスタ４０２が外部出力を選択していれば、カウンタ
レジスタ４０６の内容が周期レジスタ４０４の内容と等
しくなったときタイマロジック４００がラインＴＣＬＫ
上にパルスを発生する。直列ポート４２は当該分野で周
知のようにデータを直列に送受信するが、そこに含まれ
たメモリマップドレジスタを介してマイクロコンピュー
タ１０によって制御される。ポートロジック４２０が直
列ポート４２内に含まれてその動作を制御し、周辺バス
２８のアドレスライン２８ａ上に与えられるアドレス信
号に応じてポートロジック内に含まれたメモリマップド
レジスタへのアクセスを可能とする。直列ポート４２等
の直列ポートの構造及び動作の一例は、１９８６年１１
月６日に出願されたテキサス・インスツルメント社に譲
渡された係属中の米国特許出願通し番号第９２7,８８３
号に示されている。直列ポート４２はタイマ４０と同様
制御レジスタ４２２を有し、これがＣＰＵ１２と直列ポ
ート４２間における送信レディ及び受信レディ両信号の
交信等周知な幾つかの目的に合わせて直列ポートの構成
を可能とする。尚、かかるレディ信号はポートロジック
４２０に対し、ＣＰＵ１２が周辺バス２８を介して情報
のワードを直列ポート４２へ送信する準備が整っている
こと、あるいは周辺バス２８を介して情報のワードを直
列ポート４２から受信する準備が整っていることをそれ
ぞれ知らせる。

【００６９】制御レジスタ４２２は更に、直列ポート４
２に接続された外部装置と制御信号と交信するのにも使
える。勿論制御レジスタ４２２は、必要なビット数及び
レジスタ間でアドレスの独立性が所望かどうかに応じ、
複数のアドレス可能レジスタによって実現することもで
きる。直列ポート４２は更に送信レジスタ４２４と受信
レジスタ４２６を有し、これらは周辺バス２８を介して
アドレス可能で、それぞれデータを送信または受信せし
める。動作時には、マイクロコンピュータ１０の残部が
制御レジスタ４２２にアドレスし、データの直列ポート
４２による送信準備が整っていることを指示する。次い
でＣＰＵ１２が、送信レジスタ４２４のアドレスを周辺
バス２８のアドレスライン２８ｄ上に与え、送信レジス
タ４２４にロードされているデータを周辺バス２８のデ
ータライン２８ｄ上に送信せしめる。その後ポートロジ
ック４２０が当該分野で周知なように、ラインＦＸＳ上
のフレーミング信号等をそこに与えられる外部制御信号
と連動して、送信レジスタ４２４の内容の直列送信ライ
ンＤＸ上への直列出力を制御する。逆に、ポートロジッ
ク４２０はラインＤＲから受信レジスタ４２６へのロー
ドも制御し、受信レジスタ４２６が満たされたとき内部
割込信号を割込ロジック２５０に発生する。そしてＣＰ
Ｕ１２が、受信レジスタ４２６に対応したアドレスを周
辺バス２８のアドレスライン２８ａへ与えることによっ
て、周辺バス２８のデータライン２８ｄを介し受信レジ
スタ４２６の内容を読取可能となる。

【００７０】フォーマット変換器４４が、一つのデータ
フォーマットから別のデータフォーマットへのデータ変
換機能を果たす。周知のＡ法則及びｕ法則変換によるデ
ータの符号化及び解読は、前出の係属中の米国特許出願
第９２7,８８３号に説明してある。フォーマット変換器
４４はフォーマットロジック４４０を含み、これが周辺
バス２８のアドレスライン２８ａ上のアドレス信号に従
ってそこに含まれたメモリマップドレジスタへのアクセ
スを制御すると共に、データに対する符号化及び解読機
能を行う。フォーマット変換器４４は更にメモリマップ
ド制御レジスタ４４２を含み、動作可能／禁止制御ビッ
ト及びＣＰＵ１２からフォーマット変換器４４へという
所望な変換型の選択の交信を行う。またフォーマット変
換器４４はデータを符号化するための２つのメモリマッ
プドレジスタ、つまりエンコード入力レジスタ４４４と
エンコード出力レジスタ４４６を含む。ＣＰＵ１２アド
レスライン２８ａでエンコード入力レジスタ４４４にア
ドレスし、符号化すべきデータをデータライン２８ｄ上
に書き込みエンコード入力レジスタ４４４へロードする
ことによって、符号化すべき入力データを与える。符号
化の発生後、ＣＰＵ１２はアドレスライン２８ａを介し
てエンコード出力レジスタ４４６にアドレスし、周辺バ
ス２８のデータライン２８ｄを経て符号化データを読み
取ることによって、符号化データを受信できる。一方、
解読データの交信は、同じく周辺バス２８によってアド
レス可能なデコード入力レジスタ４４８とデコード出力
レジスタ４４９を介し同様の方法で行われる。

【００７１】周辺バス２８に沿った周辺機器の編成に対
する幾つかの変更は、当業者にとって勿論自明であろ
う。前述した周辺バス２８のライン２８ａ上に存在する
アドレス信号の解読は各々の周辺機器で、そこに含まれ
たロジックつまりタイマロジック４００、ポートロジッ
ク４２０及びフォーマットロジック４４０によってなさ
れる。この解読方式の代りに、周辺バス２８のアドレス
ライン２８ａに接続されたプリデコーダを設け、そこに
与えられるアドレス信号を解読して、周辺バス２８に沿
って接続された個々の周辺機器へ選択情報を伝送するよ
うにしてもよい。例えば、アドレスライン２８ａ上のア
ドレスが直列ポート４２に向けられたものであれば、プ
リデコーダが直列ポート４２を動作可能とし、その他の
周辺機器を動作禁止とする。そして、ポートロジック４
２０が周辺バス２８のアドレスライン２８ａ上に存在す
るアドレス信号の下位ビットを解読し、そこで所望のメ
モリマップドレジスタを選択する。また、周辺バス２８
への他のアクセスが試みられていなければ、ＣＰＵ１２
またはマイクロコンピュータ１０の残部を介入させず
に、周辺バス２８に沿った各種の周辺機器は相互間で交
信するように容易に設計可能である。このような交信の
一例は、直列ポート４２から外部装置への送信前におけ
る符号化のため、直列ポート４２からフォーマット変換
器４４になされるデータの伝送である。当業者であれ
ば、データライン２８ｄを介し周辺機器間でデータを交
信できるように、アドレスライン２８ａを介して一つの
周辺機器を別の周辺機器内のレジスタへアドレス可能と
するアドレス駆動論理を、それら周辺機器内のロジック
に付与可能であろう。

【００７２】前述した周辺機能の相互接続のために周辺
バス２８を使用することは、周辺バス２８に沿った追加
の周辺機能の単なる減算または加算によって、マイクロ
コンピュータ１０を異なる態様に適応させる点で著しい
融通性を更に与える。事実、周辺バス２８は周辺ポート
２６の出力でラインＩ／０ＡｎとＩ／０Ｄｎに対応しそ
れに直接接続されることで、マイクロコンピュータ１０
の外部端子へ直接接続されているため、外部の周辺機能
用に開発されたソフトウェアを、チップ上に備えられ周
辺バス２８に接続された同じ機能を持つマイクロコンピ
ュータ１０で、ほとんどあるいは全く改造を必要とせず
に使用し得る。こうして、新たな周辺機能及び特徴の開
発及びデバグが、上述したアーキテクチャによって大巾
に容易化される。以上本発明をその好ましい実施を参照
して詳しく説明したが、この説明は例示にすぎず、制限
の意味で解釈されるべきでないことが理解されるべきで
ある。また、発明の実施例の詳細における数多くの変形
及び発明の追加の実施例は自明で、当業者であれば前記
の説明を参照して成し得ることも理解されるべきであ
る。そのような変形及び追加の実施例は、特許請求の範
囲に記載した発明の精神及び真の範囲内に包含されるも
のである。

【００７３】以上の記載に関連して、以下の各項を開示
する。 1. 第１のメモリアドレスバスと、第２のメモリアドレ
スバスと、メモリデータバスと、前記メモリデータバス
に接続され、複数のアドレス可能なメモリ位置を有する
第１のメモリと、前記メモリデータバスに接続され、そ
のメモリデータバスを介して受信されるデータの演算論
理を実行する演算論理ユニットと、前記第１のメモリア
ドレスバスにアドレス信号を与える第１のアドレス手段
と、前記第２のメモリアドレスバスにアドレス信号を与
える第２のアドレス手段と、前記第１のメモリ、前記第
１のメモリアドレスバス、及び前記第２のメモリアドレ
スバスのそれぞれ接続され、前記第１のメモリアドレス
バス及び前記第２のメモリアドレスバスを前記第１のメ
モリに接続するコントロール論理とを備え、その結果前
記第１のメモリアドレスバスによってアドレスされるメ
モリ位置の内容、及び前記第２のメモリアドレスバスに
よってアドレスされるメモリ位置の内容が前記メモリデ
ータバス上で時間において多重化されることを特徴とす
るデータ処理装置。 2. 前記第１のメモリにおける前記メモリ位置が第１の
組のアドレス内に値を有するアドレス信号によってアド
レスされ、更に、前記メモリデータバスに接続された第
２のメモリを備え、この第２のメモリは、第２の組のア
ドレス内に値を有するアドレス信号によってアドレスさ
れるアドレス可能な複数のメモリ位置から成り、前記第
２の組のアドレスは前記第１の組のアドレスと重なら
ず、前記コントロール論理は、前記第１のメモリアドレ
スバスのアドレス信号の値により前記第１のアドレスバ
スを前記第１のメモリに又は前記第２のメモリに接続す
るために、そして前記第２のメモリアドレスバスのアド
レス信号の値により前記第２のアドレスバスを前記第１
のメモリに又は前記第２のメモリに接続するために前記
第２のメモリに接続されており、その結果前記第１のメ
モリアドレスバスによってアドレスされるメモリ位置の
内容、及び前記第２のメモリアドレスバスによってアド
レスされるメモリ位置の内容が前記メモリデータバス上
で時間において多重化されることを特徴とする前記１記
載のデータ処理装置。 3. 前記第１のメモリがランダムアクセスメモリである
ことを特徴とする前記２に記載のデータ処理装置。 4. 前記第１のメモリがリードオンリイメモリであるこ
とを特徴とする前記２に記載のデータ処理装置。 5. 前記第２のメモリがランダムアクセスメモリである
ことを特徴とする前記４に記載のデータ処理装置。 6. 前記第１のメモリ内のメモリ位置が、第１の組のア
ドレス内に値を有するアドレス信号によってアドレスさ
れ、更に、前記第１のメモリ、前記第１のメモリアドレ
スバス、前記第２のメモリアドレスバス、及び前記メモ
リデータバスのそれぞれ接続され、アドレス信号を与
え、外部端子へデータ信号を与え、外部端子から受信す
るための周辺ポートを備え、この周辺ポートは、第２の
組のアドレス内に値を有する前記外部端子上にアドレス
信号のみを与え、前記第２の組のアドレスは前記第１の
組のアドレスと重ならず、前記コントロール論理は、前
記第１のメモリアドレスバスのアドレス信号の値により
前記第１のアドレスバスを前記第１のメモリに又は前記
周辺ポートに接続するために、そして前記第２のメモリ
アドレスバスのアドレス信号の値により前記第２のアド
レスバスを前記第１のメモリに又は前記周辺ポートに接
続するために前記第２のメモリに接続されており、その
結果前記第１のメモリアドレスバスによってアドレスさ
れるメモリ位置の内容、及び前記第２のメモリアドレス
バスによってアドレスされるメモリ位置の内容が前記メ
モリデータバス上で時間において多重化されることを特
徴とする前記１に記載のデータ処理装置。 7. 第１のメモリアドレスバスと、第２のメモリアドレ
スバスと、メモリデータバスと、前記メモリデータバス
に接続され、複数のアドレス可能なメモリ位置を有する
メモリと、中央処理ユニットとを備え、この中央処理ユ
ニットは、前記メモリデータバスに接続され、そのメモ
リデータバスを介して受信されるデータの演算論理を実
行する演算論理ユニットと、前記第１のメモリアドレス
バスにアドレス信号を与える第１のアドレス手段と、前
記第２のメモリアドレスバスにアドレス信号を与える第
２のアドレス手段と、前記メモリ、前記第１のメモリア
ドレスバス、及び前記第２のメモリアドレスバスのそれ
ぞれに接続され、前記第１のメモリアドレスバス及び前
記第２のメモリアドレスバスを前記メモリに接続するコ
ントロール論理とを有し、その結果前記第１のメモリア
ドレスバスによってアドレスされるメモリ位置の内容、
及び前記第２のメモリアドレスバスによってアドレスさ
れるメモリ位置の内容が前記メモリデータバス上で時間
において多重化されることを特徴とするデータ処理装
置。 8. 前記中央処理ユニットが、更にアドレス値を記憶す
るレジスタを有し、前記第１のアドレス手段が、前記レ
ジスタに接続された第１の補助演算論理ユニットと、前
記第１のメモリアドレスバスに接続された出力とを有
し、その第１の補助演算論理ユニットは、前記レジスタ
の内容に関するアドレス値を計算することを特徴とする
前記７に記載のデータ処理装置。 9. 前記中央処理ユニットが、更にアドレス値を記憶す
る複数のレジスタを有し、前記第１のアドレス手段が、
前記複数のレジスタのうちの最初に選択された一つに接
続された第１の補助演算論理ユニットと、前記第１のメ
モリアドレスバスに接続された出力とを有し、その第１
の補助演算論理ユニットは、前記複数のレジスタのうち
の最初に選択された一つの内容に関するアドレス値を計
算することを特徴とする前記７に記載のデータ処理装
置。 10. 前記第２のアドレス手段が、前記複数のレジスタの
うちの第２に選択された一つに接続された第２の補助演
算論理ユニットと、前記第２のメモリアドレスバスに接
続された出力とを有し、その第２の補助演算論理ユニッ
トは、前記複数のレジスタのうちの第２に選択された一
つの内容に関するアドレス値を計算することを特徴とす
る前記９に記載のデータ処理装置。 11. 前記第１の補助演算論理ユニット及び前記第２の
補助演算論理ユニットが、互いに同時に前記アドレス値
を計算することを特徴とする前記１０に記載のデータ処
理装置。 12. 前記中央処理ユニットに接続され、所定の命令コー
ドに応答して前記中央処理ユニットの演算を制御するコ
ントローラを更に備えることを特徴とする前記７に記載
のデータ処理装置。 13. 前記中央処理ユニットが、更にアドレス値を記憶す
る複数のレジスタを有し、前記第１のアドレス手段が、
前記複数のレジスタのうちの最初に選択された一つに接
続された第１の補助演算論理ユニットと、前記第１のメ
モリアドレスバスに接続された出力とを有し、その第１
の補助演算論理ユニットは、前記複数のレジスタのうち
の最初に選択された一つの内容に関するアドレス値を計
算し、前記第２のアドレス手段が、前記複数のレジスタ
のうちの第２に選択された一つに接続された第２の補助
演算論理ユニットと、前記第２のメモリアドレスバスに
接続された出力とを有し、その第２の補助演算論理ユニ
ットは、前記複数のレジスタのうちの第２に選択された
一つの内容に関するアドレス値を計算することを特徴と
する前記１２に記載のデータ処理装置。 14. 前記コントローラが、前記第１の補助演算論理ユニ
ットの入力に接続されて、前記複数のレジスタのうちの
最初に選択された一つの内容と結合するオペランドを与
え、前記コントローラが、前記第２の補助演算論理ユニ
ットの入力にも接続されて、前記複数のレジスタのうち
の第２に選択された一つの内容と結合するオペランドを
与えることを特徴とする前記１３に記載のデータ処理装
置。 15. 第１のメモリアドレスバスと、第２のメモリアドレ
スバスと、メモリデータバスと、プログラムメモリアド
レスバスと、プログラムメモリデータバスと、前記第１
のメモリアドレスバス、前記第２のメモリアドレスバ
ス、前記プログラムメモリアドレスバス、前記メモリデ
ータバス、及び前記プログラムメモリデータバスのそれ
ぞれに接続され、複数のアドレス可能なメモリ位置を有
するメモリと、中央処理ユニットとを備え、この中央処
理ユニットは、前記メモリデータバスに接続され、その
メモリデータバスを介して受信されるデータの演算論理
を実行する演算論理ユニットと、前記第１のメモリアド
レスバスにアドレス信号を与える第１のアドレス手段
と、前記第２のメモリアドレスバスにアドレス信号を与
える第２のアドレス手段と、前記第１のメモリ、前記第
１のメモリアドレスバス、及び前記第２のメモリアドレ
スバスのそれぞれ接続され、前記第１のメモリアドレス
バス及び前記第２のメモリアドレスバスを前記メモリに
交互に分離するコントロール論理とを備え、その結果前
記第１のメモリアドレスバスによってアドレスされるメ
モリ位置の内容、及び前記第２のメモリアドレスバスに
よってアドレスされるメモリ位置の内容が前記メモリデ
ータバス上で時間において多重化され、更に、前記中央
処理ユニット、前記プログラムメモリアドレスバス、及
び前記プログラムメモリデータバスにそれぞれ接続さ
れ、命令コードに応答して前記中央処理ユニットの演算
を制御するコントローラとを備え、前記命令コードは、
そのコントローラによって前記プログラムメモリアドレ
スバス上に与えられるアドレス値に応答して前記プログ
ラムメモリデータバス上で受信されることを特徴とする
データ処理装置。 16. 前記コントロール論理は、前記プログラムメモリ
アドレスバスに更に接続され、前記メモリを同時にアド
レスする前記メモリアドレスバスのうちの１以上に応答
して、所定の優先度に従って決定される前記メモリアド
レスバスのうちの１つから前記メモリを分離することを
特徴とする前記１５に記載のデータ処理装置。 17. 前記第１のメモリにおける前記メモリ位置が第１の
組のアドレス内に値を有する前記メモリアドレスバス上
でアドレス信号によってアドレスされ、更に、前記第１
のメモリアドレスバス、前記第２のメモリアドレスバ
ス、前記プログラムメモリアドレスバス、及び前記プロ
グラムメモリデータバスにそれぞれ接続され、第２の組
のアドレス内に値を有するアドレス信号によってアドレ
ス可能な複数のメモリ位置から成る第２のメモリを備
え、前記第２の組のアドレスは前記第１の組のアドレス
内のどのアドレスとも重ならず、前記コントロール論理
は、前記第２のメモリに接続されており、前記第１のメ
モリアドレスバスにより与えられるアドレス信号及び前
記プログラムメモリバスにより与えられるアドレス信号
が前記第２の組のアドレス内である場合、所定の優先度
に従って決定される前記第１のメモリアドレスバスか又
は前記プログラムメモリバスから前記第２のメモリを分
離し、前記第２のメモリアドレスバスにより与えられる
アドレス信号及び前記プログラムメモリバスにより与え
られるアドレス信号が前記第２の組のアドレス内である
場合、所定の優先度に従って決定される前記第２のメモ
リアドレスバスか又は前記プログラムメモリバスから前
記第２のメモリを分離することを特徴とする前記１６に
記載のデータ処理装置。 18. 特に計算用の用途に設計されたマイクロコンピュー
タを開示する。このマイクロコンピュータは、オンチッ
プのＲＡＭ及びＲＯＭを有しており、外部メモリ及び入
力／出力機能をアクセスするための周辺ポートを有す
る。更に、このマイクロコンピュータは、論理演算ユニ
ットと並列なフローティングポイントマルチプライヤを
有する中央処理ユニットを有しており、複数のレジスタ
を多重アキュームレータとして使用している。中央処理
ユニットは、互いに並列な２つの補助演算論理ユニット
を含んでおり、この補助演算論理ユニットは、メモリバ
スで一組のアドレス線に接続されており、並列に２つの
別のメモリアドレスを発生する。メモリバスも、ＲＡＭ
及びＲＯＭに、そして中央処理ユニットに接続された一
組のアドレス線を有する。オンチップＲＡＭ及びＲＯＭ
は、時間多重的に２つの組のアドレス線に応答し、シス
テムクロックサイクルにつき２度データ線を介してメモ
リアクセスを行う。第２のメモリバスも、ＲＡＭ及びＲ
ＯＭに、そして周辺ポートに接続されており、第１のメ
モリバスを介してメモリ素子の一つにアクセスが、第２
のメモリバスを介してメモリ素子の他のいづれかに同時
に、かつ、独立に生じる。オンチップメモリ及び外部メ
モリは、全て単一のメモリアドレス空間にマップされ
る。そのメモリアドレス空間は、２つのメモリバスを介
してプログラムフェッチ及びデータフェッチを同時に可
能にし、同じサイクル中最初の時間多重バスを用いてプ
ログラムフェッチ及びデータフェッチを可能にする。メ
モリマップ入力及び出力機能は、オンチップ周辺装置に
よって達成される。そのオンチップ周辺装置は、マイク
ロコンピュータの周辺ポートの一つに接続された周辺バ
スに接続されている。その周辺バスは、マイクロコンピ
ュータの形態に関して相当な柔軟性を与えている。

【図面の簡単な説明】

【図１】本発明に従って構成されたマイクロコンピュー
タのブロック電気線図である。

【図２】図１のマイクロコンピュータの中央処理装置の
ブロック電気線図である。

【図３】図２の中央処理装置内に具備された補助演算論
理装置のブロック電気線図である。

【図４】図１のマイクロコンピュータによって実施可能
な循環アドレッシングモードで有用な幾つかの計算のフ
ロー図である。

【図５】図１のマイクロコンピュータによって実施可能
な循環アドレッシングモードで有用な幾つかの計算のフ
ロー図である。

【図６】図１のマイクロコンピュータの周辺ポートのブ
ロック電気線図である。

【図７】図１のマイクロコンピュータのコントローラの
ブロック電気線図である。

【図８】図７のコントローラによって実施される命令コ
ードのパイプライン化を例示するタイミング図である。

【図９】図１のマイクロコンピュータ内における各種メ
モリエンティティへのアクセスの仲裁において有用な、
図７のコントローラ内のロジックの概略電気線図であ
る。

【図１０】図１のマイクロコンピュータ内で実施される
メモリアクセスのタイミング図で、図９のロジックの動
作を例示する図である。

【図１１】図１のマイクロコンピュータ各部のブロック
電気線図で、例示命令の実行の異なる時点でのスナップ
ショットをそれぞれ示す図である。

【図１２】図１のマイクロコンピュータ各部のブロック
電気線図で、例示命令の実行の異なる時点でのスナップ
ショットをそれぞれ示す図である。

【図１３】図１のマイクロコンピュータ各部のブロック
電気線図で、例示命令の実行の異なる時点でのスナップ
ショットをそれぞれ示す図である。

【図１４】図１のマイクロコンピュータ各部のブロック
電気線図で、例示命令の実行の異なる時点でのスナップ
ショットをそれぞれ示す図である。

【図１５】図１のマイクロコンピュータの命令キャッシ
ュのブロック電気線図である。

【図１６】図１のマイクロコンピュータのＤＭＡコント
ローラのブロック電気線図である。

【図１７】図１のマイクロコンピュータの周辺モジュー
ル及び周辺バスのブロック電気線図である。

【符号の説明】

１０ データ処理装置（マイクロコンピュータ） １２ 中央処理装置（ＣＰＵ） １４ コントローラ １６、１８、２０ 第１／２メモリ（１６、１８；ＲＡ
Ｍ、２０；ＲＯＭ） ２２ 直接アクセスメモリ（ＤＭＡ）コントローラ ２４、２６ 周辺ポート ２８ 周辺バス ３０ 第１メモリ（データ）バス ３０ａ、３０ｂ アドレスライン ３０ｄ データライン ３４ 第２メモリ（プログラム）バス ３８ 第３メモリ（ＤＭＡ）バス ４０、４２、４４ オンチップ周辺機器 ４６ 乗算機 ４８ 演算論理装置（ＡＬＵ） ５０ データレジスタ ５０ａ、５０ｂ 補助演算論理装置（ＡＲＡＵ） ２０６ メモリ制御（仲裁）ロジック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ エフ ポッツ アメリカ合衆国 テキサス州 77063 ヒ ューストン ウェスターランド 427− 2502 (72)発明者 ジェラルド ジー リーチ アメリカ合衆国 テキサス州 77083 ヒ ューストン リーンドラ 6710 (72)発明者 エル レイ シマー ジュニア アメリカ合衆国 テキサス州 77469 リ ッチモンド メイプル デイル 1906

Claims (17)

【特許請求の範囲】
1. 【請求項１】 第１のメモリアドレスバスと、 第２のメモリアドレスバスと、 メモリデータバスと、 前記メモリデータバスに接続され、複数のアドレス可能
   なメモリ位置を有する第１のメモリと、 前記メモリデータバスに接続され、そのメモリデータバ
   スを介して受信されるデータの演算論理を実行する演算
   論理ユニットと、 前記第１のメモリアドレスバスにアドレス信号を与える
   第１のアドレス手段と、 前記第２のメモリアドレスバスにアドレス信号を与える
   第２のアドレス手段と、 前記第１のメモリ、前記第１のメモリアドレスバス、及
   び前記第２のメモリアドレスバスのそれぞれ接続され、
   前記第１のメモリアドレスバス及び前記第２のメモリア
   ドレスバスを前記第１のメモリに接続するコントロール
   論理とを備え、その結果前記第１のメモリアドレスバス
   によってアドレスされるメモリ位置の内容、及び前記第
   ２のメモリアドレスバスによってアドレスされるメモリ
   位置の内容が前記メモリデータバス上で時間において多
   重化されることを特徴とするデータ処理装置。
2. 【請求項２】 前記第１のメモリにおける前記メモリ位
   置が第１の組のアドレス内に値を有するアドレス信号に
   よってアドレスされ、更に、 前記メモリデータバスに接続された第２のメモリを備
   え、この第２のメモリは、第２の組のアドレス内に値を
   有するアドレス信号によってアドレスされるアドレス可
   能な複数のメモリ位置から成り、前記第２の組のアドレ
   スは前記第１の組のアドレスと重ならず、 前記コントロール論理は、前記第１のメモリアドレスバ
   スのアドレス信号の値により前記第１のアドレスバスを
   前記第１のメモリに又は前記第２のメモリに接続するた
   めに、そして前記第２のメモリアドレスバスのアドレス
   信号の値により前記第２のアドレスバスを前記第１のメ
   モリに又は前記第２のメモリに接続するために前記第２
   のメモリに接続されており、その結果前記第１のメモリ
   アドレスバスによってアドレスされるメモリ位置の内
   容、及び前記第２のメモリアドレスバスによってアドレ
   スされるメモリ位置の内容が前記メモリデータバス上で
   時間において多重化されることを特徴とする請求項１に
   記載のデータ処理装置。
3. 【請求項３】 前記第１のメモリがランダムアクセスメ
   モリであることを特徴とする請求項２に記載のデータ処
   理装置。
4. 【請求項４】 前記第１のメモリがリードオンリイメモ
   リであることを特徴とする請求項２に記載のデータ処理
   装置。
5. 【請求項５】 前記第２のメモリがランダムアクセスメ
   モリであることを特徴とする請求項４に記載のデータ処
   理装置。
6. 【請求項６】 前記第１のメモリ内のメモリ位置が、第
   １の組のアドレス内に値を有するアドレス信号によって
   アドレスされ、更に、 前記第１のメモリ、前記第１のメモリアドレスバス、前
   記第２のメモリアドレスバス、及び前記メモリデータバ
   スのそれぞれ接続され、アドレス信号を与え、外部端子
   へデータ信号を与え、外部端子から受信するための周辺
   ポートを備え、この周辺ポートは、第２の組のアドレス
   内に値を有する前記外部端子上にアドレス信号のみを与
   え、前記第２の組のアドレスは前記第１の組のアドレス
   と重ならず、 前記コントロール論理は、前記第１のメモリアドレスバ
   スのアドレス信号の値により前記第１のアドレスバスを
   前記第１のメモリに又は前記周辺ポートに接続するため
   に、そして前記第２のメモリアドレスバスのアドレス信
   号の値により前記第２のアドレスバスを前記第１のメモ
   リに又は前記周辺ポートに接続するために前記第２のメ
   モリに接続されており、その結果前記第１のメモリアド
   レスバスによってアドレスされるメモリ位置の内容、及
   び前記第２のメモリアドレスバスによってアドレスされ
   るメモリ位置の内容が前記メモリデータバス上で時間に
   おいて多重化されることを特徴とする請求項１に記載の
   データ処理装置。
7. 【請求項７】 第１のメモリアドレスバスと、 第２のメモリアドレスバスと、 メモリデータバスと、 前記メモリデータバスに接続され、複数のアドレス可能
   なメモリ位置を有するメモリと、 中央処理ユニットとを備え、この中央処理ユニットは、 前記メモリデータバスに接続され、そのメモリデータバ
   スを介して受信されるデータの演算論理を実行する演算
   論理ユニットと、 前記第１のメモリアドレスバスにアドレス信号を与える
   第１のアドレス手段と、 前記第２のメモリアドレスバスにアドレス信号を与える
   第２のアドレス手段と、 前記メモリ、前記第１のメモリアドレスバス、及び前記
   第２のメモリアドレスバスのそれぞれに接続され、前記
   第１のメモリアドレスバス及び前記第２のメモリアドレ
   スバスを前記メモリに接続するコントロール論理とを有
   し、その結果前記第１のメモリアドレスバスによってア
   ドレスされるメモリ位置の内容、及び前記第２のメモリ
   アドレスバスによってアドレスされるメモリ位置の内容
   が前記メモリデータバス上で時間において多重化される
   ことを特徴とするデータ処理装置。
8. 【請求項８】 前記中央処理ユニットが、更にアドレス
   値を記憶するレジスタを有し、 前記第１のアドレス手段が、前記レジスタに接続された
   第１の補助演算論理ユニットと、前記第１のメモリアド
   レスバスに接続された出力とを有し、その第１の補助演
   算論理ユニットは、前記レジスタの内容に関するアドレ
   ス値を計算することを特徴とする請求項７に記載のデー
   タ処理装置。
9. 【請求項９】 前記中央処理ユニットが、更にアドレス
   値を記憶する複数のレジスタを有し、 前記第１のアドレス手段が、前記複数のレジスタのうち
   の最初に選択された一つに接続された第１の補助演算論
   理ユニットと、前記第１のメモリアドレスバスに接続さ
   れた出力とを有し、その第１の補助演算論理ユニット
   は、前記複数のレジスタのうちの最初に選択された一つ
   の内容に関するアドレス値を計算することを特徴とする
   請求項７に記載のデータ処理装置。
10. 【請求項１０】 前記第２のアドレス手段が、前記複数
    のレジスタのうちの第２に選択された一つに接続された
    第２の補助演算論理ユニットと、前記第２のメモリアド
    レスバスに接続された出力とを有し、その第２の補助演
    算論理ユニットは、前記複数のレジスタのうちの第２に
    選択された一つの内容に関するアドレス値を計算するこ
    とを特徴とする請求項９に記載のデータ処理装置。
11. 【請求項１１】 前記第１の補助演算論理ユニット及び
    前記第２の補助演算論理ユニットが、互いに同時に前記
    アドレス値を計算することを特徴とする請求項１０に記
    載のデータ処理装置。
12. 【請求項１２】 前記中央処理ユニットに接続され、所
    定の命令コードに応答して前記中央処理ユニットの演算
    を制御するコントローラを更に備えることを特徴とする
    請求項７に記載のデータ処理装置。
13. 【請求項１３】 前記中央処理ユニットが、更にアドレ
    ス値を記憶する複数のレジスタを有し、 前記第１のアドレス手段が、前記複数のレジスタのうち
    の最初に選択された一つに接続された第１の補助演算論
    理ユニットと、前記第１のメモリアドレスバスに接続さ
    れた出力とを有し、その第１の補助演算論理ユニット
    は、前記複数のレジスタのうちの最初に選択された一つ
    の内容に関するアドレス値を計算し、 前記第２のアドレス手段が、前記複数のレジスタのうち
    の第２に選択された一つに接続された第２の補助演算論
    理ユニットと、前記第２のメモリアドレスバスに接続さ
    れた出力とを有し、その第２の補助演算論理ユニット
    は、前記複数のレジスタのうちの第２に選択された一つ
    の内容に関するアドレス値を計算することを特徴とする
    請求項１２に記載のデータ処理装置。
14. 【請求項１４】 前記コントローラが、前記第１の補助
    演算論理ユニットの入力に接続されて、前記複数のレジ
    スタのうちの最初に選択された一つの内容と結合するオ
    ペランドを与え、 前記コントローラが、前記第２の補助演算論理ユニット
    の入力にも接続されて、前記複数のレジスタのうちの第
    ２に選択された一つの内容と結合するオペランドを与え
    ることを特徴とする請求項１３に記載のデータ処理装
    置。
15. 【請求項１５】 第１のメモリアドレスバスと、 第２のメモリアドレスバスと、 メモリデータバスと、 プログラムメモリアドレスバスと、 プログラムメモリデータバスと、 前記第１のメモリアドレスバス、前記第２のメモリアド
    レスバス、前記プログラムメモリアドレスバス、前記メ
    モリデータバス、及び前記プログラムメモリデータバス
    のそれぞれに接続され、複数のアドレス可能なメモリ位
    置を有するメモリと、 中央処理ユニットとを備え、この中央処理ユニットは、 前記メモリデータバスに接続され、そのメモリデータバ
    スを介して受信されるデータの演算論理を実行する演算
    論理ユニットと、 前記第１のメモリアドレスバスにアドレス信号を与える
    第１のアドレス手段と、 前記第２のメモリアドレスバスにアドレス信号を与える
    第２のアドレス手段と、 前記第１のメモリ、前記第１のメモリアドレスバス、及
    び前記第２のメモリアドレスバスのそれぞれ接続され、
    前記第１のメモリアドレスバス及び前記第２のメモリア
    ドレスバスを前記メモリに交互に分離するコントロール
    論理とを備え、その結果前記第１のメモリアドレスバス
    によってアドレスされるメモリ位置の内容、及び前記第
    ２のメモリアドレスバスによってアドレスされるメモリ
    位置の内容が前記メモリデータバス上で時間において多
    重化され、 更に、前記中央処理ユニット、前記プログラムメモリア
    ドレスバス、及び前記プログラムメモリデータバスにそ
    れぞれ接続され、命令コードに応答して前記中央処理ユ
    ニットの演算を制御するコントローラとを備え、前記命
    令コードは、そのコントローラによって前記プログラム
    メモリアドレスバス上に与えられるアドレス値に応答し
    て前記プログラムメモリデータバス上で受信されること
    を特徴とするデータ処理装置。
16. 【請求項１６】 前記コントロール論理は、前記プログ
    ラムメモリアドレスバスに更に接続され、前記メモリを
    同時にアドレスする前記メモリアドレスバスのうちの１
    以上に応答して、所定の優先度に従って決定される前記
    メモリアドレスバスのうちの１つから前記メモリを分離
    することを特徴とする請求項１５に記載のデータ処理装
    置。
17. 【請求項１７】 前記第１のメモリにおける前記メモリ
    位置が第１の組のアドレス内に値を有する前記メモリア
    ドレスバス上でアドレス信号によってアドレスされ、更
    に、 前記第１のメモリアドレスバス、前記第２のメモリアド
    レスバス、前記プログラムメモリアドレスバス、及び前
    記プログラムメモリデータバスにそれぞれ接続され、第
    ２の組のアドレス内に値を有するアドレス信号によって
    アドレス可能な複数のメモリ位置から成る第２のメモリ
    を備え、前記第２の組のアドレスは前記第１の組のアド
    レス内のどのアドレスとも重ならず、 前記コントロール論理は、前記第２のメモリに接続され
    ており、前記第１のメモリアドレスバスにより与えられ
    るアドレス信号及び前記プログラムメモリバスにより与
    えられるアドレス信号が前記第２の組のアドレス内であ
    る場合、所定の優先度に従って決定される前記第１のメ
    モリアドレスバスか又は前記プログラムメモリバスから
    前記第２のメモリを分離し、前記第２のメモリアドレス
    バスにより与えられるアドレス信号及び前記プログラム
    メモリバスにより与えられるアドレス信号が前記第２の
    組のアドレス内である場合、所定の優先度に従って決定
    される前記第２のメモリアドレスバスか又は前記プログ
    ラムメモリバスから前記第２のメモリを分離することを
    特徴とする請求項１６に記載のデータ処理装置。