JPS63303452A - 複数のオンチップメモリバスを備えたデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はデータ処理装置に関し、特にオンチップメモ
リのアクセスに関連したシングルチップマイクロコンピ
ュータのアーキテクチャに関する。

（従来の技術） マイクロプロセッサ装置は、ゲーリー・ブーン（Ｇａｒ
ｙ　Ｗ、Ｂｏｏｎｅ）に与えられテキサス・インスッル
メント社に譲渡された米国特許第３．７５７．３０６号
に示されているように、Ｍ　ＯＳ　／　Ｌ　Ｓ　Ｉ技術
で製造される単−半３体集積回路、つまり、“チップ”
内に通常台まれるデジタルプロセッサ用の中央処理装置
、つまり、ＣＰＵである。ブーンの上記特許は、並列Ａ
ＬＵ、データ及びアドレス用レジスタ、命令レジスタ及
び制御デコーダを含むシングルチップ８ビフトＣＰＵを
示しており、これらの構成要素は全てノイマン（ｖｏｎ
　Ｎｅｕｍａｎｎ）型アーキテクチャを用い、データ、
アドレス及び命令用の双方向性並列バスを使って相互接
続されている。

ゲーリー・プーン及びマイケル・コツコラン（Ｍｉｃｋ
ａｅｌ　Ｊ、　　Ｃｏｃｈｒａｎ）に付与されテキサス
・インスツルメント社に譲渡された米国特許第４．０７
４．３５１号は、プログラム記憶用のオンチ・ノブＲＯ
Ｍとデータ記憶用のオンチップＲＡＭを備え、バーバー
ド（Ｈａｒｖａｒｄ）型アーキテクチャに構成された、
４ビット並列ＡＬＵとその制御回路を含むシングルチッ
プ“マイクロコンピュータ”型装置を示している。通常
マイクロプロセッサという用語はプログラム及びデータ
記憶用の外部メモリを用いた装置を指す一方、マイクロ
コンピュータという用語はプログラム及びデータ記憶用
のオンチップＲＯＭとＲＡＭを備えた装置を指す。

本発明の説明では、“マイクロプロセッサ”という用語
は両方の装置を含めて用い、“マイクロプロセッサ”と
いう用語は主にオンチップＲＯＭを持たないマイクロコ
ンピュータを指すのに用いる。

しかし、両用語は当該分野でしばしば入れ換え可能に使
われているので、本明細書における一方または他方の使
用はこの発明の特徴を制限するものと考慮されるべきで
ない。

最近のマイクロコンピュータは主に２つの種類、つまり
汎用マイクロプロセッサと専用マイクロコンピュータ／
マイクロプロセッサに分けられる。

モトローラ社製Ｍ６８０２０等の汎用マイクロプロセッ
サは、広範囲のタスクのどれでも実行するようにユーザ
によってプログラム可能に設計されているため、パーソ
ナルコンピュータ等の中央処理装置としてよく使われて
いる。このような汎用マイクロプロセッサは、広範囲の
演算及び論理機能で優れた性能を有するが、勿論そうし
た機能の特定の一つ用には特別に設計または適応されて
いない。これに対し専用マイクロコンピュータは、ユー
ザがそのマイクロコンピュータを使うとしている特有の
所定演算及び論理機能のための性能改良を与えるように
設計されている。設計者はマイクロコンピュータの主機
能を知ることで、その専用マイクワコンピュータによる
特定機能の性能が、ユーザによって作成されるプログラ
ムと関係なく汎用マイクロプロセッサによる同一機能の
性能を大巾に越えるように、マイクロコンピュータを構
成できる。

専用マイクロコンピュータにより大巾な向上率で実施可
能なかかる機能の一つは、デジタル信号処理、特にデジ
タルフィルタの実行と高速フーリエ変換を行うのに必要
な演算である。こうした演算は大部分整数乗算、多ビア
）のシフト及び乗算−加算等の反復動作から成るので、
専用マイクロコンピュータはこれらの反復機能に特に適
するように構成できる。かかる専用マイクロコンピュー
タは、テキサス・インスツルメント社に譲渡された米国
特許第４，５７７．２８２号に記載されている。

上記演算用のマイクロコンピュータの特定設計は、汎用
マイクロプロセッサと比べて充分な性能向上をもたらし
、専用マイクロコンピュータを音声及び画像処理等の実
時間用途における使用を可能とする。

デジタル信号処理の用途は、それらの演算集中性のため
、メモリアクセス動作においてもかなり集中性となる。

従って、デジタル信号処理機能を実施するマイクロコン
ピュータの全体的性能は、単位時間毎に実行される特定
演算の回数だけでなく、マイクロコンピュータがシステ
ムメモリに対して≠−夕を検索及び記憶可能な速度によ
っても決まる。前記米国特許第４，５７７．２８２号に
記載されているもの等従来の専用マイクロコンピュータ
は、データメモリへのアクセスがプログラムメモリへの
アクセスと独立に、且つ、同時に行えるように、バーバ
ード型アーキテクチャの改造型を用いている。このよう
なアーキテクチャは勿論、さらに性能向上をもたらして
きた。

（発明が解決しようとする課題） しかし、ノイマン型アーキテクチャに代るバーバード型
アーキテクチャの使用も幾つかの制限をもたらし、その
一部はデジタル信号処理の用途におけるマイクロコンピ
ュータの性能に悪影響を及ぼすことがある。例えば、デ
ータ及びプログラムメモリは異なるバスによってアクセ
スされるので、物理的に別々のロケーションでないとし
ても、一般に別々のアドレススペース内に存在されなけ
ればならない。従って、バーバード型アーキテクチャで
は、第１の専用メモリがデータメモリ用に、また第２の
専用メモリがプログラムメモリ用に設けられなければな
らない。これは、利用していないデータメモリをプログ
ラム記憶用に使うこと及びその逆を妨げ、マイクロコン
ピュータの融通性を制限する。

さらに、入／出力装置のメモリマツプ式制御を使うのも
有用である。このような制御では、マイクロコンピュー
タとその入／出力装置によって共有された予約メモリロ
ケーションを使用する。要するに、マイクロコンピュー
タ及び入／出力装置は、共有ロケーションへデータを書
込み、また、そこからデータを読取ることによって相互
に交信する。バーバード型及びノイマン型どちらのアー
キテクチャでも、入／出力目的のために一定のメモリロ
ケーションを予約することは、マイクロコンピュータの
融通性をいっそう制限する。また、アーキテクチャがメ
モリマツプ式入／出力の使用を一定のロケーションに制
限していると、追加の入力または出力装置に必要なメモ
リマツブトロケーションがマイクロコンピュータ用の既
存ソフトウェアで使われていることがあるため、マイク
ロコンピュータはその追加装置を含めるように容易に再
設計できず、既存のソフトウェアベースが再設計のマイ
クロコンピュータと両立しなくなってしまう。

従ってこの発明の目的は、ユーザによってフレキシブル
にデータ及びプログラムストレージへと区分可能な単一
のメモリアドレススペースを有するマイクロコンピュー
タを提供することにある。

この発明の別の目的は、単一のメモリアドレススペース
内に、データ及びプログラムストレージと共にメモリマ
ツブト入／出力コントローラも含み得るようなマイクロ
コンピュータを提供することにある。

この発明の別の目的は、データ、プログラム及びメモリ
マツブト入／出力メモリの仕様と関わりなく、前記アド
レススペース内の２つのメモリロケーションへ同時にア
クセスできるようなマイクロコンビ二一夕を提供するこ
とにある。

この発明の別の目的は、単一のメモリアドレススペース
内にＲＯＭとＲＡＭ両方を有するようなマイクロコンピ
ュータを提供することにある。

本発明の上記以外の目的及び利点は、図面と共に以下の
説明を参照することによって当業者には明らかとなろう
。

（課題を解決するための手段） 本発明は、単一のメモリアドレススペース内にマツプ割
り当てされた複数のメモリ要素を有するマイクロコンピ
ュータに通用し得る。データバス、プログラムバス及び
直接メモリアクセス（Ｄ　Ｍ　Ａ　）バス等の特定目的
で好ましくは使われるように指定し得る複数のメモリバ
スが設けられる。２つのバスが共に同一メモリ要素ヘア
ドレスしようとしない限り、複数のバスが１より多いメ
モリ要素への同時アクセスを可能とする。メモリアドレ
ススペースは、制御可能なポートを介して複数のメモリ
バスがそれに接続された外部メモリへもアドレス可能と
なるように、充分大きくし得る。２つの異なるバスが同
一メモリ要素（オンチップまたは外部）内のメモリロケ
ーションへアドレスを試みたときでも、所定の優先順位
に従って一つのバスにアクセスが許可されるように、ア
ドレスデコード論理及び優先順位論理を含むメモリ優先
順位コントローラも付設し得る。

（実施例） 第１図を参照すると、マイクロコンピュータ１０のアー
キテクチャが示され、該マイクロコンピュータはデジタ
ル信号処理用に特に編成され、本発明を具備している。

マイクロコンピュータ１０の主な機能ブロックは、中央
処理装置（ＣＰＵ）１２、コントローラ１４、及び直接
メモリアクセス（ＤＭＡ）コントローラ２２によって構
成れる。

発明のこの実施例によるマイクロコンピュータに装備さ
れたメモリは、ランダムアクセスメモリ（ＲＡＭ）１６
．１８及び読取専用メモリ　（ＲＯＭ）２０を含む。こ
の実施例において、ＲＡＭ１６と１８は２１０つまりＩ
Ｋのワードを有し、ＲＯＭ２０は２１２つまり４にのワ
ードを有する。各種のバス信号をマイクロコンピュータ
１０の外部端子で多重化し、且つかかる外部端子を介し
てデータを送受信する外部装置との通信用の専用信号を
与えるインタフェースボート２４．２６を経て外部との
接続がなされる。インタフェースポート２６に周辺バス
２８が接続され、周辺バス２８は後述するように各種の
機能ブロックに接続される。

マイクロコンピュータ１０内でのデータ交信は、データ
バス３０を介して実施可能である。データバス３０は、
メモリ１６．１８．２０、インタフェースポート２４．
２６及びＣＰＵ１２間でのデータ信号の交信に割り当て
られた一組のデータライン３０ｄを含む。発明のこの実
施例では、データバス３０が各組３０ｄ内に３２本のデ
ータラインを有する：従ってメモリ１６．１８．２０、
インタフェースポート２４．２６及びＣＰＵ１２間で交
信されるデータ信号は３２ビット語と見なされる。デー
タバス３０は更に第１組のアドレスライン３０ａと第２
組のアドレスライン３０ｂを含み、両アドレスラインは
メモリ１６．１８及び２０内のメモリロケーションに対
応したアドレス信号の交信に使われる。発明のこの実施
例において、データバス３０は各Ｍｌ　３０　ａ及び３
０ｂ毎に２４本のアドレスラインを有する。アドレスラ
イン３０ａと３０ｂも、ＣＰＵ１２、インタフェースポ
ート２４．２６及びメモリ１６．１８．２０間に接続さ
れている。第１図から明らかなように、メモリ１６．１
８．２０は各々２つのボート３２ａ、３２ｄを有する。

各々のボート３２ａはデータバス３０のアドレスライン
３０ａと３０ｂに接続され、そこに与えられるアドレス
信号を受信し、対応したメモリロケーションへのアクセ
スをボート３２ｄを介してデータバス３０のデータライ
ン３０ｄに与える。

マイクロコンピュータ１０は、プログラムバス３４を介
しても交信を行う。データバス３０と同様、プログラム
バス３４はメモリ１６．１８及び２０の各ボート３２ｄ
に接続された一組のデータライン３４ｄを含む。プログ
ラムバス３４のデータライン３４ｄは、インタフェース
ポート２４．２６とコントローラ１４にも接続されてい
る。プログラムバス３４は更に、メモリ１６．１８．２
０の各ボート３２ａ、インタフエースポート２４．２６
及びコントローラ１４に接続された一組のアドレスライ
ン３４ａを含む。プログラムバス３４には、アドレスラ
イン３４ａとデータライン３４ｄにそれぞれ接続された
ボート３２ａと３２ｄを有する命令キャッシュ３６も接
続されている。命令キャッシュ３６は小型（６４ワード
）の高速メモリで、プログラム記憶用に外部のメモリ装
置が使われる場合に、反復使用される命令の検索をメモ
リ１６．１８．２０からと同じ速度で行えるように、最
も最近使われた命令コードを保持するのに使用される。

命令キャッシュ３６の詳細な構造及び動作は後で説明す
る。コントローラ１４は、プログラムバス３４のデータ
ライン３４ｄ上に受信された命令コードを、マイクロコ
ンピュータ１０の全ブロック内に含まれた特定の論理回
路を制御する制御信号ヘデコードするのに必要な回路を
含む。第１図は、マイクロコンピュータ１０のアクセス
を制御するそれらの制御信号の一部をメモリ１６．１８
．２０及び周辺ボート２４．２６にそれぞれ搬送するラ
インＳＥＬ、いＳＥＬ＋ｓ、５ＥＬｆｆｉ。、５ＥＬＦ
、及び５ＥＬｚｉを示す。コントローラ１４から発生さ
れるその他の同様な信号は、見易くするため第１図には
示してない。命令キャッシュ３６とコントローラ１４に
制御されたプログラムバス３４は、メモリ１６．１８及
び２０内に含まれた命令コードのアドレシングと交信の
ために主に使われる。本発明によれば、このような命令
コードは、プログラムメモリに専用な特定のロケーショ
ンを指定することなく、メモリ１６．１８及び２０の何
れかまたは外部メモリ内に存在可能である。

ＤＭＡコントローラ２２は、ＤＭＡバス３８を介してメ
モリ１６．１８及び２０に接続される。

データバス３０とプログラムバス３４と同じ（、ＤＭＡ
バス３８はメモリ１６．１８及び２０のボート３２ｄに
接続された一組のデータライン３８ｄを有する。ＤＭＡ
バス３８は更に、メモリ１６．１８及び２０のボート３
２ａに接続された一組のアドレスライン３８ａを有する
。ＤＭＡコントローラ２２は、周辺バス２８に更に周辺
バス２８を介してインタフェースボート２６にも接続さ
れている。ＤＭＡコントローラ２２が直接メモリアクセ
ス動作を行い、この動作によってマイクロコンピュータ
１０のメモリスペース内に記憶されたデータブロックが
メモリの一領域（出所）から別の領域（宛先）へ移動可
能である。メモリの出所領域はメモリ１６．１８．２０
、またはマイクロコンピュータ１０の外部にあってイン
タフェースポート２４で処理される端子に接続されたメ
モリ装置内に存在し、データブロックの宛先はかかるど
のメモリ　（但し勿論ＲＯＭ２０を除く）内にも存在し
得る。第１図に示したマイクロコンピュータ１０の構造
及び以下の説明から、このようなりＭＡ動作はＣＰＵ１
２の介入を必要とせず、マイクロコンピュータ１０内の
ＤＭＡコントローラ２２によってなされることが明らか
であろう。

−組のアドレスライン３０ａ、３０ｂ、３４ａまたは３
８ａの対応したメモリ１６．１８または２０への接続を
選択できるように、ボー）３２ａは主にマルチプレクサ
である。同じく、各々のボート３２ｄはデータバス３０
のデータライン３０ｄに接続され、アドレスされたメモ
リロケーションによって記憶された（または記憶される
べき）データの交信を行う。メモリ１６．１８及び２０
は各々そのボート３２ａに接続されたアドレスデコーダ
３３を含み、これがアドレスライン３０ａ、３０ｂ、３
４ａまたは３８ａの選択された１つに与えられるメモリ
アドレス信号を当該分野で周知な方法でデコードする。

アドレスデコード３３からの出力に基づき、選択アドレ
ス信号によって指定されたメモリロケーションへのアク
セスが許可される。ＲＡＭ１６．１８とＲＯＭ２０は全
て、選択メモリロケーションが付設のアドレスデコーダ
３３の出力に基づき検知及び／又は書込まれるように、
当該分野で周知なように構成されている。またかかるメ
モリの分野で周知なように、ボート３２ｄは選択されて
ないときそこに接続されたバス３０．３４及び３８のデ
ータラインの高インピーダンス出力を与えて、バス３０
．３４及び３８上におけるデータの衝突を防ぐ。

データバス３０、プログラムバス３４及びＤＭＡバス３
８内の各組のアドレスラインは、この発明の好ましい実
施例において２４本の導体からなる。従って、データバ
ス３０、プログラムバス３４及びＤＭＡバス３８内の各
組のアドレスラインを介してアドレス可能なメモリロケ
ーションの最大数は、３２ビツトの２２４ワード（１６
メガワード）である。しかし、メモリ１６．１８及び２
０内のワード総数は６になので、マイクロコンピュータ
１０のアドレス可能なメモリスペースの多くはマイクロ
コンピュータ１０外のメモリ装置内に存在する。このよ
うな外部メモリも勿論オンチップメモリ１６．１８及び
２０と同様のアドレスデコード能力を持ち、バス３０，
３４及び３８のアドレスライン上に発生したアドレス信
号に対して同じように応答する０本発明によれば、バス
３０．３４及び３８の任意の一組のアドレスラインに与
えられるあるアドレス信号がメモリ１６、１８及び２０
のうち一つ内のメモリロケーションへアドレスするよう
に、単一のメモリアドレススペースがマイクロコンピュ
ータ１０に設けられる。

従って、例えばアドレスライン３０ａがポート３２ａで
選ばれたとすれば、アドレスライン３０ａ上のあるアド
レス信号はメモリ１６．１８及び２０の何れか一つもし
くは外部データ、プログラムまたは入／出力メモリ内の
メモリロケーションと対応している。尚マイクロコンピ
ュータは、外部のデータ及びプログラムメモリが周辺ポ
ート２４を介してアクセスされ、外部入／出力メモリが
周辺ボート２６を介してアクセスされるのが好ましいよ
うに編成されている。

周辺バス２８は、インタフェースポート２６と各種の周
辺機能との間に接続されている。従って周辺バスは、コ
ントローラ１４による周辺ボート２６の制御に応じて、
バス３０．３４及び３８の任意の一つと選択的に接続可
能である。このように、周辺バス２８はマイクロコンピ
ュータ１０の残部にとってオフチップバスのように見え
る。これは、周辺装置によって通常与えられる機能をマ
イクロコンピュータ１０内に組み入れ可能とし、かかる
周辺装置との交信はオフチップ装置とはり同じ方法でマ
イクロコンピュータ１０の残部によって行われる。−例
として第１図のマイクロコンピュータ１０は、周辺バス
２８に接続されたタイマ４０、直列ポート４２及びフォ
ーマット交換器４４を有し、また前述したようにＤＭＡ
コントローラ２２も周辺バス２８に接続されている。前
記の他のバスと同様、周辺バス２８はデータライン２８
ｄとアドレスライン２８ａを含む。しかし、メモリ１６
．１８．２０とバス３０，３４．３８に接続されたマイ
クロコンピュータ１０の残部との間での交信と異なり、
周辺バス２８のアドレスライン２８ａはそれに接続され
た上記周辺機器４０．４２．４４の何れか一つを選択し
、周辺バス２８のデータライン２８ｄに対してデータを
送受するのに使われる。さらに後述するように、ＤＭＡ
コントローラ２２内の制御レジスタも周辺バス２８を介
してアクセスされる。

次に第２図を参照して、ＣＰＵ１２の構造と動作を詳し
く説明する。ＣＰＵ１２は、専用乗算器４６、論理演算
装置（ＡＬＵ）４８、データレジスタ５０３〜５０ｈ（
まとめてデータレジスタ５０と称する）、補助演算論理
装置（Ａ　ＲＡ　Ｕ）５２ａと５２ｂ１補助データレジ
スタ５４ａ〜５４ｈ（まとめて補助レジスタ５４と称す
る）、データバスコントローラ５６、及び一連の制御レ
ジスタ（インディックスレジスタロ８ａと６８ｂ１ブロ
ツクレジスタ７０及び状態レジスタ７０を含むがこれに
制限されない）を含み、以下これらについて詳述する。

乗算器４６への入力の一方は、マルチプレクサ６４ａを
介してＣＰｔＪバス６０ａまたはレジスタバス６２ａの
何れかからデータを受け取るように動作可能で、乗算器
４６への人力の他方はマルチプレクサ６４ｂを介してＣ
ＰＵバス６０ｂまたはレジスタバス６２ｂの何れかから
データを受け取るように動作可能である。同じ＜ＡＬＵ
４８は２つの人力に対して演算を行い、その一方の入力
はマルチプレクサ６４ｃを介してＣＰＵバス６０ａまた
はレジスタバス６２ａの何れかからデータを受け取るよ
うに動作可能で、他方の入力はマルチプレクサ６４ｄを
介してＣＰＵバス６０ｂまたはレジスタバス６２ｂの何
れかからデータを受け取るように動作可能である。マル
チプレクサ６４ａ〜６４ｄは、ＣＰＵ１２によって実行
されるべき命令コードに基づきコントローラ１４によっ
て制御される。

乗算器４６は当該分野で周知な浮動小数点乗算器で、実
際には（マツティッサ（仮数）乗算用の）ハードウェア
乗算器と（指数加算用の）演算論理装置とを含む。乗算
器４６は発明の好ましい実施例において、３２ビツトの
結果を生じる整数乗算を実施可能なサイズ、あるいは３
２ビツトを浮動小数点オペランドのマンティッサ及び他
の８ビツトを浮動小数点オペランドの指数と見なして、
計４０ビットの結果を生じる浮動小数点乗算を実施可能
なサイズとする。ＡＬＵ４８は、２４ビツトまでの２進
数に対して整数及び浮動小数点の加算と減算を実施可能
な多くの周知な構成の任意の一つに従って構成された演
算論理装置である。後で詳述するように、乗算器４６と
ＡＬＵ４８の並列組合せによって、ＣＰＵ１２は両方の
機能を同時に用いて演算を実施でき、乗算−累算命令等
の演算の迅速な計算を与えられる０乗算器４６はＡＬＵ
４Ｂの出力は各々データレジスタ５０に接続され、乗算
器４６とＡＬＵ４８各々によって実行された演算の結果
がデータレジスタ５０のうち選択されたものにそれぞれ
記憶可能である。

データレジスタ５０は４０ビツトのレジスタで、ユーザ
のアプリケーションに応じ整数または浮動小数点フォー
マットでデータをストアするのに使われる。情報を浮動
小数点フォーマットで記憶する場合には、最上位８ビツ
トが指数と見なされ、下位３２ビツトがマンティフサと
見なされる。データレジスタ５０の主な機能はアキュム
レータ機能で、実質上複数のデータレジスタ５０がＣＰ
Ｕ１２に複数のアキュムレータを与える。データレジス
タ５０はレジスタバス６２ａと６２ｂにも接続され、両
レジスタパスがデータバスコントローラ５６を介してデ
ータバス３０に出力を与え、また乗算器４６とＡＬＵ４
８への入力として再び与えられる。従って乗算−累算命
令をＣＰＵ１２で容易且つ効率的に実施できる。例えば
、乗算器４６の乗算結果をデータレジスタ５０の一つと
してレジスタバス６２ａを介してＡＬＵ４８に入力させ
、データレジスタ５０の別の一つに記憶されレジスタバ
ス６２ｂを介してＡＬＵ４８に与えられた前の結果に加
えることができる。乗算器４６とＡＬＵ４８の出力は、
同じくコントローラ１４によって制御されマルチプレク
サ６６の入力にも接続されている。マルチプレクサ６６
の出力は補助レジスタ５４に接続され、乗算器４６また
はＡＬＵ４８の動作結果が補助レジ゛スタ５４の選択さ
れた一つ、あるいはインデックスレジスタ６８ａと６８
ｂ１ブロツクレジスタ７０及び状態レジスタ７１を含む
一連の制御レジスタ内に記憶可能である。

補助レジスタ５４は３２ビツトのレジスタで、ＡＲＡＵ
５２と協働して、データバス３０のアドレスライン３０
ａと３０ｂに加えるアドレスや、補助レジスタ５４内に
記憶されて後で使われるアドレス計算用のアドレスを発
生する。補助レジスタ５４は、補助レジスタバス６５ａ
と６５ｂをそれぞれ介して各ＡＲＡＵ５２ａと５２ｂの
一人力に接続されている。各ＡＲＡＵ５２ａと５２ｂは
コントローラ１４に接続された入力、インデックスレジ
スタ６８ａと６８ｂに接続された入力、及びブロックレ
ジスタ７０に接続された入力も有し、これらの入力は全
て実行中の命令コードによって指定されたアドレスモー
ドに応じてアドレス変更信号を受け取る。ＡＲＡＵ５２
　ａと５２ｂはデータバス３０のアドレスライン３０ａ
と３０ｂにそれぞれら接続された出力を有し、ＡＲＡＵ
５２ａと５２ｂはこれらのアドレスラインにメモリアド
レス信号を与える。さらにＡＲＡＵ５２　ａと５２ｂは
、バス６７ａと６７ｂにそれぞれ接続され、後述するよ
うにメモリアドレシングの過程で発生した変更の結果を
補助レジスタ５４のうち選択されたものに記憶するため
の出力を有する。第１図から明らかで当該分野で周知な
ように、マイクロコンピュータ１０によって実行可能な
命令コード１６．１８．２０、並びに周辺ボート２４と
２６を介して外部メモリに複数の方法でアクセスする。

このようなアドレシングの例には、ＣＰＵ１２内の各レ
ジスタ５０と５４のアドレシング、メモリ１６．１８．
２０内のロケーションのアドレシング、周知の即時及び
相対的アドレシングモードが含まれる。

間接的なメモリアドレシングは、補助レジスタ５４と協
働するＡＲＡＵ５２ａと５２ｂによって容易化される。

周知のように、マイクロコンピュータ内での間接的なア
ドレシングは、メモリロケーションのアドレスが所定の
ロケーションに含まれているメモリアドレシングモード
である。間接メモリアドレシングの一例は、“レジスタ
５０ａの内容で指定されたメモリロケーションをアドレ
スせよ”というマイクロコンピュータへの命令である。

間接アドレシングはレジスタ５４を動的メモリアドレス
ポインタとして用いるのを可能とし、プログラムメモリ
ロケーションの内容を変える必要なく、ＣＰＵ１２（及
びレジスタ５４の一つにおけるその記憶）によるメモリ
ロケーションの算出を可能とする。さらにＡＲＡＵ５２
ａと５２ｂは、ＡＲＡＵ５２　ａと５２ｂによる間接ア
ドレスの算出を変更する命令コードから発生された変位
コードを用いるように動作可能である。変位コードは、
命令コードのデコード時にコントローラ１４によって発
生される８ビツトのコードで、各ＡＲＡＵ５２　ａと５
２ｂの入力の一方に人力される。ＣＰＵ１２は変位信号
の不在を１の暗示値として解釈し、これが反復演算で使
われるレジスタ５４の内容を自動的にインクレメントま
たはデクレメントするのに使える。このようにＡＲＡＵ
５２ａと５２ｂは、ＲＡＭ１６と１８及びデータメモリ
として使われている外部ＲＡＭ内のメモリロケーション
のアドレシングで主に使われる。第１図に示したごとく
、データバス３０のアドレスライン３０ａと３０ｂ上に
ＡＲＡＵ５２ａと５２ｂから発生されたアドレスは、勿
論ＲＯＭ２Ｏにもアクセス可能である。つまりＡＲＡＵ
５２ａと５２ｂは、その入力の一方に接続されたレジス
タ５４の一つの内容及びコントローラ１４から発生され
る変位コードに基づいて必要な整数加算または減算演算
を実施するように動作可能である。第１表は、レジスタ
５４とコントローラ１４と協働するＡＲＡＵ５２　ａと
５２ｂによって部分的にサポートされる多くの種類の間
接アドレシングモードをリストアツブしている。尚、メ
モリ１６．１８及び２０（または外部）のプログラムメ
モリポーション／ロケーションに記憶された命令コード
は、第１表にリストアツブしたものを含め所望なメモリ
アドレシングモードを指定する５ビツトのコードを有し
ている。第１表において、“ａｄｄ　”はアドレスされ
るべきメモリロケーションを指定し、”　ＡＲｎ　”は
レジスタ５４の一つの内容を指定し、”ｄｉｓｐ″はコ
ントローラ１４から発生される変位コードの値を指定す
る。補助レジスタ５４の一つの内容の更新値は、第１表
中“ＡＲｎ　’”で示しである。

間接的確／前変位　加算　　　ａｄｄ　＝ＡＲｎ　＋　
ｄｉｓｐ間接的ｗ／前変位　減算　　　ａｄｄ　＝ＡＲ
ｎ　−ｄｉｓｐ間接的−／前変位　加算／変更ａｄｄ　
＝ＡＲｎ　＋　ｄｉｓｐＡＲｎ　’　＝ＡＲｎ　＋　ｄ
ｉｓｐ 間接的−７前変位　減算／変更ａｄｄ　＝ＡＲｎ　−ｄ
ｉｓｐＡＲｎ　’　＝ＡＲｎ　−ｄｉｓｐ 間接的−ノ後変位　加算／変更ａｄｄ　＝ＡＲｎＡＲｎ
　’　＝ＡＲｎ　＋　ｄｉｓｐ 間接的−後変位　減算／変更ａｄｄ　＝ＡＲｎＡＲｎ　
’　＝ＡＲｎ　−ｄｉｓｐ ＣＰＵ１２は、同じ（マルチプレクサ６６の出力に接続
され、レジスタバス６２ａと６２ｂに接続され、更にコ
ントローラ１４からの変位コードを受け取るＡＲＡＵ５
２ａと５２ｂの入力に直接接続されたインデックスレジ
スタ６８ａと６８ｂを含んでいる。勿論コントローラ１
４が、インデックスレジスタ６８ａ１インデツクスレジ
スタ６８ｂ１または変位コードのＡＲＡＵ５２ａと５２
ｂの他入力に対する印加を制御する。インデックスレジ
スタ６８ａと６８ｂはＡＬＵ４８によってロードされ、
メモリ１６．１８及び２０　（並びに外部メモリ）のイ
ンデックス付間接アドレシングで使われるインデックス
値をＡＲＡＵ５２　ａと５２ｂを介して記憶可能である
。第２表は、コントローラ１４によって受信及びデコー
ドされる対応する命令コードに応答し、ＡＲＡＵ５２　
ａと５２ｂによって実行可能なインデックス付間接アド
レシングモードを含む。第１表にリストアツブしたアド
レシングモードと同様、それらの各アドレシングモード
は命令コード内の特有な５ビツトのコードによって実施
可能である。第２表中の略語″ＩＲｍ　″は、インデッ
クスレジスタ６８ａと６８ｂの一方の内容を示す。

に　ベ　ベ　　　　に　　　　べ　　　　べへ　へ　へ
　　　　　へ　　　　　へ　　　　　へき　　き　　さ
　　　　　　き　　　　　　ｉ　　　　　　きｉト　τ
ト　τト　　　　　τト　　　　　ｉト　　　　　τト
へ　　八　　へ　　　　　八　　　　　八　　　　　へ
巨　巨　巨　　　巨　　　巨　　　巨 次に第２ａ図を参照すると、ＡＲＡＵ５２ａの構造が詳
しく示しである；勿論ＡＲＡＵ５２　ｂも同様に構成さ
れている。第２図に示したように、ＡＲＡＵ５２　ａは
その一方の入力で補助レジスタバス６５ａを受け取り、
該バス６５ａは加／減算器８０の一方の入力に接続され
ている。マルチプレクサ８２は３つの入力信号を受信す
る；その１つはコントローラ１４から発生される変位コ
ードで、残り２つの入力信号はインデックスレジスタ６
８ａと６８ｂの内容である。マルチプレクサ８２は実行
される命令コードに応じてコントローラ１４によって制
御され、これら３人力の一つの加／減算器８０の他入力
に対する印加を選択する。

加／減算器８０の当該分野で周知な多段式演算論理装置
で、全キャリ加算または減算を実施可能である。コント
ローラ１４はアドレスモード情報に関する命令コードの
解読に応じて、加／減算器８０が加算または減算どちら
かを行うかを制御する。加／減算器８０は更に、キャリ
情報を段から段へ順または逆方向に伝達する能力も有し
ている。

このような加／減算器は係属中の米国特許出願第９３５
．４６５号に記載されており、該特許出願が高速フーリ
エ変換アルゴリズムの実施における逆方向キャリ伝達の
利点を詳しく記述している。コントローラ１４も同様に
、実行される命令コードに応じて加／減算器８０内での
キャリ伝達の方向を制御する。

加／減算器８０の出力は、マルチプレクサ８４の一方の
入力と比較器８６の一方の入力とに接続されている。マ
ルチプレクサ８４の他入力は補助レジスタバス６５ａに
直接接続され、マルチプレクサ８４の出力はデータバス
３０のアドレスライン３０ａに接続されている。マルチ
プレクサ８４は現在の命令コードに応じてコントローラ
１４によって制御され、計算されたアドレスの適正値を
データバス３０のアドレスライン３０ａに加える。

加／ｆＩｉ算器８０の出力はマルチプレクサ８８の第１
人力にも接続され、マルチプレクサ８８の出力は、ＡＲ
ＡＵ５２ａからのデータを補助レジスタ５４のうち選択
された一つに導いて補助レジスタ５４の内容を所望通り
更新するバス６７ａに接続されている。マルチプレクサ
８８の第２人力は加／減算器９０に接続されている。比
較器８６と加／減算器９０は後述する循環アドレシング
論理を構成し、次の議論の目的上、その動作については
無視する。

第２ａ図を参照すれば、第１及び２表に列記した各種の
間接アドレシングモードを達成する際のＡＲＡＵ５２　
ａの動作は明らかとなろう。コントローラ１４は実行さ
れる命令コードに応じてマルチプレクサ８２を制御し、
インデックスレジスタ６８ａと６８ｂのうち所望の一方
（第２表中の“ＩＲｍ　”）あるいはコントローラ１４
から発生される変位コードを選択し、加／減算器８０で
補助レジスタ５４の選択された一つの内容に加える。

前述したように、加／減算器８０が加算または減算どち
らを行うか、及び加／減算器８０が順または逆方向どち
らのキャリ伝送を使ってその出力を計算するのかも、コ
ントローラ１４が制御する。

所望のアドレシングモードが後インデックスもしくは後
変位の加算または減算である場合には、コントローラ１
４はマルチプレクサ８４によって補助レジスタバス６５
ａを選び、データバス３０のアドレスライン３０ａを接
続せしめる（第１及び２表中の演算“ａｄｄ＝ＡＲｎ　
”に対応）。逆に、所望の間接アドレシングモードが前
インデックスもしくは前変位間接アドレスであれば、コ
ントローラ１４はマルチプレクサ８４によって加／減算
器８０の出力を選び、データバス３０のアドレスライン
３０ａに加える（第１及び２表中の演算”　ａｄｄ＝Ａ
Ｒｎ＋１−ＩＲｍ／ｄｉｓｐ　”に対応）。

ＡＲＡＵ５２　ａは、選択された間接アドレシングモー
ドに従って補助レジスタ５４の更新も決める。循環間接
アドレシングモードが選択されたとすると（循環アドレ
シングについては後述する）、補助レジスタ５４のうち
選択された一つの内容が変更されるべきかどうかをコン
トローラ１４が選ぶ。所望の間接アドレシングモードが
補助レジスタ５４の内容を変更しない場合には、コント
ローラ１４がマルチプレクサ８８の出力を使用禁止（ト
ライステート）とし、補助レジスタ５４の選択された一
つの内容は更新されない。補助レジスタ５４の選択され
た一つの内容が加／減算器８０での加算または減算の結
果によって変更されるべき場合には、コントローラ１４
がマルチプレクサ８８によって加／減算器８０の出力を
選んでバス６７ａに加える（第１及び２表中の演算“Ａ
Ｒｎ　’＝ＡＲｎ＋／−ＩＲｍ／ｄｉｓｐ　″に対応）
。

第２図に示したＣＰＵＩ　２の構造から、各種機能の動
作は並列に発生可能なことが勿論明らかであろう。例え
ば、ＡＲＡＵ５２　ａと５２ｂはそれらへの入力が別々
にレジスタ５４とコントローラ１４　（更にインデック
スレジスタ６８ａと６８ｂ）に接続されているので、並
列に動作可能である。

また、ＡＲＡＵ５２　ａの出力はデータバス３０のアド
レスライン３０ａとバス６７ａに接続される一方、ＡＲ
ＡＵ５２　ｂの出力はデータバス３０のアドレスライン
３０ｂとバス６７ｂに接続されている。こうして、ＡＲ
ＡＵ５２　ａと５２ｂの動作は、相互に干渉することな
く同時に生じ得る。更に、レジスタバス６２ａと６２ｂ
の前の状態が所望通り乗算器４６とＡＬＵ４８によって
受信されていれば、乗算器４６とＡＬＵ４８の動作は相
互同士だけでなく、ＡＲＡＵ５２　ａと５２ｂに対して
も同時に生じ得る。このように、特に乗算−累算等の反
復演算を用いるアルゴリズムの場合、ＣＰＵ１２は上記
の並列動作によって大巾な性能向上を達成可能である。

ブロックレジスタ７０はマルチプレクサ６６の出力に接
続され、レジスタバス６２ａと６２ｂに接続されている
他、ＡＲＡＵ５２　ａと５２ｂにも直接接続されている
。ブロックレジスタ７０は間接アドレシング方式に“循
環的”特徴を与え、１ブロツクのデータメモリロケーシ
ョンがループ式に反復アクセス可能となるようにする。

当該分野では周知なように、デジタル信号処理の用途で
必要な一部の計算は、１ブロツクの記憶データに対する
反復演算で表わすことができる。例えば、有限パルス応
答（Ｆ　Ｉ　Ｒ）デジタルフィルタ機能の計算は、■ブ
ロックのデータに対する乗算−累算演算の反復を必要と
し、乗算−累算の結果はオペランドの一つがそこからフ
ェッチされたメモリロケーション内に記憶される。

次に第２ｂ図を参照して、循環アドレシングの動作をＣ
ＰＵ１２内の各種レジスタの内容を見ながら説明する。

ＣＰＵ１２は、まずＡＬＵ４８によってブロックレジス
タ７０に間合せ、こ＼ではビット位置“Ｎ”と称する、
記憶された“１”データ状態の最上位位置を判定するこ
とによって循環アドレシングを行う。ブロックレジスタ
７０内に記憶された値は、循環的にアドレスされるべき
データブロック内のメモリロケーションの数を有する。

データブロックの（その一端における）最初のベースア
ドレスは、間接アドレシングモードで使われる補助レジ
スタ５４の一つの内容と見なされ、これらのビット位置
は“Ｏ”論理状態になってブロックレジスタ７０内の最
上位″１”状態のビット位置以下の位である。第２ｂ図
は０”に等しい補助レジスタ５４ａの内容のＮ個の下位
ビットを示すことによってこの点を示しており、Ｎはブ
ロックレジスタ７０内の最上位“１”のビット位置であ
る。尚、コントローラ１４からの変位コードもインデッ
クスレジスタ６８ａの内容を置換することによって、循
環アドレシング特徴で使用可能である。この例のために
は、インデックスレジスタ６８ａの内容が循環アドレシ
ング特徴の演算を記述するのに使われる。この結果、記
憶データのブロック端を（補助レジスタ５４ａ内に記憶
された）最初のベースアドレスと見なすことができ、Ｎ
以下のビット位置がブロックレジスタ７０の内容を含ん
でいる。この値は、データのブロック端のメモリアドレ
スに１をプラスしたものである。

次に第２ｃ図を参照し、循環アドレシングを用いて補助
レジスタ５４ａをインクレメントする動作の一例を説明
する。Ｎより大きい（つまりブロックレジスタ７０内の
最上位“ｌ”より高い）ビット位置に対応した補助レジ
スタ５４ａにビット位置の内容は常に、そこへ最初に記
憶されたベースアドレスのＮより大きいビット位置の内
容と等しいま＼である。補助レジスタ５４ａのＮ以下の
ビットの内容（以下“インデックス”と称する）が、前
述のごと（計算されたインデックスレジスタ６８ａの内
容（以下“ステップ”と称する）と組合わされる。前述
したように、補助レジスタ５４ａのＮ以下のビットは最
初ゼロだが、循環アドレシングモードの詳細は以下一般
的なケースについて説明する。場合に応じてＡＲＡＵ５
２　ａまたは５２ｂが、アドレシングモードによって指
定されたインデックスのインデックスレジスタ６８ａと
の組合せを行う。この例の目的上、ＡＲＡＵ５２ａは循
環アドレシングモードで使われるＡＲＡＵ５２ａと５２
ｂの一方を称するものとする。

循環アドレシングは、第２ａ図に示したＡＲＡＵ５２　
ａと５２ｂの比較器８６と加／減算器９０によってなさ
れる。比較器８６が加／減算器９０に、ブロックレジス
タ７０の内容と前述のごとく選択された加／減算器８０
の出力ビット（“インデックス”）との比較結果に対応
した制御出力（第２ａ図のライン８７で示す）を、イン
デックス及びステップの値開及びブロックレジスタ７０
の内容との関係に応じて与える。その第１の関係で、イ
ンデックス及びステップの組合せがゼロ以上でブロック
レジスタ７０の内容以下の場合には、補助レジスタ５４
ａの更新内容のＮ以下のビットがインデックスとステッ
プの和（あるいは場合によっては差）から成る。すなわ
ち、第１の関係の条件が満たされると、加／減算器９０
は加算と減算どちらも行わず、その出力に加／減算器８
０の出力をそのまま与える。この第１の関係の式は次の
ように表わせる： ＩＦ　　Ｏ＜　　＝　　１ｎｄｅｘ、　　＋　　／−５
ｔｅｐ　　＜　　＝　　ｂｌｏｃｋＴＨＥＮ　１ｎｄｅ
ｘｎ＊＋＝　１ｎｄｅｘｎ＋　／−５ｔｅｐ上記の関係
において、”　　１ｎｄｅｘｎ　”は変更前における補
助レジスタ５４ａのＮ以下のビット位置の内容で、”　
　１ｎｄｅｘ□Ｉ　′は変更後におけるＮ以下のビット
位置の内容を表わし、“ｓ　ｔｅｐ”はインデックスレ
ジスタ６８ａ　（この例の場合）の内容を表わし、”　
ｂｌｏｃｋ　　”はブロックレジスタ７０の内容を表わ
す。

第２の関係で、インデックスとステップの組合せがゼロ
より小さい場合には、補助レジスタ５４のＮ以下のビッ
トの変更内容がインデックスとステップの和（または差
）に、ブロックレジスタ７０の内容をプラスしたものと
なる。これは、比較器８６０制御出力で加／減算器９０
によってブロックレジスタ７０の内容を加／減算器８０
の出力へ加算することにより、ＡＲＡＵ５２　ａにおい
て行われる。そして、この加算の結果がマルチプレクサ
８８に与えられる。これを式の形で表わせば： ＩＦ　Ｏ＞　１ｎｄｅｘ＊　＋　／−５ｔｅｐＴＩＩＥ
Ｎ　　１ｎｄｅｘ＋１＋＋＝（ｉｎｄｅｘ　１１　＋　
　／−５ｔｅｐ）＋　　ｂｌｏｃｋ最後に、補助レジス
タ５４ａのＮ以下のビット位置の組合せがブロックレジ
スタ７０の内容より大きいと、ブロックレジスタ７０の
内容がインデックスとインデックスレジスタ６８ａの内
容との和（または差）から減算される。前記の関係と同
じく、ＡＲＡＵ５２　ａはこの点を比較器８６を加／減
算器９０によって、加／減算器８０の内容からブロック
レジスタ７０の内容を減算し、その結果をマルチプレク
サ８８に与えることによって行う。この場合の式は次の
とおり： ＩＦ　　１ｎｄｅｘ　Ｔ％＋　／−５ｔｅｐ　＞　ｂｌ
ｏｃｋＴＨＥＮ　１ｎｄｅｘｒ＋＋＋＝（ｉｎｄｅｘ＊
　＋　／−５ｔｅｐＬ　ｂｌｏｃｋコントローラ１４は
、第２ａ図に示したごとくマルチプレクサ８８によって
加／減算器９０の出力を選びバス６７ａへ与えることで
循環アドレシングモードを選択する。

上記の説明から明らかなように、循環アドレシングの特
徴はメモリロケーション用のアドレスについて自動的な
ループ折返しを与えるだけでなく、メモリアドレスの変
更が所望のデータブロック外で行われる場合にも動作可
能である。これは、データブロックのアドレシングにお
ける追加の融通性を与える。例えば、ブロックサイズが
奇数であれば、２のインデックスでまず偶数のメモリア
ドレスを順序付けした後、奇数のメモリアドレスを順序
付けることによって、メモリブロックがアドレスされる
。このような方法により、一部のデジタル信号処理のア
プリケーションが、より少なくてもよいプログラムとデ
ータスペース及びより速い性能によって実施可能となる
。

間接アドレシング機能における循環アドレシング特徴の
効果は、追加のアドレシングモードを生み出すことにあ
る。第３表は、本発明の好ましい実施例に含まれる、循
環アドレシング特徴を備えたそれらの間接アドレシング
モードをリストアツブしている。第３表中“ｃｉｒｃ（
）”は、場合に応じて変位コードまたはインデックスレ
ジスタ６８を伴なう、“ＡＲｎ　“で表わされる補助レ
ジスタ５４の選択された一つの内容に対する演算での前
記循環特徴の組合せを示し、補助レジスタ５４の変更内
容は“ＡＲｎ　””で表わしである。

且　　　駆 破　　　曹　　　営　　　貴 ま　　　ま　　　５　　　寞 ｂ　　　ｂ　　　　べ　　　　に 略　　　曙　　　へ　　　へ 貴　　　貴　　　き　　　　） 昼　　　　寛　　　　　１ト　　　　　５ト（′：Ａ　
　　　−′：Ａ　　　　八　　　　へ１巨　巨　巨　巨 再び第２図を参照すれば、データバスコントローラ５６
がデータバス３０のデータライン３４ｄに接続され、デ
ータバス３０からＣＰＵ１２の各種部分へのデータの流
れを制御する。ＣＰＵＩ　２の内部に、一対のＣＰＵバ
ス６０ａと６０ｂ及び一対のレジスタバス６２ａと６２
ｂが存在する。

データバスコントローラ５６は４−１マルチプレクサか
ら成り、ＣＰＵバス６０ａと６０ｂ及びレジスタバス６
２ａと６２ｂに接続された４つの入力を有する。従って
、任意のある時点におけるＣＰＵ１２からデータバス３
０のデータライン３０ｄへの発信は、これら４つの内部
バスの任意の一つから生じ得る。このような交信は勿論
、データバス３０ｄ上へのデータ発信と共に、対応した
アドレス信号がアドレスライン３０ａまたは３０ｂに発
生されることを要求する。ＡＲＡＵ５２ａの出力はデー
タバス３０のアドレスライン３０ａと３０ｂにそれぞれ
接続されているので、このようなアドレスはデータバス
コントローラ５６を介した所望のデータ発信と共にＣＰ
Ｕ１２から発生可能である。

ＡＲＡＵ５２ａと５２ｂの並列特性が、単一マシンサイ
クル内での１より多いメモリアドレスのＣＰＵ１２によ
る計算を可能とする。従って、データバスコントローラ
５６は単一マシンサイクル内で、１より多いＣＰＵバス
６０とレジスタバス６２をデータバス３０のデータライ
ン３０ｄに接続可能である。ＡＲＡｔＪ５２ａと５２ｂ
の出力のデータバス３０のアドレスライン３０ａと３０
ｂに対する印加の制ｉｌｌ及びＣＰＵ１２の内部バスに
対するデータライン３０ｄの時間多重化の制御は、実施
される命令コードに基づきコントローラ１４によってな
される。

次に第３図を参照して、周辺ボート２４と２６の構造を
詳しく説明する。周辺ポート２４と２６は第１図を参照
して前述したように、データ３０、プログラムバス３４
及びＤＭＡバス３８に接続されている。周辺ポート２４
は主にマルチプレクサ１００から成り、これがコントロ
ーラ１４からライン５ＥＬｚ４上に発生される制御信号
に応じて、外部データラインＤ１をデータバス３０のデ
ータライン３０ｄ１プログラムバス３４のデータライン
３４ｄまたはＤＭＡバス３８のデータライン３８ｄへ選
択的に接続する。尚、マルチプレクサ１００は外部デー
タラインＤ、とデータライン３０ｄ、３４ｄまたは３８
ｄの間で双方的な接続を生成し、両者間でデータを送受
可能である。さらにマルチプレクサ１０２が、どのデー
タラインがマルチプレクサ１００によってデータライン
Ｄ、へ接続されるかに応じコントローラ１４に応答して
、外部アドレスラインＡ、、をデータバス３０のアドレ
スライン３０ａか３０ｂ１プログラムバス３４のアドレ
スライン３４ａ１またはＤＭＡバス３８のアドレスライ
ン３８ａへ選択的に接続する。

多数の制御ラインが、（図面を見易くするため図示して
ないライン上の）同じくコントローラ１４から発生され
る信号に応じて、周辺ボート２４内のバッファ１０４に
よって制御される。周辺ポート２４から出力されるこれ
らの制御ラインには、周辺ポート２４を通じたデータの
流れ方向を指定するラインＲ／Ｗ−が含まれる。例えば
、外部のメモリ装置は、その人／出力端子をラインＤ、
１へ接続し、そのアドレス端子をラインＡｆｉへ接続す
ることによりデータメモリとして機能し得る。マイクロ
コンピュータ１０の周辺ポート２４は、所望のアドレス
ライン、例えばデータバス３０のアドレスライン３０ｂ
をラインＡｆｉに接続し、−ラインＲ／Ｗ−を高論理状
態に駆動し、外部メモリ装置がデータバス３０のアドレ
スライン３０ｂ上に指定されたロケーションで読み取ら
れるべきことを指示することによって、そのような外部
メモリのメモリ読取を行える。逆に、ラインＲ／Ｗ−上
の高論理状態は、外部のメモリ装置がマルチプレクサ１
０Ｇを介してラインＤ７に接続されたデータライン３０
ｄ上に存在するデータ状態で書き込まれるべきことを指
示する。

周辺ポート２４に接続された制御ラインはさらに、コン
トローラ１４に応じバッファ１０４によって駆動される
ライン５ＴＲＢ−（ラインＲ／Ｗ−と同じく“−”の表
示はアクティブローを示す）を含み、これは場合に応じ
、ラインＡ、、に接続された一組のアドレスライン３０
ａ、３０ｂ、３４ａまたは３８ａの何れが有効なアドレ
ス信号をアドレスメモリに与えているかを指示するクロ
ック信号である。ラインＨＯＬＤ−とＲＤＹ−は、外部
装置からマイクロコンピュータｌＯへの入力である。ア
クティブローのラインＨＯＬＤ−は周辺ポート２４によ
ってそのラインＤ、　、Ａ、　、Ｒ／１　＆び５ＴＲＢ
−へのインタフェースを高インピーダンス状態に置き、
かかるラインに接続された複数の装置がコンピュータ１
０からの干渉またそれへの干渉を生じることなく相互間
で交信可能である。ラインＨＯＬＤＡ−は周辺ポート２
４のバッファ１０４を介しコントローラ１４によって駆
動されるアドレス信号で、その低論理状態において、マ
イクロコンピュータ１０が低論理状態のＨＯＬＤ−信号
を受信していることを示し、周辺ポート２４を高インピ
ーダンス状態下に置く。

ラインＲＤＹ−もマイクロコンピュータ１０への入力で
、その低論理状態に駆動されたとき、データラインＤＲ
、アドレスラインＡ。、及び制御ラインＲ／Ｗ−と５Ｔ
ＲＢ−に接続された外部装置がマイクロコンピュータ１
０との交信サイクルを完了したことを示す。コントロー
ラ１４は、低のＲＤＹ−信号で終了した交信サイクルに
関する以外の有効状態へと周辺ポート２４によって上記
ラインを駆動する前に、ＲＤＹ−信号を必要とする。

周辺ポート２６も周辺ポート２４と同様に構成されるが
、周辺ポート２４から独立したライン５ＥＬｚｉ、によ
って制御され、周辺ポート２４と２６によって使われる
バス３０．３４及び３８が同時に使用されない限り、両
周辺ポートにおける交信が同時且つ独立に発生可能であ
る。周辺ポート２６は主に、外部入／出力装置との交信
で使われる。従って第３図に示すように、周辺ポート２
６は周辺ポート２４内の同様の構成要素と対応したマル
チプレクサ１０８と１１０、及びバンファ１１２を有す
る。同じく、周辺ポート２６はデータバス３０、プログ
ラムバス３４及びＤＭＡバス３８を、周辺ポート２４で
の同様に表示されたラインと同じ機能をそれぞれ有する
ラインｌ１０Ｄ、ｌ、ｌ１０Ａ、１、ｌ１０ＲＤＹ−１
Ｉ１０ＳＴＲＢ−、ｌ１０ＨＯＬＤ−１Ｉ１０ＨＯＬＤ
Ａ−及びｌ１０Ｒ／Ｗ−にインタフェースする。尚、複
数のバス３０．３４及び３８が周辺ポート２４と２６に
それぞれ接続されているため、周辺ポート２４と２６は
同時に動作可能である。

次に第４図を参照して、コントローラ１４の構造と動作
を詳しく説明する。コントローラ１４は、命令コードに
よって指定された所望の動作が正しく実行されるように
、マイクロコンピュータ１０の残部の動作を制御する目
的を果たす。

コントローラ１４は、マイクロコンピュータ１０の外部
から与えられるクロック信号を受信する。コントローラ
１４内のクロック発生器２００が端子Ｘ１とＸ２に接続
され、マイクロコンピュータ１０内で使われる内部クロ
ック信号、例えばラインＣＬＫＩＮ上にシステムクロ７
りを発生する。クリスタルが両端子Ｘ１とＸ２間に接続
されている場合には、クロック発生器２００が内部発振
器によってラインＣＬＫ　Ｉ　Ｎ上にシステムクロック
信号を発生する。あるいは、外部発生クロ。

りを端子Ｘ２に加えてもよく、この場合には外部発生ク
ロック信号が（必要ならクロック発生器２００内のｎ分
割器−不図示−を介して）ラインＣＬＫＩＮ上にシステ
ムクロック信号を発生する。

クロック発生器２００は更に、ラインＣＬＫＩＮ上に発
生されるクロック信号の周期の第１及び第３クオータ（
％）サイクルで生じるクロック信号Ｑ１とＱ２も発生し
、これらのクロック信号Ｑ１とＱ２は後述するようにコ
ントローラ１４内のメモリアクセス仲裁ロジック２０６
によって使われる。

命令コードのフェッチ及びかかる命令コードに応じたマ
イクロコンピュータ１０の制御に関連して、コントロー
ラ１４はプログラムカウンタ（ＰＣ）９２、命令レジス
タ（ＩＲ）９４、制御ロジック２０２、及びプログラム
カウンタ制御ロジック２０４を含む。プログラムカウン
タ９２は２４ビツトのピットレジスタで、プログラムバ
ス３４のアドレスライン３４ａに接続された出力を有す
る。

プログラムカウンタ９２の機能は、マイクロコンピュー
タ１０によってフェッチ、デコード及び実行されるべき
次の命令のメモリアドレスを記憶することにある。命令
フェッチサイクル（ラインＣＬＫＩＮ上のシステムクロ
ック信号の一周期中に生じる）中に、プログラムカウン
タ９２の内容がプログラムバス３４のアドレスライン３
４ａ上に置かれ、アドレス信号に対応したメモリロケー
ションを含むメモリ１６．１８．２０の一つ（または外
部メモ１月が、アドレスされた内容をプログラムバス３
４のデータライン３４ｄ上に与える。

このときプログラムカウンタ９２内に含まれたアドレス
を有するメモリロケーションの内容が、デコードされる
べき次の命令の命令コードを構成する。命令レジスタ９
４は３２ビツトのレジスタで、プログラムバス３４のデ
ータライン３４ｄに接続され、フェッチサイクル中プロ
グラムカウンタ９２の内容を受け取る。

ラインＣＬＫＩＮ上のシステムクロック信号のフェッチ
サイクルに続く次の周期で生じるデコードサイクル中に
、命令レジスタ９４の内容が制御ロジック２０２によっ
てデコードされ、コントローラ１４から出る制御信号を
マイクロコンピュータ１０の機能回路に発生する。これ
を達成するため、制御ロジック２０２の第１部分は、命
令コードをデコードする組合せロジックを含む。このよ
うな組合せロジック（第４図にロジック２０２ａとして
示す）は、プログラマブル論理アレイや読出専用メモリ
等周知のさまざまな方法で実現できる。つまり、命令レ
ジスタ９４からの命令コードは、組合せロジック２０２
ａによってデコードされ複数の出力ラインに導かれる。

これら出力ラインの一部は、プログラムカウンタ制御ロ
ジック２０４等制御ロジック２０２外部の機能に直接接
続される一方、他の出力ラインは制御ロジック２０２内
の逐次ロジック２０２ｂ内に入力される。

逐次ロジック２０２ｂはマイクロコンピュータ１０の各
種機能を制御するように動作し、ｃｐｕ１２によるメモ
リからのデータオペランドの続出を可能にすると共に、
ＣＰＵ１２から該オペランドに加えられるデータ処理動
作の実行を制御する。

逐次ロジック２０２ｂは勿論これらを、そこから出てい
く追加の出力ラインを介して達成する。つまり、組合せ
ロジック２０２ａまたは逐次ロジック２０２ｂいずれに
せよ制御ロジック２０２からの出力ラインの論理状態は
、命令レジスタ９４から制御ロジック２０２によって受
信された命令コードによって決まる。尚、こ＼で参照す
る図面は見易くするため、コントローラ１４とかかる機
能回路間における制御ラインの接続を示してない。

従って、制御ロジック２０２内の組合せロジック２０２
ａが命令レジスタ９４に記憶された命令コードをデコー
ドしている間に、コントローラ１４がメモリから次の命
令をフェッチ可能であることが明らかであろう。さらに
当該分野で周知のごとく、逐次ロジック２０２ｂは前に
フェッチされた命令の実行を制御すると同時に、ある命
令に関するオペランドの続出を制御するように動作可能
である。従って制御ロジック２０２は、４つの異なる命
令コードの各部分が同時に実行可能な方法でマイクロコ
ンピュータ１０を制御できる。このような命令コードの
“パイプライン”は、あるシーケンスの命令を実行する
のに必要な時間を明らかに減少する。

第４ａ図は、パイプラインがいかに満たされるか、従っ
てパイプラインがいかに一般の命令に対して動作するか
を示している。ラインＣＬＫＩＮ上のシステムクロック
信号の第１サイクルでは命令ｎが例えばメモリ１６．１
８．２０の一つからコントローラ１４によってフェッチ
される。しかしこのフェッチサイクル中、プログラムカ
ウンタ制御ロジック２０４はプログラムカウンタ９２の
内容をインクレメントし、命令ｎ＋１のための命令コー
ドのメモリロケーションをそこに入れている。ラインＨ
ＬＫＩＮ上のシステムクロック信号の第２サイクルでは
、命令ｎのための命令コードが制御ロジック２０２によ
ってデコードされる。

同時にこの第２サイクル中、プログラムカウンタ９２の
内容がプログラムバス３４のアドレスライン３４ａに与
えられ、命令ｎ＋ｌのための命令コードがプログラムメ
モリからフェッチされて命令レジスタ９４にロードされ
る。

第４ａ図に示した第３のシステムクロックサイクルでは
、逐次ロジック２０２ｂが命令ｎに必要なデータオペラ
ンドを、データバス３０を介してメモリ（例えばＲＡＭ
１６）から読み取る。さらに、命令ｒｌ＋１のための命
令コードがフェッチされているので、第４ａ図の第３サ
イクルでは図示のように、命令ｎ＋１が制御ロジック２
０２の組合せロジック２０２ａでデコードされている。

また命令ｎ用の読取サイクルと同時に、命令ｎ＋２のた
めの命令コードがフェッチされる。但し、命令ｎ用の読
取サイクルとバスまたはメモリ衝突を生じていものとす
る。前述したように、−ｉにデータオペランドはデータ
バス３０を介しＣＰＵ１２によって読み取られる一方、
命令コードはプログラムバス３４を介して読み取られ、
両方が異なるメモリ１６．１８．２０内にあるか、また
は一方が外部メモリ内にあるとすれば、バス衝突は生じ
ない。

システムクロックの第４サイクルでは、命令ｎが制御ロ
ジック２０２内の逐次ロジック２０２ｂの制御下で実行
され、命令ｎ＋１用の読取動作が逐次ロジック２０２ｂ
によって行われ、命令ｎ＋２のための命令コードがデコ
ードされ、命令ｎ＋３のための命令コードがフェッチさ
れる。従って、マイクロコンピュータ１０のパイプライ
ンが満たされ、命令シーケンスの性能が最適となる。但
し、一部の命令組合せでは、バス衝突及びメモリアクセ
ス衝突によって、動作の一つの待ちサイクルが生じる。

データバス３０のデータライン３０ｄはコントローラ１
４に導かれ、プログラムカウンタ９２がＣＰＵＩ　２に
よってまたはメモリからロードされることを要求する分
岐命令等、インクレメント方式以外でプログラムの流れ
を制御する。例えば、無条件分岐の場合、命令コード、
メモリからの読取、またはＣＰＵ１２内のレジスタから
の読取に含まれるオペランドの値は、実行すべき次の命
令コードを含むメモリロケーションのアドレスを含み得
る。そして、プログラムカウンタ制御ロジック２０４が
データライン３０ｄ上に与えられた値を受け取ってプロ
グラムカウンタ９２にロードし、プログラム制御が所望
のロケーションに対してなされるようにする。

第４図に示すように、プログラムカウンタ制御ロジック
２０４は、プロルブラムカウンタ９２の内容を受け取る
加算器２０３を含む。制御ロジック２０２（好ましくは
その組合せロジック２０２　ａ）が加算器２０３を制御
し、次にサイクルのためのプログラムカウンタ９２の内
容発生がさまざまな方法で行えるようにする。前述のご
とく、加算器２０３はプログラムカウンタ９２の前の内
容をインクレメントし、明細シーケンスのステップを進
めるだけである。しかし、プログラムカウンタ制御ロジ
ック２０４は更に、データバス３０のデータライン３０
ｄから値を受取可能なレジスタ２０５を含んでいる。従
ってプログラムカウンタ制御ロジック２０４は、さまざ
まな方法でプログラムカウンタ９２の内容を計算できる
。例えば、（プログラムカウンタ９２に対する）相対ア
ドレスへの分岐は、データバス３０のデータライン３０
ｄ上に与えられた値をレジスタ２０５ヘロードすること
によって得られ、この値がプログラムカウンタ９２の前
の内容に加えられて、プログラムカウンタ９２用の新た
な値を発生する。また、データバス３０のデータライン
３０ｄからの所望メモリアドレスをレジスタ２０５にロ
ードし、制御ロジック２０２により加算器２０３でレジ
スタ２０５の内容と“ゼロ加算”を行いそれをプログラ
ムカウンタに与えることによって、絶対分岐を行うこと
もできる。

尚、分岐命令がその実際の発生より３命令前にフェッチ
されるように、マイクロコンピュータＩＯは“遅延”分
岐命令を発することができる。

遅延分岐命令が実行されると、分岐の宛先メモリアドレ
スが間接分岐としてレジスタ２０５にロードされる。し
かし制御ロジック２０２は、遅延分岐命令の実行に続く
次の３命令の間、プログラムカウンタ９２の内容をイン
クレメントし続ける。

第３番目の命令にくると、加算器２０３がレジスタ２０
５の内容をプログラムカウンタ９２に与え、パイプライ
ン方式の利点を維持しながら分岐を行う。勿論、宛先ロ
ケーションはそれまでと同様加算器２０３によってイン
クレメントされ続けるので、分岐後もパイプラインは満
たされている。

コントローラ１４は更に割込ロジック２５０を含み、こ
れはマイクロコンピュータ１０の複数の外部端子、コン
トローラ１４、及びマイクロコンピュータ１０内の各種
機能に接続されている。割込ロジック２５０は、ＲＥＳ
ＥＴ端子及び端子ＩＮＴＯ〜ＩＮＴ３を経てマイクロコ
ンピュータ１０に与えられる割込信号を受信すると共に
、直列ポート４２やＤＭＡコントローラ２２等各種の機
能からマイクロコンピュータの内部で発生される割込信
号を受信する目的を果たす。このような割込信号の一例
は第４図中、Ｄ　Ｍ　Ａコントローラ２２からの割込信
号であるライン３１２によって示しである。ＣＰＵ１２
内には制御レジスタとして、メモリマツプ式のアドレス
可能レジスタである割込許可レジスタ２５２が含まれ、
その内容が各々の割込信号が許可または禁止されるかを
指定する。端子ＩＮＴＯ−ＩＮＴ３あるいはマイクロコ
ンピュータ１０内部からの割込許可信号に応じ、入／出
力メモリロケーションへのアクセスが現在行われていな
いことをコントローラ１４が指示すれば、割込ロジック
２５０が特定の割込信号に対応したメモリアドレス（割
込ベクトル）をプログラムカウンタ９２にロードし、プ
ログラムの実行が割込ベクトルのロケーションから先へ
と継続する。割込ベクトルと呼ばれる割込処理ルーチン
に一般に含まれた命令コードに応答して、割込ロジック
２５０が割込アドレス信号を外部割込の場合にはライン
ＩＮＴＡに、またＤＭＡコントローラ２２用の内部割込
信号の場合に例えばライン３１４上に発生する。かかる
動作の関連分野で周知のように、コントローラ１４はプ
ログラムカウンタ９２の前の内容を（一般に“スタック
゛と呼ばれる）所定のメモリロケーションに記憶し、割
込の処理後、次にフェッチすべき命令コードのロケーシ
ョンが再ロードされる。

第１及び２図から、バス３０．３４．３８のうち２つが
同一メモリ１６．１８または２０へ同時にアクセスする
か、あるいは（周辺ポート２４または２６を介して）外
部メモリへ同時にアクセスしない限り、マイクロコンピ
ュータ１０内部の複数のバスがメモリ１６．１８及び２
０へ同時アクセス可能なことが明らかであろう。この場
合には、コントローラ１４によってバス仲裁を行う必要
がなく、メモリアクセスは独立に生じ得る。

しかし、実行される命令コードに応じ、同時アクセスが
要求されることもある。従って、メモリアクセスに関連
したバス衝突を防ぐため、コントローラ１４は更にメモ
リ仲裁ロジック２０６を含んでいる。メモリ仲裁ロジッ
ク２０６はクロック発生器２００からクロック信号Ｑ１
とＱ２を受信し、またバス３０．３４及び３８の各アド
レスライン上のアドレス信号も受信する。メモリ仲裁ロ
ジック２０６はメモリ１６．１８及び２０の各々にそれ
ぞれ至るラインＳＥＬ、いｓＥｔ、＋ｓ、５ＥＬ２゜に
出力信号を与え、更に周辺ポート２４と２６にそれぞれ
至るラインｓＥｔ、ｚａと５ＥＬｚａ上にも信号を発生
する。メモリ仲裁ロジック２０６の目的は、メモリ１６
．１８及び２０並びに外部及び入／出力メモリへのアク
セスを所定の優先順位に従って制御することにある。

以下に示す例の目的上、優先順位はデータバス３０のア
ドレスライン３０ａと３０ｂが最高優先順位を持ち、そ
の後にプログラムバス３４のアドレスライン３４ａが続
き、ＤＭＡバス３８のアドレスライン３８ａが最下の優
先順位を持つものとする。この優先順位はマイクロコン
ピュータ１０、特にＣＰＵＩ　２の構造によって選ばれ
る。乗算器４６とＡＬＵ４８の並列接続は、マイクロコ
ンピュータ１０をデジタル信号処理の用途に応用した場
合に、命令フェッチのためデータ交信が待たなければな
らなくなると、その逆よりも著しく性能が影響される可
能性が強いことを意味する。ＤＭＡ動作を最下の優先順
位としたのは、ＤＭＡ動作が他の動作より遅くなること
で及ぼされるほとんどのアプリケーションプログラムに
対する性能全体の影響が最小となるからである。但し、
本発明の他の応用では、優先順位を変えた方がより良好
に動作することもある０例えば、グラフィック用途の場
合、ビデオ表示のリフレッシュ機能を与えるのに使われ
るのであれば、ＤＭＡは最高レベルに順位付けするのが
最良である。従って、ここでの説明による順位付けは例
示にすぎない。

次に第５図を参照すると、コントローラ１４内のメモリ
仲裁ロジック２０６による一つのメモリポート３２ａの
制御が例示しである。第１図に関連して前述したように
、各メモリポート３２ａはそれぞれ一組のデータバス３
０のアドレスライン３０ａと３０　ｂ、’プログラムバ
ス３４のアドレスライン３４ａ、及びＤＭＡバス３８の
アドレスライン３８ａからアドレス信号を受信するよう
に接続されている。第５図に示したようにメモリポート
３２ａは、その入力で上記アドレス信号を受信し・コン
トローラ１４からの信号に応じて各組のアドレスライン
のうち選択された一つを付設メモリ１６．１８または２
０のデコーダ３３に接続することで、主にマルチプレク
サの機能を果たす。

第５図は、コントローラ１４内のメモリ仲裁ロジック２
０６のうち、一対のポート３２ａと３２ｄを制御する部
分の論理概略図で、第５図に示したポート３２ａと３２
ｄはＲＡＭ１６に付設されている。前述したようにマイ
クロコンピュータ１０では、マイクロコンピュータ１０
内の全てのメモリ１６．１８及び２０に対し、マイクロ
コンピュータ１０の外部で周辺ポート２４及び２６を介
してアクセス可能なメモリのアドレスを含め、単一のメ
モリアドレススペースが使われている。

マイクロコンピュータ１０のメモリアドレススペースは
１６Ｍｗｏｒｄ　　（バス３０．３４及び３８の各組の
アドレスラインで２４ビツトが転送されるため２２４ワ
ード）であることを想起されたい。この単一メモリスペ
ースを用いた場合について、第４表は本発明の好ましい
実施例によるマイクロコン　　−ピユータ１０のメモリ
マツプを示す。

ｏｏｏｏｏｏ〜００００３Ｆ　　　　　　　割込処理０
０００４０〜０ＯＯＦＦＦ　　　　　　　ＲＯＭ２００
０１０００〜７ＦＦＦＦＦ　　　　　　　外部メモリ５
ｏｏｏｏｏ〜８００ＦＰＦ　　　　　Ｉｌｏ　＆その他
のメモリマツプ式レジスタ ８０１０００〜８０１３ＦＦ　　　　　　　ＲＡＭ　１
６８０１４００〜８０１７ＦＦ　　　　　　　ＲＡＭ　
１８８０１８００−ＦＦＦＦＦＦ　　　　　　　外部メ
モリ前述したように、Ｉｌｏ及びメモリマツプ式レジス
タを参照するメモリアドレススペースは周辺ポート２６
　（後述するように周辺バス２８を介してアドレス可能
なレジスタ、更にＤ　Ｍ　Ａコントローラ２２、タイマ
４０、直列ポート３４及びフォーマット変換器２４内の
レジスタを含む）と関連する一方、外部メモリへのアク
セスは一般に周辺ポート２４を介して処理される。

メモリ仲裁ロジック２０６内にはデコーダ１−２０　ａ
〜１２０ｄが存在し、これらのデコーダが各組のアドレ
スライン３０ａ、３０ｂ、３４ａ及び３８ａのうち対応
した一つについて、対応アドレスライン上の指定さたア
ドレス値が制御されるべきメモリ１６．１８及び２０の
ある一つの範囲内の値を有するかどうかを判定するのに
充分な数のアドレスラインをデコードする。例示の目的
上、第５図に示した一つのポート３２ａはＲＡＭ１６に
対応し、従って第５図のポート３２ａは各組のアドレス
ライン３０ａ、３０ｂ、３４ａまたは３８ａの一つ上の
８０１０００．と８０１３ＦＦ、の間にあるアドレス値
と応答すべきものとする。尚、勿論当業者であれば、ア
ドレスラインの下位１０桁の“考慮に入れない（ｄｏｎ
’ｔ　ｃａｒｅ）値をうまく利用するように、デコーダ
１２０ａ〜１２０ｄを設計可能であろう。各デコーダ１
２０の出力は第５図の例において、そこに接続されたア
ドレスラインが範囲８０１０００．〜８０１３ＦＦ、内
にあるとき論理“１”である。デコーダ１２０ａ〜１２
０ｄからの出力ラインはそれぞれＭ３０Ａ、Ｍ３０Ｂ、
Ｍ３４Ａ及びＭ３８Ａで、アドレスとＲＡＭ１６に対応
したメモリアドレススペースとの間の一致の存否を表わ
す。

前述したように、コントローラ１４のクロック発生器２
００が、ポート３２ａの制御で使われる２つのクロック
信号Ｑ１とＱ２を発生する。また前記のごとく、マイク
ロコンピュータ１０用のシステムクロックはラインＣＬ
ＫＩＮ上のクロック信号と対応している。クロック信号
ＱｌとＱ２は各々、ラインＣＬＫＩＮ上のシステムクロ
ックの位相と対応している。クロック信号Ｑ１はシステ
ムクロ７りの第１クオータ（％）サイクルの間“１”で
、クロック信号Ｑ２はシステムクロックの第３クオータ
（％）サイクルの間“１”である。

第５図に示したメモリ仲裁ロジック２０６は、各組のア
ドレスライン３０ａと３０ｂ上のアドレス信号を相互に
時間多重化するためにこれら２つのクロック信号Ｑ１と
Ｑ２を用いる。第５図に示した信号Ｍ３０ＡはＡＮＤゲ
ート１２２ａの第１人力に接続される一方、クロック信
号Ｑ１がＡＮＤゲー）１２２ａの第２人力に接続されて
いる。従ってＡＮＤゲート１２２ａの出力は、システム
クロックの第１クオータサイクル中にデータバス３０の
アドレスライン３０ａ上に与えられるアドレスが（図示
の例においては）ＲＡＭ１６のメモリスペース内にある
ときのみ１”となる。ＡＮＤゲート１２２ａの出力はポ
ート３２ａに接続され、５ＥＬ３０Ａで表わしである。

ポート３２ａは、“１”の論理状態のライン５ＥＬ３０
Ａに応答して、データバス３０のアドレスライン３０ａ
を選びＲＡＭ１６のデコーダ３３に与える。これに対し
ライン５ＥＬ３０Ｂは、デコーダ１２０ｂの出力とクロ
ック信号Ｑ２の論理ＡＮＤを出力するＡＮＤゲート１２
２ｂの出力に接続されている。

従ってボート３２ａは、システムクロ７りの第３クオー
タサイクル中にアドレスライン３０ｂ上の値が８０１０
００ｈと８０１３ＦＦｋの間にあるときのみ、アドレス
ライン３０ｂを選んＲＡＭ１６のデコーダ３３に与える
。このため上記の説明及び第５図から、特に第５図に示
したようにコントローラ１４で実施されるーサイクル内
に２つのアドレスを時間多重化しているので、データバ
ス３０の各組のアドレスライン３０ａと３０ｂがあるサ
イクル中に同一のメモリ１６．１８．２０　（または外
部メモリ）に差し向けられる衝突を決して生じないこと
が明らかであろう。また、バス３４と３８上のアドレス
値はコントローラ１４によってライン５ＥＬ３ＯＡと５
ＥＬ３０Ｂ上における論理状態“１”の発生と見なされ
ないから、各組のアドレスライン３０ａと３０ｂ上のア
ドレスはプログラムバス３４及びＤＭＡバス３８のアド
レスラインに対して最高の優先順位にあることも明らか
であろう。

このようなプログラムバス３４のアドレスライン３０ａ
及びＤＭＡバス３８のアドレスライン３８ａに対する優
先順位の制御は、コントローラ１４によって行われる。

プログラムバス３４のアドレスライン３４ａをその入力
で受け取るデコーダ１２０ｃは、前記デコーダ１２０ａ
と１２０ｂと同じく、アドレス値が８０１０００ｈと８
０１３ＦＦｈＯ間にあるとラインＭ３４Ａ上に論理状態
“１”を発生する。ラインＭ３４ＡはＡＮＤゲート１２
４ａと１２４ｂ各々の一人力に接続され、該各ＡＮＤゲ
ートはその３人力の論理ＡＮＤに対応した信号を出力に
発生する。ＡＮＤゲート１２４ａの第２人力はクロック
信号Ｑ１に接続され、ＡＮＤゲート１２４ａの第３反転
入力はラインＭ３０Ａに接続されている。従って、ＡＮ
Ｄゲート１２４ａの出力は、データバス３０のアドレス
ライン３０ａのアドレス値がＲＡＭ１６のメモリロケー
ションと対応しない場合及びその場合にのみ、システム
クロックの第１クオータサイクルの間（この例では）Ｒ
ＡＭ１６内のメモリロケーションに応じたアドレスライ
ン３４ａ上のアドレス値に対応する論理状態“１”とな
る。この論理状態“ｌ”はＯＲゲート１２６を介してラ
イン５ＥＬ３４からボート３２ａに加えられ、プログラ
ムバス３４のアドレスライン３４ａが選ばれてＲＡＭ１
６に加えられるべきことを指示する。ラインＭ３０Ｂが
低く　（つまりアドレスライン３０ｂ上のアドレスがＲ
ＡＭ１６用のメモリアドレス外のメモリロケーションに
対応する）の間、アドレスライン３０ａのポート３２ａ
によるＲＡＭ１６への印加がＡＮＤゲート１２４ｂによ
って同様に可能となる。

ＤＭＡバス３８のアドレスライン３８ａのボート３２ａ
による選択は、ライン５ＥＬ３８上の論理状態“１”に
よって可能となる。ライン５ＥＬ３４上の論理状態“１
”と同じく、ライン５ＥＬ３８上の論理状態“１″はデ
コーダ１２０ｄ　（ライン３８ａのアドレス値がＲＡＭ
１６のアドレススペース内にあるときに論理状態′１”
となるラインＭ３８Ａをその出力に有する）　、ＡＮＤ
ゲート１２８ａと１２８ｂ、及びＯＲゲート１３０を介
して発生される。但し、ＡＮＤゲート１２８ａと１２８
ｂは各々、デコーダ１２０ｃの出力からのラインＭ３４
Ａに接続された第４の反転入力を有する。つまり、ライ
ン５ＥＬ３８上に論理状態“１”を発生するためには、
データバスのアドレスライン３０ａ　（または現在のク
ォータサイクルに応じて３０１））上のアドレス値とア
ドレスライン３０ａ上のアドレス値が共に（この例では
ＲＡＭ１６のメモリロケーションと対応しなければなら
ないので、ＤＭＡバス３８のアドレスライン３８ａの選
択はプログラムバス３４のアドレスライン３４ａよりさ
らに低い優先順位にある。

第５図に示すように、ポート３２ｄも同じくライン５Ｅ
Ｌ１６（つまりライン５ＥＬ３０Ａ、５ＥＬ３０Ｂ、５
ＥＬ３４及び５ＥＬ３８）によって動作可能で、データ
バス３０．３４または３８の正しいデータラインを選ん
で対応したメモリ　（この例ではＲＡＭ１６）に接続さ
せる。データライン３０ｄはデータバス３０のアドレス
ライン３０ａとアドレスライン３０ｂの両方によってア
クセスされるので、データバス３０のデータライン３０
ｄを選択するために５ＥＬ３０Ａと５ＥＬ３０ＨのＯＲ
がとられる。また、アドレスライン３０ａ、３０ｂ、３
４ａ、３８ａの何れも対応するメモリのアドレススペー
ス内にない場合には、ポート３２ａと３２ｄが各々トリ
ステートとされる。これによって、対応するメモリが選
択されないときデータライン３０ｄ、３４ｄまたは３８
ｄと干渉するのを防ぐ。

第１及び４図に示したように、コントローラ１４内のメ
モリ仲裁ロジック２０６はＳＥＬ、ｓとＳ　Ｅ　Ｌ　ｚ
。を介してそれぞれメモリ１８と２０のポート３２ａと
３２ｂに選択出力を発生する。更にメモリ仲裁ロジック
２０６は、第５図に関連して前述したのと同様な方法で
、ライン５ＥＬ２Ｊと５ＥＬｚｈを介して周辺ポート２
４と２６にそれぞれ選択出力を与える。周辺ポート２４
と２６内では、第３図のマルチプレクサ１００．１０２
．１０６及び１０８が上記アドレスライン３０ａ、３０
ｂ、３４ａ及び３８ａ上のアドレス値に応じ、同じ優先
順位方式に基づいて動作可能とされる。

各種メモリ装置用の読取及び書込動作の制御は、第４図
に示したコントローラ１４の論理ロジック２０２内の逐
次ロジック２０２ｂからの制御出力の一部によって達成
される。この機能はコントローラ１４で実行されるその
他の制御機能と同じく、コントローラ１４によって受信
及びデコードされる命令コードに応じて生じる。

次に第５ａ図を参照すれば、本発明の並列及び二重アク
セス特徴を例示するために、一連のメモリアクセスのタ
イミングと優先順位付けが示しである。第５ａ図の最上
ラインは、ラインＣＬＫＩＮ上のシステムクロック信号
の動作を示し、各サイクルは以下の説明に相関してそれ
ぞれ番号付けある。

クロック信号Ｑ１とＱ２は前述のごとく発生され、クロ
ック信号Ｑ１はシステムクロック周期の第１クオータサ
イクル中アクテイブとなり、クロック信号Ｑ２はシステ
ムクロック周期の第３クオータサイクル中アクテイブと
なる。分り易くするため、第５ａ図に示した例は全て各
種メモリに対する読取アクセスである。尚、ＲＡＭ１６
と１８及び外部メモリへの書込アクセスは、第５ａ図に
示した読取アクセスと同じ方法で優先順位付は及び許可
され、メモリが対応したデータラインの値で書込に応答
する点だけが異なる。

第５ａ図に示したシステムクロックＣＬＫ　Ｉ　Ｎの第
１サイクルでは、アドレスライン３０ａがＲＡＭ１６内
のメモリロケーションに対応したアドレス値ｉＩを伝送
しており、同じくアドレスライン３０ｂがＲＯＭ２０内
のメモリロケーションに対応したアドレス値ｊ１を伝送
している。システムクロックＣＬＫＩＮの第１クオータ
サイクルでアクティブなりロック信号Ｑ１に応じて、Ｒ
ＯＭ１６がデータバス３０のデータライン３０ｄ上にメ
モリロケーション１１の内容を与える。更にシステムク
ロックＣＬＫＩＮの第３クオータサイクルでアクティブ
なりロック信号Ｑ２に応じて、ＲＯＭ２０がデータバス
３０のデータライン３０ｄ上にメモリロケーションｊ１
の内容を与える。勿論、アドレスライン３０ａと３０ｂ
は異なるメモリを参照しているので、両者間で衝突は生
じない。

また第５ａ図に示したシステムクロフクＣＬＫＩＮの第
１サイクルの間に、プログラムバス３４のアドレスライ
ン３４ａも、ＲＯＭ２０内のメモリロケーションに対応
したアドレス値に１を伝送している。データバス３０の
アドレスライン３０ｂの方がプログラムバス３４のアド
レスライン３４ａより高い優先順位を持つので、アドレ
スライン３０ｂがＲＯＭ２０に７’クセス許可されＲＯ
Ｍ２０はアドレスライン３４ａに応答しない。従って、
他のメモリはアドレス値に、によってアクセスされてい
す、ＲＡＭ１６がアドレスライン３０ａと３０ｂによっ
てアクセスされているから、プログラムバス３４のデー
タライン３４ｄは高インピーダンス状態に留まる。同じ
く第１サイクルの間には、ＤＭＡバス３８のアドレスラ
イン３８ａがＲＡＭ１６内のメモリロケーションに対応
したアドレス値１１を伝送している。しかしアドレスラ
イン３８ａはデータバス３０のアドレスライン３０ａよ
り優先順位が低いので、ＤＭＡバス３８のデータライン
３８ｄも高インピーダンス状態に留まる。バス３０．３
４及び３８のうち２つから単一メモリ装置へのアクセス
試みで衝突が生じているため、コントローラ１４は制御
ロジック２０２を介して低優先順位バスの所望なメモリ
アドレスを与え続けており、従ってそのメモリへのアク
セスが許可されるや否や、プログラムの実行がアクセス
を否定されていたバス３４．３８の一方について同じ時
点から再び始まる。

第５ａ図に示した第２サイクルでは、アドレスライン３
０ａと３０ｂがＲＡＭ１８にそれぞれアドレス値１２と
ｊ２を与える。従って第１サイクルと同様、データライ
ン３０ｄにはクロック信号Ｑ１とＱ２に応じてメモリロ
ケーション１２とｊ２の内容が与えられる。異なる組の
アドレスライン３０ａと３０ｂが第５図に関連して説明
したごとく、システムクロック周期内の異なる時点でＲ
ＡＭ１６を与えられるようにコントローラ１４の動作に
よって制御されているため、共にＲＡＭ１６を参照して
いるアドレスライン３０ａと３０ｂ間での衝突は生じな
い。プログラムバス３４のアドレスライン３４ａは、Ｒ
ＯＭ２０内のメモリロケーションに対応したアドレス値
に、を伝送し続けている。アドレスライン３０ａと３０
ｂはＲＡＭ１６にアクセスしているので、プログラムバ
ス３４はＲＯＭ２０へのアクセスが許可され、クロック
信号Ｑ１に応じてＲＯＭ２０内のメモリロケーションに
１の内容がプログラムバス３４のチータライン３４ｄ上
に与えられる。また第５ａ図に示した第２サイクルの間
、ＤＭＡバス３８のアドレスライン３８ａは、ＲＡＭ１
６内のメモリロケーションに対応したアドレス値１．を
伝送し続けている。データバス３０とプログラムバス３
４どちらもＲＡＭ１６ヘアクセス許可されていないので
、ＲＡＭ１６はクロック信号Ｑ１に応じメモリロケーシ
ョン２□の内容をＤＭＡバス３８のデータライン３８ｄ
上に与える。従って、本発明に従って構成されたマイク
ロコンピュータ１０は、３種の異なるメモリロケーショ
ンへの３つの並列アクセスを同時に発生なことが明らか
であろう。データバス３０の各組のアドレスライン３０
ａと３０ｂにおけるサイクル内多重化を考慮に入れれば
、１つのシステムクロックサイクル内での４つのメモリ
アクセスも実施可能となる。

第５ａ図に示したシステムクロックＣＬＫＩＮの第３サ
イクルは、データバス３０のアドレスライン３０ａがＤ
ＭＡバス３８のアドレスライン３８ａに対して優先性を
持つ効果を示している。

クロック信号Ｑｌがアクティブのとき、アドレスライン
３０ａとアドレスライン３８ａは共にＲＡＭ１８のアド
レススペース内のアドレス値（それぞれ値ｉ３とｔｚ）
を伝送している。従って、データバス３０の方がＤＭＡ
バス３８より優先してＲＡＭ１８にアクセス許可される
；っまりデータバスのデータライン３０ｄにメモリロケ
ーションｉ、の内容が与えられる一方、ＤＭＡバス３８
のデータライン３８ｄは高いインピーダンス状態となる
。しかし、クロック信号Ｑ２がアクティブになると、デ
ータバス３０のアドレスライン３０ａはクロック信号Ｑ
１に応じてのみアクセス許可されるので、ＤＭＡバス３
０のアドレスライン３０ａがＲＡＭ１８にアクセス許可
される。アドレスライン３０ｂはＲＡＭ１６内のメモリ
ロケーションに対応したアドレス値ｊ、を伝送している
から、アドレスライン３８ａがＲＡＭにアクセスし、デ
ータライン３８ｄにはクロック信号Ｑ２に応じてＲＡＭ
１８のメモリロケーション１２の内容が与えられる。

第５ａ図に示した第４サイクルでは、アドレスライン３
４ａがＲＡＭ１８内のメモリロケーションに対応したア
ドレス値に、を伝送し、同じくアドレスライン３８ａも
ＲＡＭ１８内のメモリロケーションに対応したアドレス
値１３を伝送している。前述したように、プログラムバ
ス３４の方がＤＭＡバス３８に優先して許可される。従
って、クロック信号Ｑ１に応じＲＡＭ１８内のメモリロ
ケーションに３の内容がプログラムバス３４のデータラ
イン３４ｄに与えられる一方、ＤＭＡバス３８のデータ
ライン３８ｄは高インピーダンス状態となる。第５ａ図
に示した第５サイクルは、外部メモリがそこのメモリロ
ケーションに対応したアドレス値に、を伝送しているア
ドレスライン３４ａによってアクセス可能なことを例示
している。プログラムバスによる外部メモリのアクセス
のため、ＤＭＡバス３８とデータバス３０は同時にアク
ティブとなる。前述したように、外部メモリへのアクセ
スは周辺ポート２４を介して生じ、また後述するように
、ＤＭＡ動作の間周辺ポート２６の動作は禁止される。

更に、アドレス及びデータ情報の出所と前記バス３０．
３４及び３８によって捜されるデータの宛先は、第５及
び５重図に関連した上記の説明では指定されてないこと
に留意されたい。しかし前述したように、命令コードの
デコード及び実行におけるコントローラ１４の主な機能
の一つは、どの２つの機能ブロック（例えば周辺ポート
２４とＣＰＵ１２）が同一バス（例えばデータバス３０
）の制御を試みないように、マイクロコンピュータ１０
の各種機能ブロックを制御することにある。

メモリ１６．１８及び２０（または外部メモリ）と反対
側のバス端におけるこのようなバス制御及び仲裁は、当
該分野で周知な方法でコントローラ１４によって行われ
、現在入手可能な多くの汎用及び専用マイクロプロセッ
サとマイクロコンピュータで実施し得る。

従って上記の説明から、マイクロコンピュータ１０の単
一アドレススペース内で各種のメモリ利用の組合せが可
能なことが明らかであろう。この点は、３つのバス３０
．３４及び３８の各々による各種メモリエンティティ　
（つまりＲＡＭ１６、ＲＡＭ１８、ＲＯＭ２０及び外部
メモリ）の各々へのアクセス可能性によって可能となる
。従って、コントローラ１４がプログラムバス３４を介
し・て命令コードにアドレスしそれを受け取る一方、こ
のようなアドレスは、データバス３０を用いＣＰＵ１２
によってアクセス可能なデータメモリを含め、ＲＡＭ１
６内に存在し得る。従ってこの編成は、単一のメモリ（
例えばＲＡＭ１６）をプログラム及びデータ両メモリと
して用いることでノイマン型構成のマイクロコンピュー
タ１０への応用を可能とし、この動作を行うのにＲＡＭ
１６内を区分する必要がない。しかしマイクロコンピュ
ータ１０は、例えばＲＯＭ２０内にプログラムメモリを
記憶し、ＲＡＭ１６内にデータメモリを記憶することに
よってバーバード型構成でも使える。そしてＣＰＵ１２
がデータオペランドをＲＡＭ１６にアクセスするのと同
時にコントローラ１４が命令コードをＲＯＭ２０にアク
セスし、メモリを区分する見返りとしてバーバード型マ
シンの性能向上を達成できる。さらに、マイクロコンピ
ュータ１０は２重のアクセス特徴を備えているから、Ｒ
ＡＭ１６等単−のメモリを使うことにより、ノイマン型
とバーバード型両方の構成で幾つかの利点を達成可能で
ある。つまり、２重のアクセス特徴は、データバス３０
で時間多重化特徴を使えるため、同一のメモリに対して
も１つのシステムクロックサイクル内で２回のアクセス
を可能とする。

これが同一の物理メモリスペースをデータ及びプログラ
ム両メモリのために使用可能としつつ、２つの別々なメ
モリという性能上の利点を達成可能としている。また、
マイクロコンピュータ１０は２つの構成に編成可能な他
、一部のタスクをノイマン方式で実行し、他の一部のタ
スクをバーバード方式で実行するように動的に再編成可
能なことも明らかであろう。従って、本発明に従って構
成されたマイクロコンピュータ１０は、所望の用途に基
づいてユーザがマイクロコンピュータ１０を最適化する
のを可能とする。

次に第６ａ〜６ｄ図を参照して、命令の実行におけるＣ
ＰＵ１２の動作を詳しく説明する。ここで説明する例示
の命令は並列の乗算と加算で、このような命令はデジタ
ル信号処理の用途で反復して使われ、マイクロコンピュ
ータ１０がその実行のために専用に設計される命令の一
例である。また、並列の乗算及び加算命令は、本発明に
従って構成されたマイクロコンピュータ１０の好ましい
実施例におけるＣＰＵ１２の主要特徴を例示するもので
もある。ここで説明する例の目的上、命令コードはＲＯ
Ｍ２０内に存在し、データオペランドはＲＡＭ１６内に
存在すると仮定するが、勿論マイクロコンピュータ１０
は前述のごとく、命令コードとデータオペランドが共に
同一のメモリブロック内に存在するようにしたり、ある
いはその他任意の構成とし得る。ここで説明する命令の
乗算は、間接的後変位加算及び変更アドレシングモード
（第１表参照）を用い補助レジスタ５４ａによってアド
レスされたメモリロケーションの内容を、間接的後変位
減算及び変更アドレシングモードを用い補助レジスタ５
４ｈによってアドレスされたメモリロケーションの内容
と乗算し、その結果をデータレジスタ５０ａ内に記憶す
るもので、使用した変位は１つの値である。この乗算が
、データレジスタ５０ａの内容とデータレジスタ５０ｅ
の内容との加算及びそめ和のデータレジスタ５０ｅ内へ
の記憶と並列に行われる。

第６ａ図は、上記並列の乗算及び加算演算用命令コード
のフェッチサイクル時における、ＣＰＵ１２、コントロ
ーラ１４、ＲＯＭ２０とＲＡＭ１６、及び相互接続バス
３０と３４の動作を示している。第６ａ図中の太線矢印
が、図示の動作中にアクティブな信号が移動する経路を
示す。第６ａ図に示すように、コントローラ１４内のプ
ログラムカウンタ９２の内容がプログラムバス３４のア
ドレスライン３４ａ上に与えられる。ＲＯＭ２０にアク
セスするデータバス３０との間に衝突は生じないものと
して、プログラムカウンタ９２の内容に対応したＲＯＭ
２０内のメモリロケーションの内容がプログラムバス３
４のデータライン３４ｄに与えられ、命令レジスタ９４
内に記憶される。

第６ｂ図は、並列の乗算及び加算のデコードサイクル時
におけるマイクロコンピュータ１０の動作を示す。この
サイクル中、コントローラ１４は乗算のオペランド用メ
モリアドレスの発生を可能とする。従って、補助レジス
タ５４ａの内容が補助レジスタバス６５ａに与えられる
一方、補助レジスタ５４ｈの内容が補助レジスタバス６
５ｂに与えられる。またコントローラ１４はこの時点で
、変位としての１１″をＡＲＡＵ５２ａと５２ｂ両方に
与える。

第６ｃ図を参照すれば、ＡＲＡＵ５２ａと５２ｂによる
演算の結果及び読取サイクルの実施が示しである。ＡＲ
ＡＵ５２ａが補助レジスタ５４ａの内容に変位を加算し
、その和をデータバス３０のアドレスライン３０ａに与
えると共に、インクレメント値をバス６７ａを介して補
助レジスタ５４ａに記憶し直す。同じく、ＡＲＡＵ５２
ｂが補助レジスタ５４ｈの内容から変位を減算し、その
差をデータバス３０のアドレスライン３０ｂに与えると
共に、デクレメント値をバス６７ｂを介して補助レジス
タ５４ｈに記憶し直す。

前述したように、データバス３０はメモリのアクセスに
関してマイクロコンピュータ１０内で最高の優先順位を
有する。このサイクル中、ＡＲＡＵ５２ａと５２ｂから
発生されたメモリアドレスは、システムクロック周期の
第１及び第３クオータサイクルの間にＲＡＭ１６に与え
られる。従って、対応したメモリロケーションの各内容
は、第５及び５ａ図に関連して前述したように時間多重
化された形でデータライン３０ｄ上に現われる。

読取サイクルの終りに、ＲＡＭ１６から読み取られた被
乗数がデータバスコントローラ５６によってラッチされ
保持される。次に第６ｄ図を参照すると、データバスコ
ントローラ５６が、読取サイクル中にデータバス３０の
ライン３０ｄ上に受け取られ且つＡＲＡ’Ｕ３２ａと５
２ｂから発生されたアドレスに対応するラッチ値を、Ｃ
ＰＵバス６０ａとＣＰＵバス６０ｂにそれぞれ接続する
。

この結果実行サイクル中、ＣＰＵバス６０ａはＡＲＡＵ
５２ａから発生されたメモリロケーションの内容を乗算
器４６に与え、またＣＰＵバス６０ｂはＡＲＡＵ５２　
ｂから発生されたメモリロケーションの内容を乗算器４
６に与える。従ってこのとき、デコードサイクル中にデ
コードされた命令コードに応じ、マルチプレクサ６４ａ
と６４ｂはコントローラ１４によって動作可能とされて
いる。

第６ｄ図は、ここで説明する並列の乗算及び加算演算用
の実行サイクルを示している。データレジスタ５０ａと
５０ｅの内容がそれぞれレジスタバス６２ａと６２ｂを
介してＡＬＵ４８に与えられる；つまりレジスタバス６
２ａと６２ｂがコントローラ１４によって、それぞれマ
ルチプレクサ６４ｃと６４ｄを介しＡＬＵ４８の入力に
接続される。実行サイクル中これらの入力を受け取ると
、ＡＬＵ４８は２つの値の加算を行い、その和をデータ
レジスタ５０ｅ内に記憶する。また命令の実行サイクル
中、乗算器４６はＣＰＵバス６０ａと６Ｑｂから与えら
れた両値を乗算し、その結果をデータレジスタ５０ａ内
に記憶する。こうして、並列乗算−加算命令は、実行サ
イクルの終りで完了する。

かかる並列乗算−加算命令はそれ自体が、デジタル信号
処理の用途で必要な反復的乗算及び加算の演算で有用な
“パイプライン化”方式となっている。この命令では、
データレジスタ５０ａが中間アキュムレータとして機能
し、データレジスタ５０ｅが最終結実用のアキュムレー
タとして機能する。この点は、乗算と並列に加算が生じ
ていることから明らかであろう；つまり次の乗算がまだ
生じていないため、ＡＬＵ４８の加算で使われるデータ
レジスタ５０ａ内の値は、前の乗算の結果である。次の
並列乗算−加算命令の実行サイクル中（あるいは勿論標
準的な加算命令中）、乗算器４６による乗算の結果がデ
ータレジスタ５０ａ内に記憶され、データレジスタ５０
ｅ内の累算結果に加算される。従って、ｎ回反復される
並列乗算−加算命令のマイクロコンピュータ１０によル
実行は、乗算積の累算が乗算と並列に生じない場合と比
べ、システムクロック周期のサイクル数がほぼｎ個少な
くてよい。従ってＣＰＵ１２の構造は、時にコントロー
ラ１４に関連して前述した命令のパイプライン化特徴と
組合せて使われる場合に、デジタル信号処理の性能を大
巾に向上可能とする。

前述したように、例えば周辺ポート２４に接続された外
部メモリ装置は、マイクロコンピュータ１０によって実
行されるプログラム用の命令コードを記憶するのに使え
る。しかし、外部メモリのアクセス時間はメモリ１６．
１８及び２ｏのアクセス時間よりかなり遅くなることが
あるので、コントローラ１４はプログラムカウンタ９２
の内容をプログラムバス３４のアドレスライン３４ａ上
に与えた後、命令コードが外部メモリからプログラムバ
ス３４のデータライン３４ｄ上に与えられ命令レジスタ
９４によって受け取られるまで、１システムクロ７り周
期の閲フルに待たなければならない。実行されるある命
令について、実行すべき次の命令コードが前の命令のア
ドレスに近いアドレスを持つプログラムメモリ内のメモ
リロケーションにしばしば位置することはよく知られて
いる。このような次の命令コードのプログラムメモリ内
における近接は、計算の反復的性質のため特にデジタル
信号処理の用途でよく生じる。この点は、第７図を参照
し、て以下説明する命令キャッシュ３６等の命令キャッ
シュを用いることで有利に利用できる。

第１図に関連して前述したように、命令キャッシュ３６
はプログラムバス３４のアドレスライン３４ａとデータ
ライン３４ｄに接続されている。

第７図に示すように命令キャッシュ３６は、２つの３２
ワードセグメント１４０ａと１４０ｂに分けて編成され
た６４ワードのメモリ１４０を含む。

命令キャッシュ３６は更にセグメントスタートレジスタ
１４４ａと１４４ｂを含み、これらのレジスタは各々セ
グメント１４０ａと１４０ｂにそれぞれ記憶された命令
コード用アドレスの所定数の最上位ビア）を記憶する。

発明の好ましい実施例において、アドレス信号は２４ビ
ツト巾で、各セグメント１４０ａと１４０ｂは３２（２
’）ビットを含んでいるため、セグメントスタートレジ
スタ１４４ａと１４４ｂによって記憶されるビット数は
１９である。各々のセグメント１４０ａと１４０ｂ内に
記憶された各３２ワードにフラグビット１４２が付設さ
れ、フラグがセットされているときは対応したワード内
に命令コードが存在することを示し、セットされていな
いときは対応したワード内に命令コードが存在しないこ
とを示す。

ＭＳＢ比較器１４６がアドレスライン３４ａに接続され
、アドレスライン３４ａ上の最上位１９ビツトをセグメ
ントレジスタ１４４ａ及び１４４ｂの内容と比較する。

ＬＳＢデコーダ１４８もアドレスライン３４ａに接続さ
れ、後述するようにアドレスライン３４ａの最下位５ビ
ツトをデコードする。入／出力バッファ１５０がデータ
ライン３４ｄと両セグメント１４０ａ、１４０ｂ間に接
続され、命令キャッシュ３６からプログラムバス３４へ
の出力を制御する。命令キャッシャ３６は更に古い使用
順（ＬＲＵ）スタック１５２を含み、これはセグメント
レジスタ１４４ａと１４４ｂをそれらが最も最近使われ
た順序に応じて指す。

フェッチサイクルの動作時、フェッチすべき命令コード
のメモリアドレスがＲＡＭ１６．１８またはＲＯＭ２０
内でなく外部メモリ内に存在する場合には、ＭＳＢ比較
器１４６がプログラムバス３４のアドレスライン３４ａ
上のアドレス信号の最上位１９ビツトを受け取り、それ
らをセグメントレジスタ１４４ａ及び１４４ｂの内容と
比較する。合致が認められると、ＬＳＢデコーダ１４８
がアドレスライン３４ａ上のアドレス信号の最下位５ビ
ツトをデコードし、アドレスライン３４ａ上の全アドレ
ス信号のセグメント１４０ａ、または１４０ｂ何れか内
における３２ワードの一方に対応したフラグビット１４
２の一方を選択する。

対応したフラグビット１４２がセットされていれば、入
／出力バッファ１５０が合致したセグメント１４０ａま
たは１４０ｂ内の対応したワードの内容をプログラムバ
ス３４のデータライン３４ｄ上に与え、命令キャッシュ
３６内に記憶された命令コードのアクセスが完了する。

さらに、合致したセグメントレジスタ１４４ａまたは１
４４ｂがＬＲＵスタック１５２のトップによって指され
、合致しなかったセグメントレジスタ１４４ａまた・　
は１４４ｂがＬＲＵスタック１５２のボトムによって指
される。ＬＲＵスタック１５２のボトムによって指され
ているセグメントが両セグメント１４０ａと１４０ｂの
うち古い時点で使用された方で、後述するキャッシュ“
ミス”の場合に交換されセグメントとなる。

用途によっては、セグメント１４０ａ及び１４０ｂ内の
ワードの一部が命令コードでロードされていないことが
ある。そのため、プログラムバス３４のアドレスライン
３４ａ上の最上位１９ビツトがセグメントレジスタ１４
４ａ及び１４４ｂの一方の内容と一致するが、セグメン
トの合致した一方１４０ａまたは１４０ｂ内の最下位５
ビツトに対応したワードが命令コードを含まない可能性
が生じる。この場合には、対応したワード用のフラグビ
ット１４２がセットされていない（すなわち論理状態“
０”を有する）。これは勿論キャッシュ“ミス”で、対
応したアドレスの命令コードが外部メモリ内のアドレス
されたメモリロケーションから読み取られなければなら
ない；つまり人、／出力バッファ１５０が命令コードを
プログラムバス３４のデータライン３４ｄから合致した
セグメント１４０ａまたは１４０ｂ内の対応したワード
内にロードし、対応したフラグビット１４２が論理状態
“１”にセットされる。しかし、上位ビットがセグメン
トレジスタ１４４ａ及び１４４ｂの一方と合致していた
から、セグメントレジスタのうち合致する一方１４４ａ
または１４４ｂがＬＲＵスタック１５２のトップによっ
て指され、セグメントレジスタの他方１４４ａまたは１
４４ｂがＬＲＵスタック１５２のボトムによって指され
る。

プログラムバス３４のアドレスライン３４ａ上の最上位
１９ビツトがセグメントレジスタ１４４ａまたは１４４
ｂの何れの内容とも合致しない場合にも、キャッシュ“
ミス”が生じる。この場合には、ＬＲＵスタック１５２
のボトムによって指されているセグメント１４０ａと１
４０ｂのうち古い時点で使われた方に対応したセグメン
トの一方１４０ａまたは１４０ｂ内の全ワードについて
、フラグビット１４２がリセットされる。

次いで、アドレスライン３４ａ上の最上位１９ビツトが
セグメント１４０ａと１４０ｂのうち古い時点で使われ
た方のセグメントレジスタ１４４ａまたは１４４ｂ内に
記憶され、データライン３４ｄ上の外部メモリから受信
された命令コードがアドレスライン３４ａの最下位５ビ
ツトに対応した“新たな”セグメント内の３２ビツトの
対応する一方内にロードされ、そのフラグビット１４２
が状態“１”にセットされる。新たにロードされた命令
コードを含むセグメントレジスタの一方１４０ａまたは
１４０ｂがＬＲＵスタック１５２のトップによって指さ
れ、他方のセグメントレジスタ１４０ａまたは１４０ｂ
がＬＲＵスタック１５２のボトムによって指されている
。

第２図に示したように、状態レジスタ７１がＣＰＵ１２
内に含まれている。前記したのと別の方法で命令キャッ
シュの動作を制御する３つのビットが状態レジスタ７１
内に含まれている。第１ビツトはキャッシュクリアビッ
トで、これがセットされると全てのフラグビット１４２
をリセットし、命令キャッシュ３６の内容をクリアする
。状態レジスタ７１内の第２の制御ビットはキャッシュ
エネーブルビットで、これがセントされると命令キャッ
シュ３６の動作を可能とし；逆にセットされないと、ア
ドレスライン３４ａのアドレス値と関わりなく全くアク
セスされないように命令キャッシュ３６が動作不能とさ
れる。キャッシュエネーブルビットがセントされてない
期間中、セグメントレジスタ１４４ａと１４４ｂの内容
、フラグビット１４２、及びセグメント１４０ａと１４
０ｂ内のワードそのものは変更不可能である。

状態レジスタ７１内の第３ビツトは、キャッシュフリー
ズビットである。キャッシュフリーズビットがセットさ
れていると、キャッシュ“ヒツト”の場合に命令キャッ
シュ３６からのフェッチだけが許される。しかしキャッ
シュ“ミス”の場合には、フラグビット１４２、セグメ
ントレジスタ１４４ａと１４４ｂ、またはＬＲＵスタッ
ク１５２の変更は一切行われず、命令キャッシュ３６に
影響を及ぼさずに外部メモリからの命令コードのフェッ
チが行われるだけである。

次に第８図を参照して、ＤＭＡコントローラ２２の構造
と動作を説明する。周知なように、直接メモリアクセス
動作は中央処理装置（例えばＣＰＵＩ　２）の干渉なく
、記憶データのブロックを一つのメモリ領域を別のメモ
リ領域へ移動するのに有用である。ここに説明するマイ
クロコンピュータ１０では、外部メモリとオンナンプメ
モリ１６．１８間でデータのブロックを移動するのにも
直接メモリアクセスが有用である。第１及び８図に示す
ように、ＤＭＡコントローラ２２はＤＭＡバス３８と周
辺バス２８に接続され、データをＤＭＡバス３８上にデ
ータを伝送すると共に、周辺バス２８から制御及び出所
／宛先アドレス情報を受け取る。

尚、周辺バス２８は前述したデータバス３０、プログラ
ムバス３４、及びＤＭＡバス３８と同じように、アドレ
ス情報とデータをそれぞれ伝送するアドレスライン２８
ａとデータライン２８ｄを含む。第１図に戻って参照す
れば、周辺バス２８のアドレスライン２８ａとデータラ
イン２８ｄは周辺ボート２６の出力でそれぞれラインＩ
１０　ＡｎとＩｌｏ　Ｄｎに直接接続され、従ってそれ
らに対応することが明らかであろう。従って、周辺バス
２８にアドレスを与えたりそれとデータを交信するため
には、所望のアドレスが周辺ボート２６によって処理さ
れるアドレスに対応したマイクロコンピュータ１０のメ
モリアドレススペース内の値と対応しなければならない
。このため、以下に説明するＤＭＡコントローラ内のメ
モリマツブトレジスタは、前記の第４表に示したメモリ
アドレススペース５ｏｏｏｏｈ〜８００ＦＦＦｈ内にあ
る。

ＤＭＡコントローラ２２は制御レジスタ３００、転送カ
ウンタレジスタ３０２、宛先アドレスレジスタ３０４及
び出所アドレスレジスタ３０６を含み、これらは各々周
辺バス２８のアドレスライン２８ａとデータライン２８
ｄに接続され、マイクロコンピュータ１０のメモリアド
レススペースの特有なアドレスロケーションにマツプ配
分されている。ＤＭＡコントローラ２２は更に、ＤＭＡ
バス３８のデータライン３８ｄに接続されたデータレジ
スタ３０８を含み、ＤＭＡバスのアドレスライン３８ａ
は宛先アドレスレジスタ３０４と出所アドレスレジスタ
３０６に接続されている。制御ロジック３１０が制御レ
ジスタ３００に接続され、制御レジスタ３００内のビッ
トの内容がＤＭＡコントローラ２２の制御を行う。制御
ロジック３１０はラインＤＥＣＲを経て転送カウンタレ
ジスタ３０２に信号を発生し、ラインＺＥＲＯを経て転
送カウンタレジスタ３０２から信号を受信する。また制
御ロジック３１０はラインＬＯＡＤと−ＩＮＣ／ＤＥＣ
Ｒを経て宛先アドレスレジスタ３０４と出所アドレスレ
ジスタ３０６にそれぞれ信号を与え、更にラインＷＲＩ
ＴＥと５ＴＯＰＥを経てデータレジスタ３０８に信号を
与える。所望のメモリ読取／書込動作を行うには、制御
ロジック３１０がコントローラ１４に導かれる読取／書
込信号を発生し、コントローラ１４によるメモリアクセ
ス制御に関連して前述したように、コントローラ１４が
必要な制御信号をメモリ１６．１８及び２０と周辺ポー
ト２４及び２６に発生可能である。

制御レジスタ３００は１１ビツトのアドレス可能レジス
タで、ＤＭＡレジスタ２２を構成するために書き込まれ
る。これらの各ビットは、以下動作の説明と共に詳述す
る。転送カウンタレジスタ３０２は２４ビツトのアドレ
ス可能レジスタで、これには周辺バス２８から、ＤＭＡ
動作で転送されるべき数のメモリロケーションがロード
される。

転送カウンタレジスタ３０２はラインＤＥＣＲ上のパル
スによってデクレメントされ、その内容がゼロに等しい
ときラインＺＥＲＯを経て制御ロジック３１０に信号を
送る。出所アドレスレジスタ３０６と宛先アドレスレジ
スタ３０４は２４ビツトのアドレス可能レジスタで、そ
こから及びそこへデータを転送すべきメモリアドレスを
それぞれ記憶する。出所アドレスレジスタ３０６と宛先
アドレスレジスタ３０４の内容は初め、周辺バス２８の
データライン２８ｄの最下位２４ビツトからロードされ
る。次いで制御レジスタ３００の内容に応じ、出所アド
レスレジスタ３０６と宛先アドレスレジスタ３０４は、
制御ロジック３１０からのラインＩＮＣ／ＤＥＣＲを経
たパルスに応答してインクレメントまたはデクレメント
される。

データレジスタ３０８は、ＤＭＡバス３８のデータライ
ン３８ａからのデータをバッファする一時レジスタであ
る；つまりデータライン３８ｄ上の値がラインＷＲＩＴ
Ｅ上の信号に応じてデータレジスタ３０８内にロードさ
れ、またデータレジスタ３０８の内容がライン５ＴＯＲ
Ｅ上の信号に応じてデータライン３８ｄに与えられる。

ＤＭＡコントローラ２２の動作がマイクロコンピュータ
ＩＯの残部の動作と一貫して制御されるように、制御ロ
ジック３１０は更にコントローラ１４に接続されている
。以下明らかとなるように、ＤＭＡは割込周期され、外
部源からのデータの受−信または送信をＣＰＵ１２、Ｄ
ＭＡコントローラ２２、及び外部源間での衝突を伴わず
に行うことができる。制御レジスタ３００の５ＴＡＲＴ
ビツト３００ａは、論理状態“１”または“０”を有す
るかに応じて、ＤＭＡコントローラ２２の動作をそれぞ
れ動作可能または不能とする。制御レジスタ３００のＴ
Ｃビット３００ｂはレディロジック３１０を制御し、Ｔ
Ｃビット３００ｂが状態“１”にセットされていると、
転送カウンタレジスタ３０２がゼロに達したときＤＭＡ
転送が終了する。同期ビット３００ｃと３００ｄが、転
送データの出所または宛先とのＤＭＡコントローラ２２
の同期化を構成可能とする。制御レジスタ３００内のビ
ット３００ｅ〜３００ｈの内容が、出所及び宛先アドレ
スレジスタ３０４と３０６がインクレメントされるか、
デクレメントされるか、あるいは各転送読取後に変更さ
れないかどうかを決める。ＴＣＩＮＴビット３００１は
状態“ｌ”に設定されると、転カウンタレジスタ３０２
の内容がゼロに達したとき内部割込を生成する。制御ロ
ジック３１０はコントローラ１４に接続されてライン３
１２上に割込信号を発生すると共に、ライン３１４を経
た割込ロジック２５０からの割込アクルジ信号に応答す
る。

ＤＭＡコントローラ２２の制御下で行われるＤ　Ｍ　Ａ
動作は、外部から制御できるように、コントローラ１４
と組合せて割込駆動可能である。コントローラ１４に関
連して前述したように、内部発生割込はコントローラ１
４内の割込ロジック２５０によって受信され処理される
。制御ロジック３１０は更にライン３１３を経て割込要
求信号をコントローラ１４に発生し、またライン３１５
を経て割込要求信号をそこから受信する。ライン３１３
上の割込要求信号は、Ｄ　Ｍ　Ａコントローラが外部装
置から発生されたＤＭＡ関連の割込を待っていることを
示し、ライン３１５上の割込アクティブ信号は、そのよ
うな割込がコントローラ１４によって受信されておりそ
れが処理されるべきことを示している。同期化は、制御
ロジック３１０がＤＭＡ転送サイクル内の所定時点で割
込要求信号を発生し、先へ進む前に割込アクティブ信号
を待つことによって制御される。同期化時点の選択は、
制御レジスタ３００のビット３００Ｃと３００ｄをロー
ドすることでなされる。Ｄ　Ｍ　Ａコントローラ２２に
よって実施可能な同期モードを第５表に列記する。

男ユ」Ｌ−表 ００　　　　割込同期なし ０１　　　　出所同期；割込でＤＭＡ読取；使用可能な
とき書込 １０　　　　宛先同期；使用可能なときＤＭＡ読取；割
込で書込 １１　　　　出所及び宛先同期；割込でＤＭＡ読取；次
の割込で書込 動作時には、転送カウンタレジスタ３０２、宛先アドレ
スレジスタ３０４、及び出所レジスタ３０６にまず所望
の初期状態がロードされる。これらのレジスタ３０２．
３０４及び３０６は各々、マイクロコンピュータ１０に
よって実行される通常のメモリ書込命令を用い、周辺バ
ス２８のアドレスライン２８ａによってアドレス可能で
ある。

各レジスタ３０２．３０４及び３０６における第８図の
暗黙状態では、アドレスされたときそれらレジスタ３０
２．３０４及び３０６のロードを制御する論理をデコー
ドする。制御レジスタ３００もそのメモリロケ−シラン
にアドレスし、ＤＭＡコントローラ２２を所望通り構成
することによってロードされる。制御ロジック３１０は
５ＴＡＲＴビフト３００ａが状Ｂ″１”にセットされる
のに応じて、ＤＭＡコントローラ２２の動作を可能とす
る。

一例として、宛先アドレスレジスタ３０４と出所アドレ
スレジスタ３０６が各転送中に共にインクレメントされ
るように、必要なデータが制御レジスタ３００にロード
されるものとする。またこの例では、選択した同期モー
ドは宛先同期とする。

この例によれば、制御ロジック３１０がまずそこから割
込ロジック２５０への内部割込信号の送信を不能とする
。次に、制御ロジック３１０がラインＬＯＡＤを経て出
所アドレスレジスタ３０６にパルスを発生、出所アドレ
スレジスタ３０６の内容がＤＭＡバス３８のアドレスラ
イン３８ａ上に置かれる。第５及び５ａ図に関連して前
述したメモリアドレシングと同様に、（周辺ボート２４
を介した外部メモリ内もしくはメモリ１６．１８または
２０内の）アドレスされたメモリロケーションが読み取
られる。制御ロジック３１０がデータレジスタ３０８に
接続された５ＴＯＲＥラインにパルスを発し、ＤＭＡバ
ス３８のデータライン３８ｄ上の値をデータレジスタ３
０８にロードする。読取動作後、出所アドレスレジスタ
３０６の内容がラインＩＮＣ／ＤＥＣＲを介し制御ロジ
ック３１０によってインクレメントされる。

制御レジスタ３００で宛先同期モードが選択されている
ため、ここで制御ロジック３１０がライン３１３上に割
込要求信号を発生し、割込ロジック２５０に割込をかけ
る。ＤＭＡ用の割込許可をコントローラ１４が受信する
のに応じて、制御ロジック３１０がＤＭＡ書込動作を開
始し、割込許可のイベントはライン３１５上の割込アク
ティブ信号によってＤＭＡコントローラ２２に転送され
る。従って、制御ｌｌロジック３１０が宛先アドレスレ
ジスタ３０４にＬＯＡＤ信号を与えるのに応じ、宛先ア
ドレスレジスタ３０４の内容がＤＭＡバス３８のアドレ
スライン３８ａ上に与えられる。制御ロジック３１０も
データレジスタ３０８に接続されたＷＲＩＴＥラインに
パルスを発し、データレジスタ３０８の内容がＤＭＡバ
ス３８のデータライン３８ｄ上に与えられる。アドレス
されたメモリロケーションは、コントローラ１４がデー
タレジスタ３０８の内容をアドレスされたロケーション
へ書き込むのに必要な書込制御信号を与えるだけで、前
述したようにアクセスされる。

書込の完了後、宛先アドレスレジスタ３０４の内容がラ
インＩＮＣ／ＤＥＣＲを介し制御ロジック３１０によっ
てインクレメントされ、転送カウンタレジスタ３０２の
内容がラインＤＥＣＲを介し制御ロジック３１０によら
てデクレメントされる。転送カウンタレジスタ３０２の
内容がゼロに達すると、制御ロジック３１０がラインＺ
ＥＲＯを経て信号を受信し、制御レジスタ３００のＴＣ
ＩＮＴビット３０’Ｏｉの状態に応じてライン３１２上
に割込を発生しくあるいは発生せず）、ＤＭＡ動作の完
了をコントローラ１４に通知する。

勿論、転送カウンタレジスタ３０２がゼロに達してもま
たは割込によってＤＭＡ動作が終了していなければ、制
御レジスタ３００の５ＴＡＲＴビツト３００ａが状態“
１”にあるかどうかを制御ロジック３１０が判定し、状
Ｂ“１”にあれば、出所アドレスレジスタ３０６を介し
たＤＭＡ読取によって次のＤＭＡ転送を開始する。

上記の説明から明らかなように、ＤＭＡコントローラは
、最初の出所アドレスから始まるメモリブロック内の一
連のメモリロケーションの内容を、宛先アドレスから始
まるメモリブロック内の一連のメモリロケーションへ転
送するように動作可能である。上述したこの動作はＣＰ
Ｕ１２の介入を必要とせず、またＤＭＡバス３８がＤＭ
Ａ目的用の別個のアドレス及びデータ路を与えるので、
かかるＤＭＡ動作はマイクロコンピュータ１０の平常動
作におけるプログラム及びデータアクセスと同時に生じ
得る。つまりＤＭＡ動作は、マイクロコンピュータ１０
の動作に対して実質上透明に発生可能で、その性能を大
巾に高める。

次に第９図を参照して、周辺バス２８の動作及び各種周
辺機能との交信について説明する。−例として、タイマ
４０、直列ポート４２及びフォーマント変換器４４がこ
こで説明しているマイクロコンピュータｌＯに接続され
た周辺機能である。

これら３種の機能はそれらの構造に応じて一定の交信及
び／又はデータ処理機能を与えるが、各々の周辺機能は
同じ方法で周辺バス２８ひいてはマイクロコンピュータ
１０の残部と交信する。周辺機器４０．４２及び４４は
各々以下説明するように、周辺バス２８によってアドレ
ス可能なメモリマツブトレジスタを用い、マイクロコン
ピュータ１０によって構成及び動作される。尚、ＤＭＡ
コントローラ２２内に含まれるメモリマツプ式レジスタ
の場合と同じく、以下説明する周辺機能内に含まれるメ
モリマツブトレジスタは、第４表に関連して前述した入
／出力アドレススペース８０００００ｈ〜８００ＦＦＦ
ｈ内に存在することを想起されたい。

タイマ４０は、外部制御またはマイクロコンビュータｌ
Ｏの内部制御について所定の時間周期を測定する機能を
果たす。タイマ４０は周辺バス２８のアドレスライン２
８ａに接続されたタイマロジック４００を含み、タイマ
ロジック４００は周辺バス２８のライン２８ａ上のアド
レス信号を評価すると共に、その結果に応じてタイマ４
０内の各種メモリマツブトレジスタへのアクセスを可能
とするように動作可能である。タイマ４０内の各レジス
タ（後述する）は、マイクロコンピュータ１０の単一ア
ドレススペース内のアドレス信号によってアドレス可能
である。タイマ４０内のメモリマフブトレジスタは制御
レジスタ４０２を有し、これには当該分野で周知のごと
く、動作可能／禁止ビットや、タイマ４０がマイクロコ
ンピュータ１０のシステムクロックによって制御され外
部出力を与えるのかあるいは外部クロックパルスによっ
て制御され内部信号を与えるのか等、タイマ４０の動作
を制御するのに必要な幾つかの制御情報が含まれている
。タイマ４０は更にアドレス可能な周期レジスタ４０４
を有し、これにはデータライン２８ｄからタイマ４０に
よって測定すべき時間を指定する値がロードされる。カ
ウンタレジスタ４０６もタイマ４０内に含まれており、
これはシステムクロックまたは外部からラインＴＣＬＫ
を経て受信されるクロックパルスの各パルスによってイ
ンクレメントされる。動作時には、タイマロジック４０
０が周期レジスタ４０４の内容と等しくなったカウンタ
レジスタ４０６の内容に応答し、この時点でタイマロジ
ック４００が制御レジスタ４０２の選択に従って内部割
込信号をコントローラ１４に発生し；制御レジスタ４０
２が外部出力を選択していれば、カウンタレジスタ４０
６の内容が周期レジスタ４０４の内容と等しくなったと
きタイマロジック４００がラインＴＣＬＫ上にパルスを
発生する。

直列ポート４２は当該分野で周知のようにデータを直列
に送受信するが、そこに含まれたメモリマツブトレジス
タを介してマイクロコンピュータ１０によって制御され
る。ポートロジック４２０が直列ポート４２内に含まれ
てその動作を制御し、周辺バス２８のアドレスライン２
８ａ上に与エラれるアドレス信号に応じてポートロジッ
ク内に含まれたメモリマツブトレジスタへのアクセスを
可能とする。直列ポート４２等の直列ポートの構造及び
動作の一例は、１９８６年１１月６日に出願されたテキ
サス・インクレメント社に譲渡された係属中の米国特許
出願通し番号第９２７，８８３号に示されている。直列
ポート４２はタイマ４０と同様制御レジスタ４２２を有
し、これがＣＰＵ１２と直列ポート４２間における送信
レディ及び受信レディ両信号の交信等周知な幾つかの目
的に合わせて直列ポートの構成を可能とする。尚、かか
るレディ信号はポートロジック４２０に対し、ＣＰＵ１
２が周辺バス２８を介して情報のワードを直列ポート４
２へ送信する準備が整っていること、あるいは周辺バス
２８を介して情報のワードを直列ポート４２から受信す
る準備が整っていることをそれぞれ知らせる。制御レジ
スタ４２２は更に、直列ポート４２に接続された外部装
置と制御信号と交信するのにも使える。勿論制御レジス
タ４２２は、必要なビット数及びレジスタ間でアドレス
の独立性が所望かどうかに応じ、複数のアドレス可能レ
ジスタによって実現することもできる。直列ポート４２
は更に送信レジスタ４２４と受信レジスタ４２６を有し
、これらは周辺バス２８を介してアドレス可能で、それ
ぞれデータを送信または受信せしめる。動作時には、マ
イクロコンピュータ１０の残部が制御レジスタ４２２に
アドレスし、データの直列ポート４２による送信準備が
整っていることを指示する。次いでＣＰＵ１２が、送信
レジスタ４２４のアドレスを周辺ハス２８のアドレスラ
イン２８ｄ上に与え、送信レジスタ４２４にロードされ
ているデータを周辺バス２８のデータライン２８ｄ上に
送信せしめる。

その後ポートロジック４２０が当該分野で周知なように
、ラインＦＸＳ上のフレーミング信号等をそこに与えら
れる外部制御信号と連動して、送信レジスタ４２４の内
容の直列送信ラインＤＸ上への直列出力を制御する。逆
に、ポートロジック４２０はラインＤＲから受信レジス
タ４２６へのロードも制御し、受信レジスタ４２６が満
たされたとき内部割込信号を割込ロジック２５０に発生
する。そしてＣＰＵ１２が、受信レジスタ４２６に対応
したアドレスを周辺バス２８のアドレスライン２８ａへ
与えることによって、周辺バス２８のデータライン２８
ｄを介し受信レジスタ４２６の内容を読取可能となる。

フォーマット変換器４４が、一つのデータフォーマット
から別のデータフォーマントへのデータ変換機能を果た
す。周知のＡ法則及びＵ法則変換によるデータの符号化
及び解読は、前出の係属中の米国特許出願第９２７，８
８３号に説明しである。

フォーマット変換器４４はフォーマットロジック４４０
を含み、これが周辺バス２８のアドレスライン２Ｂａ上
のアドレス信号に従ってそこに含まれたメモリマツブト
レジスタへのアクセスを制御すると共に、データに対す
る符号化及び解読機能を行う。フォーマント変換器４４
は更にメモリマノブト制御レジスタ４４２を含み、動作
可能／禁止制御ビット及びＣＰＵ１２からフォーマット
変換器４４へという所望な変換型の選択の交信を行う。

またフォーマット変換器４４はデータを符号化するため
の２つのメモリマツブトレジスタ、つまりエンコード入
力レジスタ４４４とエンコード出力レジスタ４４６を含
む。ＣＰＵ１２アドレスライン２８ａでエンコード入力
レジスタ４４４にアドレスし、符号化すべきデータをデ
ータライン２８ｄ上に書き込みエンコード入力レジスタ
４４４ヘロードすることによって、符号化すべき入力デ
ータを与える。符号化の発生後、ＣＰＵ１２はアドレス
ライン２８ａを介してエンコード出力レジスタ４４６に
アドレスし、周辺バス２８のデータライン２８ｄを経て
符号化データを読み取ることによって、符号化データを
受信できる。

一方、解読データの交信は、同じく周辺バス２８によっ
てアドレス可能なデコード入力レジスタ４４８とデコー
ド出力レジスタ４４９を介し同様の方法で行われる。

周辺バス２８に沿った周辺機器の編成に対する幾つかの
変更は、当業者にとって勿論自明であろう。前述した周
辺バス２８のライン２８ａ上に存在するアドレス信号の
解読は各々の周辺機器で、そこに含まれたロジックつま
りタイマロジック４００、ボートロジック４２０及びフ
ォーマットロジック４４０によってなされる。この解読
方式の代りに、周辺バス２８のアドレスライン２８ａに
接続されたプリデコーダを設け、そこに与えられるアド
レス信号を解読して、周辺バス２８に沿って接続された
個々の周辺機器へ選択情報を伝送するようにしてもよい
。例えば、アドレスライン２８ａ上のアドレスが直列ボ
ート４２に向けられたものであれば、プリデコーダが直
列ポート４２を動作可能とし、その他の周辺機器を動作
禁止とする。そして、ボートロジック４２０が周辺バス
２８のアドレスライン２８ａ上に存在するアドレス信号
の下位ビットを解読し、そこで所望のメモリマツブトレ
ジスタを選択する。

また、周辺バス２８への他のアクセスが試みられていな
ければ、ＣＰＵＩ　２またはマイクロコンピュータ１０
の残部を介入させずに、周辺バス２８に沿った各種の周
辺機器は相互間で交信するように容易に設計可能である
。このような交信の一例は、直列ポート４２から外部装
置への送信前における符号化のため、直列ポート４２か
らフォーマット変換器４４になされるデータの伝送であ
る。当業者であれば、データライン２８ｄを介し周辺機
器間でデータを交信できるように、アドレスライン２８
ａを介して一つの周辺機器を別の周辺機器内のレジスタ
ヘアドレス可能とするアドレス駆動論理を、それら周辺
機器内のロジックに付与可能であろう。

前述した周辺機能の相互接続のために周辺バス２８を使
用することは、周辺バス２８に沿った追加の周辺機能の
単なる減算または加算によって、マイクロコンピュータ
１０を異なる態様に適応させる点で著しい融通性を更に
与える。事実、周辺バス２８は周辺ボート２６の出力で
ラインｌ１０Ａｎとｌ１０Ｄｎに対応しそれに直接接続
されることで、マイクロコンピュータ１０の外部端子へ
直接接続されているため、外部のの周辺機能用に開発さ
れたソフトウェアを、チップ上に備えられ周辺バス２８
に接続された同じ機能を持つマイクロコンピュータ１０
で、はとんどあるいは全く改造を必要とせずに使用し得
る。こうして、新たな周辺機能及び特徴の開発及びデハ
グが、上述したアーキテクチャによって大巾に容易化さ
れる。

以上本発明をその好ましい実施を参照して詳しく説明し
たが、この説明は例示にすぎず、制限の意味で解釈され
るべきでないことが理解されるべきである。また、発明
の実施例の詳細における数多くの変形及び発明の追加の
実施例は自明で、当業者であれば前記の説明を参照して
成し得ることも理解されるべきである。そのような変形
及び追加の実施例は、特許請求の範囲に記載した発明の
精神及び真の範囲内に包含されるものである。

以上の記載に関連して、以下の各項を開示する。

１、　アドレス及びデータ信号を交信するための第１メ
モリバス： アドレス及びデータ信号を交信するための第２メモリバ
ス： 前記第１メモリバスと前記第２メモリバスに接続され、
第１組のアドレス内の値を有するアドレス信号によって
アドレス可能な複数のメモリロケーションを備える第１
メモリ： 前記第１メモリバスと前記第２メモリバスに接続され、
第２組のアドレス内の値を有するアドレス信号によって
アドレス可能な複数のメモリロケーションを備える第２
メモリで、前記第２組のアドレスが前記第１Ｈのアドレ
ス内のどのアドレスとも重複しない： 前記第１メモリバスに接続され、データに対して算術及
び論理的演算を実行する演算論理装置で、前記データが
演算論理装置によって前記第１メモリバス上に与えられ
るアドレス信号に応じて第１メモリバス上に受け取られ
る；及び前記第２メモリバスと前記演算論理装置に接続
され、命令コードに従って前記演算論理装置を制御する
コントローラで、前記命令コードがコントローラによっ
て前記第２メモリバス上に与えられるアドレス信号に応
じて第２メモリバス上に受け取られる；を備えた処理装
置。

２、前記第１メモリバスと前記第２メモリバスに接続さ
れ、前記データ処理装置の外部端子にアドレス信号を与
え且つデータ信号を前記外部端子に与えまたそこから受
け取る周辺ポート；を更に備えた第１項のデータ処理装
置。

３、前記周辺ポートが前記外部端子に第３組のアドレス
内の値を有するアドレス信号だけを与え、前記第３組の
アドレスが前記第１組のアドレスまたは前記第２組のア
ドレスと重複しない第２項のデータ処理装置。

４、前記第１メモリと前記第１及び第２メモリバスに接
続され、前記第１メモリバスによって与えられるアドレ
ス信号と前記第２メモリバスによって与えられるアドレ
ス信号が共に前記第１組の値内にあるとき、前記第１メ
モリを前記メモリバスの一方から分断するためのメモリ
制御ロジックを更に備え、前記分断されるメモリバスの
一方が所定の優先順位に従って決められる第１項のデー
タ処理装置。

５、前記メモリ制御ロジックが前記第２メモリにも接続
され： 更に、前記第１メモリバスによって与えられるアドレス
信号と前記第２メモリバスによって与えられるアドレス
信号が共に前記第２組の値内にあるとき、前記メモリ制
御ロジックが前記第２メモリを前記メモリバスの一方か
ら分断し、前記分断されるメモリバスの一方が所定の優
先順位に従って決められる第４項のデータ処理装置。

６、前記第１メモリバスと前記第２メモリバスに接続さ
れ、前記データ処理装置の外部端子にアドレス信号を与
え且つデータ信号を前記外部端子に与えまたそこから受
け取る周辺ポートを更に備え； 前記周辺ポートが前記外部端子に第３組のアドレス内の
値を有するアドレス信号だけを与え、前記第３ｍのアド
レスが前記第１ｍのアドレスまたは前記第２組のアドレ
スと重複しない第５項のデータ処理装置。

７、前記メモリ制御ロジックが前記周辺ポートにも接続
され； 更に、前記第１メモリバスによって与えられるアドレス
信号と前記第２メモリバスによって与えられるアドレス
信号が共に前記第３組の値内にあるとき、前記メモリ制
御ロジックが前記周辺ポートを前記メモリバスの一方か
ら分断し、前記分断されるメモリバスの一方が所定の優
先順位に従って決められる第６項のデータ処理装置。

８、前記第１メモリと前記第１及び第２メモリバスに接
続され、前記第１メモリバスによって与えられるアドレ
ス信号と前記第２メモリバスによって与えられるアドレ
ス信号が共に前記第１組の値内にあるとき、前記第１メ
モリを前記第２メモリバスから分断するためのメモリ制
御ロジックを更に備えた第１項のデータ処理装置。

９、前記メモリ制御ロジックが前記第２メモリにも接続
され； 更に、前記第１メモリバスによって与えられるアドレス
信号と前記第２メモリハスによって与えられるアドレス
信号が共に前記第２ｍの値内にあるとき、前記メモリ制
御ロジックが前記第２メモリを前記第２メモリバスから
分断する第８項のデータ処理装置。

１０、前記第１メモリがランダムアクセスメモリである
第１項のデータ処理装置。

１１、前記第１メモリが読取専用メモリである第１項の
データ処理装置。

１２、前記第２メモリがランダムアクセスメモリである
第１１項のデータ処理装置。

１３、アドレス及びデータ信号を交信するための第１メ
モリバス； アドレス及びデータ信号を交信するための第２メモリバ
ス； アドレス及びデータ信号を交信するための第３メモリバ
ス； 前記第１、第２及び第３メモリバスに接続され、第１組
のアドレス内の値を有するアドレス信号によってアドレ
ス可能な複数のメモリロケーションを備える第１メモリ
； 前記第１、第２及び第３メモリバスに接続すれ、第２組
のアドレス内の値を有するアドレス信号によってアドレ
ス可能な複数のメモリロケーションを備える第２メモリ
で、前記第２組のアドレスが前記第１組のアドレス内の
どのアドレスとも重複しない； 前記第１メモリバスに接続され、データに対して算術及
び論理的演算を実行する演算論理装置で、前記データ演
算論理装置によって前記第１メモリバス上に与えられる
アドレス信号に応じて第１メモリバス上に受け取られる
；前記第２メモリバスと前記演算論理装置に接続され、
命令コードに従って前記演算論理装置を制御するコント
ローラで、前記命令コードがコントローラによって前記
第２メモリバス上に与えられるアドレス信号に応じて第
２メモリバス上に受け取られる；及び 前記第３メモリバスに接続され、前記第３メモリバスを
介し前記第１及び第２メモリ内のメモリロケーション間
でデータを交信するための直接メモリアクセスコシトロ
ーラで、前記第１及び第２メモリ内のメモリロケーショ
ンが前記直接メモリアクセスコントローラによって前記
第３メモリバス上に与えられるアドレス信号に従ってア
ドレスされる；を備えたデータ処理装置。

１４、前記第１、第２及び第３メモリバスに接続され、
前記データ処理装置の外部端子にアドレス信号を与え且
つデータ信号を前記外部端子に与えまたそこから受け取
る周辺ポートを更に備え；前記周辺ポートが前記外部端
子に第３組のアドレス内の値を有するアドレス信号だけ
を与え、前記第３組のアドレスが前記第１組のアドレス
または前記第２組のアドレスと重複しない；及び 前記直接メモリアクセスコントローラが前記第３メモリ
バスを介し、前記周辺ポートと前記第１及び第２メモリ
内のメモリロケーションとの間でデータを交信する第１
３項のデータ処理装置。

１５．前記第１メモリと前記第１及び第３メモリバスに
接続され、前記第１メモリバスによって与えられるアド
レス信号と前記第３メモリバスによって与えられるアド
レス信号が共に前記第１組の値内にあるとき、前記第１
メモリを前記第２メモリバスまたは前記第３メモリバス
から所定の優先順位に従って分断するためのメモリ制御
ロジックを更に備えた第１４項のデータ処理装置。

１６、前記メモリ制御ロジックが前記周辺ポートにも接
続され； 更に、前記第１メモリバスによって与えられるアドレス
信号と前記第３メモリバスによって与えられるアドレス
信号が共に前記第３の値内にあるとき、前記メモリ制御
ロジックが前記周辺ポートを前記第１メモリバスまたは
前記第３メモリハスから所定の優先順位に従って分断す
る第１５項のデータ処理装置。

１７、前記メモリ制御ロジックが前記第３メモリにも接
続され； 更に、前記第１メモリバスによって与えられるアドレス
信号と前記第３メモリバスによって与えられるアドレス
信号が共に前記第２組の値内にあるとき、前記メモリ制
御ロジックが前記第２メモリを前記第１メモリバスまた
は前記第３メモリバスから所定の優先順位に従って分断
する第１６項のデータ処理装置。

１８、計算集中的な用途向けに特に設計されたマイクロ
コンピュータが開示される。マイクロコンピュータはオ
ンチップのＲＡＭ　（１６，１８）ＲＯＭ（２０）を含
み、外部及び入／出力機能へのアクセス用の周辺ボート
（２４と１８）を有する。またマイクロコンピュータは
、補助演算論理装置と並列な浮動小数点式乗算器を備え
た中央処理装置（１２）を有し、複数のレジスタを多重
アキュミュレータとして使用する。中央処理装置（１２
）は更に相互に並列な２つの補助演算処理装置を含み、
これらは各々メモリバス（３０）内の各組のアドレスラ
イン（３０Ａ、３０Ｂ）に接続され、従って２つの補助
演算処理装置は２つの別々なメモリアドレスを並列に発
生する。メモリバスは、ＲＡＭ（１６，１８）とＲＯＭ
（２０）及び中央処理装置（１２）に接続された一組の
データライン（３０Ｄ）も含む。、ｔン−Ｊ−ｔプ（７
）ＲＡＭ　（１６，１８）とＲＯＭ（２０）は２ｍのア
ドレスライン（３０Ａ。

３０Ｂ）に時開多重的な方法で応答し、データラインを
介したメモリアクセスをシステムクロックサイクル毎に
２回与える。第２のメモリバス（３４）もオンチップの
ＲＡＭ（１６，１８）とＲＯＭ　（２０）及び周辺ボー
ト（２４，２６）に接続され、前記第１のメモリバス（
３０）を介したメモリエレメントの一つへのアクセスが
第２のメモリバス（３４）を介した前記メモリエレメン
トの別の一つへのアクセスと同時に且つ独立に発生可能
である。オンチップメモリと外部メモリは全て単一のメ
モリアドレススペース内にマツプ割り当てされ、２つの
メモリバスを介したプログラム及びデータ両方の同時フ
ェッチ、あるいは同一サイクル中における第１の時間多
重化バス（３０）を用いたプログラム及びデータ両方の
フェッチを可能とする。メモリマツブト入／出力機能が
オンチップの周辺機器（４０，４２及び４４）によって
実施され、これら周辺機器はマイクロコンピュータの周
辺ボートの一つ（２６）に接続されている。周辺バス（
２８）が、マイクロコンピュータの構成において多大の
融通性を可能とする。

【図面の簡単な説明】

第１図は本発明に従って構成されたマイクロコンピュー
タのブロック電気線図；第２図は第１図のマイクロコン
ピュータの中央処理装置のブロック電気線図；第２ａ図
は第２図の中央処理装置内に具備された補助演算論理装
置のプッロク電気線図；第２ｂ図及び２０図は第１図の
マイクロコンピュータによって実施可能な循環アドレッ
シングモードで有用な幾つかの計算のフロー図；第３図
は第１図のマイクロコンピュータの周辺ポートのブロッ
ク電気線図；第４図は第１図のマイクロコンピ二一タの
コントローラのブロック電気線図８第４ａ図は第４図の
コントローラによって実施される命令コードのパイプラ
イン化を例示するタイミング図；第５図は第１図のマイ
クロコンピュータ内における各種メモリエンティティへ
のアクセスの仲裁において有用な、第４図のコントロー
ラ内のロジックの概略電気線図；第５ａ図は第１図のマ
イクロコンピュータ内で実施されるメモリアクセスのタ
イミング図で、第５図のロジックの動作を例示する図；
第６ａから６ｄ図は第１図のマイクロコンピュータ各部
のブロック電気線図で、例示命令の実行の異なる時点で
のスナップショットをそれぞれ示す図；第７図は第１図
のマイクロコンピュータの命令キャッシュのブロック電
気線図；第８図は第１図のマイクロコンピュータのＤＭ
Ａコントローラのブロック電気線図：及び第９図は第１
図のマイクロコンピュータの周辺モジュール及び周辺バ
スのブロック電気線図である。 １０・・・データ処理装置（マイクロコンピュータ）、
１２・・・中央処理装置（ＣＰ　Ｕ）、１４・・・コン
トローラ、１６．１８．２０・・・第１／２メモリ　（
１６，１８；ＲＡＭ、２０；ＲＯＭ）、２２・・・直接
アクセスメモリ（ＤＭＡ）コントローラ、２４．２６・
・・周辺ポート、２８・・・周辺バス、３０・・・第１
メモリ（データ）バス、３０ａ、３０ｂ・・・アドレス
ライン、３０ｄ・・・データライン、３４・・・第２メ
モリ（プログラム）バス、３８・・・第３メモリ（ＤＭ
Ａ）バス、４０．４２．４４・・・オンチップ周辺機器
、４６・・・乗算機、４８・・・演算論理装置（ＡＬＵ
）　、５０・・・データレジスタ、５０ａ、５０ｂ・・
・補助演算論理装置（ＡＲＡＵ）　、２０６・・・メモ
リ制御（仲裁）ロジック。

Claims (1)

1. 【特許請求の範囲】 アドレス及びデータ信号を交信するための第１メモリバ
   ス； アドレス及びデータ信号を交信するための第２メモリバ
   ス； 前記第１メモリバスと前記第２メモリバスに接続され、
   第１組のアドレス内の値を有するアドレス信号によって
   アドレス可能な複数のメモリロケーションを備える第１
   メモリ； 前記第１メモリバスと前記第２メモリバスに接続され、
   第２組のアドレス内の値を有するアドレス信号によって
   アドレス可能な複数のメモリロケーションを備える第２
   メモリで、前記第２組のアドレスが前記第１組のアドレ
   ス内のどのアドレスとも重複しない； 前記第１メモリバスに接続され、データに対して算術及
   び論理的演算を実行する演算論理装置で、前記データが
   演算論理装置によって前記第１メモリバス上に与えられ
   るアドレス信号に応じて第１メモリバス上に受け取られ
   る；及び 前記第２メモリバスと前記演算論理装置に接続され、命
   令コードに従って前記演算論理装置を制御するコントロ
   ーラで、前記命令コードがコントローラによって前記第
   ２メモリバス上に与えられるアドレス信号に応じて第２
   メモリバス上に受け取られる；を備えたデータ処理装置
   。