JPS6057605B2

JPS6057605B2 - マイクロコンピュ−タ回路

Info

Publication number: JPS6057605B2
Application number: JP53110425A
Authority: JP
Inventors: 和昭真弓; 隆坂尾; 良明大松; 敏明鈴木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1978-09-07
Filing date: 1978-09-07
Publication date: 1985-12-16
Also published as: JPS5537651A

Description

【発明の詳細な説明】本発明は倍長処理を容易にしたマイクロコンピュータ回
路に関するものである。

マイクロコンピュータ（以下、マイコン）を分類する時
に、演算転送処理ビット長によつて分けることがある。

一般にはＡｌ．Ｕの処理ビット長で決まつているが、Ａ
ＬＵの処理ビット倍長の演算転送ができるマイコンもあ
る。例えばＡＬＵが４ビットで８ビットの演算転送も行
なえるものがある。このＡＬＵのビット長と演算転送処
理ビット長の関係はデータバスの構成に大きく依存する
。データバス構成でマイコンを分類すると、低速用の１
バス構成、高速用の３バス構成、これらの中間に位置す
る２バス構成に分けられる。１バス構成の一例を第１，
第２図に示す。

１バス構成においては、基本命令を実行するために５ク
ロックサイクル必要になる。

タイミングＣ１〜Ｃ５で１マシンサイクルになる。例え
ばレジスタ８１と、レジスタＢ８２を演算してレジスタ
Ｃ８３にストアする命令を考えてみる。Ｃ１で命令ＲＯ
Ｍアクセスを行ない命令をフエツチする。Ｃ２で命令の
デコードをする。Ｃ３でレジスタＡ８ｌをバス８９に出
力し、データラッチＡＬＴ（以下、ＡＬＴ）８５にラッ
チする。Ｃ４でレジスタＢ８２をバス８９に出力し、デ
ータラッチＢＬＴ（以下、ＢＬＴ）８６にラッチする。
Ｃ５でＡＬＴ８５とＢＬＴ８６を，ＡＬ．Ｕ８７で演算
し、バス８９に出力するとともに、レジスタＣ８３にラ
ッチして命令実行を終える。他の例として、レジスタＡ
８ｌと、レジスタＢ８２を交換する命令を考える。

この命令の実行には待避レジスタ８８を使用する。まず
、１マシンサイクル目ではレジスタＡ８ｌを待避レジス
タ８３に転送する。２マシンサイクル目ではレジスタＢ
８２をレジスタＡ８ｌに転送する。

３マシンサイクル目では待避レジスタ８８をレジスタＢ
８２に転送して命令実行を終える。

この１バス構成のマイコンの特徴としては１基本命令実
行に５クロックサイクル必要である。

２ＲＡＭのデータビット長がプログラムカウンタ（以下
、ＰＣ）のビット長と比較して少ないとき、サブルーチ
ンコール、リターン命令実行マシンサイクルが増える（
特に４ビットマイコン）。

３レジスタ問のデータを交換する命令実行時には待避レ
ジスタに加え、１コシンサイクル余分に必要になる。

４ＡＬＵの処理ビット長が、命令ＲＯＭのデータビット
長と比較して少ないとき、命令ＲＯＭデータ参照命令の
実行マシンサイクルが増える。

５ＲＡＭアドレス修飾をデータバスを介して行なうとき
、バスのビット長よりもＲＡＭアドレスビット長が大き
いとき、実行マシンサイクルが増える。

次に、３バス構成の一例を第３図，第４図に示す。

３バス構成においては、基本命令を実行するために３ク
ロックサイクル必要になる。

タイミングＣ１〜Ｃ３で１マシンサイクルになる。

Ｃ１で命令Ｒ（）Ｍアクセスを、Ｃ２で命令デコードを
行なう。Ｃ３で必要なレジスタ９１〜９４をデータバス
ＬＢ，ＵＢ９７，９８に出力するとともに、ＡＬ，Ｕ９
５に入力する。さらにＡＬＵ９５の演算結果をデータバ
対８９９に出力するとともに必要なレジスタ９１〜９４
にストアして命令実行を終える。この３バス構成のマイ
コンの特徴は基本命令実行が３クロックサイクル必要な
ことである。

他は、前述１バス構成の特徴２〜５と同様である。前述
した１バス構成と、３バス構成の中間に位置するものが
２バス構成である。次にこの２バス構成の一例を第５，
第６図に示す。２バス構成においては、基本命令を実行
するために４クロックサイクル必要になる。

タイミングＣ１〜Ｃ４で１マシンサイクルになる。Ｃ１
で命令Ｒ′０Ｍアクセスを、Ｃ２で命令のデコードを行
なう。Ｃ３で必要なレジスタ１０１〜１０４をデータバ
スＬＢ，［３１０７，１０８に出力するとともに、ＡＬ
，ＵｌＯ５に入力する。さらにＡＬＵｌＯ５の演算結果
をＡＬ，ＴｌＯ６にラッチする。Ｃ４でＡＬＴｌＯ６を
、データバスＵＢｌＯ８に出力するとともに、レジスタ
ＣｌＯ３にストアして命令実行を終える。この２バス構
成のマイコンの特徴は基本命令実行が４クロックサイク
ル必要なことである。

この基本命令実行に必要なりロック数は１バス構成が最
も多く必要て５サイクル、３バス構成が最も少なく３サ
イクルである。従つて２バス構成は１バス構成と、３バ
ス構成の中間の処理速度になる。

これらの従来例の構成においては共通した短所１がある
。

第１にはＲＡＭの処理ビット長が固定されているため、
演算転送処理ビット長を倍にして使用する時（以下、倍
長演算転送処理と記す）が不便である。第２にはレジス
タ間のデータ交換命令を実行行するときに、待避レジス
タが必要なことである。すなわち倍長演算転送処理と、
レジスタ間の交換処理が難点であつた。本発明は１バス
構成と３バス構成の両者の長所を盛り込んだ２バス構成
に於て、倍長演算転送処理と、レジスタ間の交換が容易
となるバス構成の−マイコンを実現することを目的にす
る。

本発明の概略構成は、データバスＬＢ（以下ＬＢ）と、
データバスＵＢ（以下、ＵＢ）の２バス構成になつてい
る。

そしてそれぞれのＵＢ，ＬＢはＡＬ，Ｕ処理ビット長で
ある。またプログラムカウンタ（以下、ＰＣ）●命令Ｒ
ＯＭ●ＲＡＭ●スタックポインタ（以下、ＳＰ）・Ａ
ＬＵはＵＢ，ＬＢの両方のバスにアクセスするよう接続
し、倍長転送が行なえる。またＵＢ，ＬＢの両方に分け
て接続し、レジスタ間の倍長転送も行なうことができる
。また部にはレジスタＸ（以下、Ｘレジスタ）レジスタ
Ｅ（以下、Ｅレジスタ）を接続する。一方、ＬＢには、
レジスタＹ（以下、Ｙレジスタ）、レジスタＡ（以下、
Ａレジスタ）を接続する。さらに、レジスタ間の交換を
容易にするため、ＡＬ，Ｕの入力にＡＬＵの入力禁止回
路とデータラッチＢＬＴ（以下、ＢＬＴ）と、ＡＬ．Ｕ
の出力にデータラッチＡＬＴ（以下、ＡＬＴ）を設ける
。このＡＬＴとＢＬＴを使つて倍長転送とレジスタ間の
交換を容易にしている。本発明の特徴はそのＢＬＴから
ＵＢ，ＬＢにデータを出力する構造およびＰＣとＲＡＭ
を同時に倍長転送できるようにして、サゴルーチンコー
ルリターンを容易にする構造にある。以下、本発明の実
施例を図面を用いて説明する。

第７図は本発明による２バス構成を用いたマイクロコン
ピュータのブロック図である。

１，２，３は次に実行すべきアドレスを示すプログラム
カウンタＰＣで、ＰＣＨｌ，ＰＣＭ２，ＰＣＬ３は、そ
れぞれプログラムカウンタの上位、中位、下位であり、
それぞれが４ビットで構成され、合わせて１２ビットの
プログラムカウンタである。

４はプログラムカウンタのデータか、データバスＵＢ２
９、ＬＢ３Ｏのデータかをセレクトして、ＲＯＭアドレ
スデータへ、ト、チとしてラッチするＲＯＭアドレスラ
ッチ回路、５は実行すべき命令が格納されたプログラム
用メモリである命令ＲＯＭ、６は命令ＲＯＭ５からの命
令語を命令実行サイクルの間保持する命令レジスタ、７
は命令レジスタ６より与えられる命令語を解読して、命
令に応じた制御信号を各回路に与える命令デコーダ、８
は主レジスタとして使用するＡレジスタであり、データ
バスＬＢ３Ｏに接続されている。

９は補助レジスタとして使用するＥレジスタであり、デ
ータバスＵＢ２９に接続されている。

１０はデータバスＵＢ２９，ＬＢ３Ｏより与えられるア
ドレスデータリ，ヌをラッチして、ＲＡＭｌｌに与える
ＲＡＭアドレスラッチ回路、１１はデータ用メモリであ
るＲＡＭｌｌ２はＲＡＭｌｌの読出し書込みを４ビット
単位で行なうのか、８ビット単位で行なうのかを制御し
、４ビット単位で行なう時にはＵＢ２９，ＬＢ３Ｏどち
らかのデータバスを・用いるのかをセレクトするＲＡＭ
読み出し、書き込み制御回路である。

１３は補助レジスタとして使用するＹレジスタであり、
データバスＬＢ２９に接続されている。

１４は補助レジスタとして用いるＸレジスタであり、デ
ータバスＵＢ３Ｏに接７続されている。

１５はサブルーチンコール命令や、割込み処理時にプロ
グラムカウンタの値を待避しているＲＡＭのスタック領
域のアドレスを示すスタックポインタ（ＳＰ）であり、
データバスＵＢ２９，ＬＢ３Ｏに接続されている。

１６は他のフ機器とのデータ及び制御信号の送受を行な
う入出力回路１１０、１７，１８，１９はプログラムカ
ウンタ１，２，３のアドレスデータへ，ト，チと、デー
タバスＵＢ２９，ＬＢ３Ｏのデータとをセレクトして、
ＲＯＭアドレスラッチ回路４と、プ口グラムカウンタ１
，２，３に与えるマルチプレクス回路、２０はデータバ
スＵＢ２９，ＬＢ３Ｏのデータを入力とし、ビット並列
で論理演算を行なう論理演算ユニット（ＡＬＵ）である
。

２１は．Ａｌ．Ｕ２Ｏの演算結果により、セット、リセ
ットされるキャリー及びゼロフラッグＣＺであり、キャ
リーフラッグは演算時に必要に応じて、７１１ｄ−Ｕ２
Ｏにも入力される。

２２，２３はデータバスＵＢ２９，ＬＢ３Ｏをセレクト
するマルチプレクス回路、２４はデータバスＵＢ２９，
ＬＢ３ＯのデータがＡＬＵ２Ｏに入力されるのを禁止す
る入力禁止回路、２５，２６はラッチ回路であり、，Ａ
ｌ．Ｔ２５はＡＬＵ２Ｏの出力を、ＢＬＴ２６はＭＰＸ
２３でセレクトされたデータバスＵＢ，ＬＢのデータを
ラッチする。

２７はＡＬＴ２５，ＢＬＴ２６のラッチ出力をそれぞれ
どちらのデータバスＵＢ，ＬＢに転送するかを選択して
駆動するバスドライバー、２８は命令レジスタ６よりプ
ログラムカウンタＰＣＨｌのマルチプレクス回路ＭＰＸ
ｌ７に接続されたデータバスＩＲＬである。

２９はデータバスＵＢ２９であり、Ｅレジスタ９、Ｘレ
ジスタ１４、ＲＡＭ読出し書込み回路１２、ＲＡＭアド
レスラッチ１０の上位４ビット、スタックポインタＳＰ
ｌ５の上位４ビット、プログラムカウンタＰＣＭｌ２、
命令ＲＯＭ５出力上位４ビット、マルーチプレクス回路
ＭＰＸｌ８，２２，２３と、バス◆ドライバー２７が接
続されている。

３０はデータバスＬＢ３Ｏであり、Ａレジスタ８、Ｙレ
ジスタ１３、ＲＡＭ読出し書込み回路１２、ＲＡＭアド
レスラッチの下位４ビット、入出丁力回路１６プログラ
ムカウンタＰＣＨｌ，ＰＣＬ３，スタックポインタＳＰ
ｌ５の下位４ビット、命令ＲＯＯＭ５出力下位４ビット
、マルチプレクス回路ＭＰＸｌ７，ｌ９，２２，２３と
、バスドライバー２７が接続されている。

３６は動作に必こ要なりロックタイミングを発生するク
ロック回路であり、Ｓφ〜Ｓ３までの４層のクロックタ
イミングで、基本的な１マシンサイクルである。

次に信号を説明する。イ，口は命令ＲＯＭ５の出力であ
り、ＲＯＭＤＵイは上位４ビットデータ、ダＲＯＭＤＬ
口は下位４ビットデータであり、必要に応じてデータバ
スＵＢ２９，ＬＢ３Ｏに転送される。ハは命令レジスタ
６の下位４ビットデータであり、ジャンプ命令、サブル
ーチンコール命令などを、アドレス指令命令時にマルチ
プレクス回路ＭＰＸｌ７を介して、プログラムカウンタ
ＰＣＨｌと、ＲＯＭアドレスラッチ回路４に転送する。

二，ホはデータバス信号であり、二はデータバスＩの信
号、ホはデータバスＬＢの信号であり、それぞれ４ビッ
ト長の構成である。へ，卜，チはＲＯＭ５に与えるため
のアドレスデータであり、ＲＯＭＡＨ，ＲＯＭＡＭ，Ｒ
ＯＭＡＬはそれぞれアドレノスデータの上位、中位、下
位であり、それぞれが４ビット単位で構成され、合わせ
て１２ビットのアドレスデータである。リ，ヌはＲＡＭ
ｌｌのアドレスデータであり、ＲＡＭＡＵりはデータバ
スＵＢ２９よりＲＡＭアドレスラッチ回路１０に取り込
むＲＡＭアドレスデータの上位４ビットであり、ＲＡＭ
ＡＬヌはデータバスＬＢ２９よりＲＡＭアドレスラッチ
回路１０に取り込むＲＡＭアドレスデータの下位４ビッ
トである。

ＲＡＭｌｌはアドレス指定を８ビットで行なつており、
４ビット単位のデータなら、最大２５６まで（ニブル）
まで、８ビット単位のデータなら、最大１２８（バイト
）までアドレス指定ができ、データを格納できる。

ル，ヲは８ビットで構成されたスタックポインタ１５の
データであり、ＳＰＤＵルは上位４ビットであり、デー
タバスＵＢ２９に転送される。ＳＰＤＬヲは、スタック
ポインタＳＰｌ５の下位４ビットデータであり、データ
バスＬＢ２９に転送される。次にこのマイコンの基本的
な動作タイミングを第８図に基き述べる。

このマイコンはタイミングＳφ，Ｓｌ，Ｓ２，Ｓ３の４
クロックサイクルをもつて、１マシンサイクルを構成す
る。タイミングＳφでは命令ＲＯＭ５のデータフエツチ
・アワセスを行なう。タイミングＳ１では命令デコーダ
７のアクセスを行なう。タイミングＳ２ではＲＡＭｌｌ
のアドレスラッチと、スタックポインタＳＰｌ５をデク
レメントする。タイミングＳ３ではＲＡＭｌｌ、レジス
タのデータをデータバスＵＢ，ＬＢに出力するとともに
、ＡＬ，Ｔ２５，ＢＬＴ２６，ＰＣｌ，２，３、命令Ｒ
ＯＭアドレスラッチ回路４にラッチされる。

また、Ｓ３ではスタックポインタ１５のインクレメント
も同時に行なう。タイミングＳφではＡｌ．Ｔ２５，Ｂ
ＬＴ２６，ＰＣｌ，２，３をデータバスＵＢ，ＬＢに出
力するとともに、ＲＡＭｌｌ，レジスタにラッチする。
以上で基本命令実行の１マシンサイクルを終えるが、こ
のタイミングＳφの時、次に実行すべき命令のフエツチ
アクセスを行なう。

すなわち、Ｓφにおいては、命令実行のタイミングの一
部と、命令フエツチのタイミングがオーバラップしてい
る。一言で言えば、ＳφとＳ１で命令アクセスを、Ｓ２
でＲＡＭアドレス修飾を、Ｓ３とＳφで演算転送処理を
行なつている。次に本発明の構成の中から特徴となる部
分を抜粋して説明する。

まず第１０図は、ＡＬ，Ｔ，ＢＬＴのバスドライバは、
第７図バスドライバ２７の内部を詳細に示したもので、
２５はＡＬＴ，２６はＢＬＴである。２７は制御信号Ｃ
ＡＢｌ，ＣＡＢ２，ＳφによつてＡＬＴ２５，ＢＬＴ２
６を選択的にＵＢ，ＬＢに出力制御して成るバスドライ
バーである。

３１，３３はマルチプレクサ、３３，３４はバスドライ
バゲートである。

３５はＡＬ，Ｔ２５，ＢＬＴ２６のデータをＳφのタイ
ミングで出力するためのＮ１ゲートである。

本回路はＡＬＴ２５，ＢＬＴ２６の両ラッチをタイミン
グＳＯでバスＵＢ（５ＬＢに出力制御するとき、マイコ
ンの命令制御デコーダよりの制御信号ＣＡＢｌ，ＣＡＢ
２によつて実行する。

ＣＡＢｌ，ＣＡＢ２の制御動作説明を第１１図に示す。

同図においてＣＡＢ２，ＣＡＢｌ＝（Ｌ．Ｌ）はタイミ
ングＳφでＡＬＴ−＋ＬＢ，ＢＬＴ→ＵＢを実行する。
またＣＡＢ２，ＣＡＢｌ＝（Ｌ，Ｈ）はタイミングＳφ
でＡＬＴ→ＵＢ，ＡＬＴ−＋ＬＢを実行する。次にＲＡ
Ｍｌｌの読出し、書込み制御回路部１２を第９図て説明
する。

ＲＡＭｌｌのアドレスはタイミングＳ２にデータバスＵ
Ｂ，ＬＢの値をＲＡＭアドレスラッチ回路１０に、取り
込むことによつて指定される。このとき、ＵＢ，ＬＢに
は命令によつてＸレジスタ１３及びＹレジスタ１４の対
，ＳＰレジスタ１５、あるいは直接番地指定時における
命令ＲＯＭ５の読出しデータが乗せられている。

Ｒ，ＡＭｌｌの内部構造は、奇数番地ＲＡＭと偶数番地
Ｒ，ＡＭとに分割され，１マシンサイクル中は、奇数，
偶数番地のＲＡＭ（本実施例においては８ビット）がア
クセスされる。

ＲＡｒ！１読出し書込み制御回路１２がＲＡＭ構成の特
徴となるところであり、この回路によつて、ＵＢ，ＬＢ
の各バスに対する４ビットの読出し、書込み，及びＵＢ
，ＬＢを対として扱う８ビット単位の読出し，書込みを
行う。マイクロコンピュータの命令制御デコーダよりの
制御信号ＣＲＡｌ，ＣＲＡ２，ＣＲＡ３，及びＣＲＡ４
によつて、４ビット単位の読出し、書込み、及び８ビッ
ト単位の読出し、書込みを行う。

以下ＣＲＡｌ〜ＣＲＡ４の説明を行う。

ＣＲＡｌ，ＣＲＡ２によつて読出し書込み制御を行う。
その制御モードを第１２図に示す。ＣＲＡ３，ＣＲＡ４
によつて、４ビット，８ビット単位かのビット幅の制御
を行う。その制御モードを第１３図に示す。以下例をあ
げて制御モードの説明をする。

ＡＣＲＡ４，３，２，ｌ＝（Ｌ，Ｌ，Ｌ，Ｌ）タイミン
グＳ３でＲＡＭｌｌの８ビット単位（奇数，偶数番地）
の読出しを行い、タイミングＳφでデータバスＵＢ，Ｌ
Ｂ上の値をＲＡＭｌｌへ書き込む。

このとき、ＲＡＭアドレスラッチ回路１０の最下位ビッ
トは無効である。また８ビット単位の読出し書込みの際
のＵＢ，ＬＢと奇数，偶数番地Ｒ，ＡＭの対応は■←→
奇数番地，ＬＢ←→偶数番地のようになる。ＢＣＲＡ４
，３，２，ｌ＝（Ｌ，Ｈ，Ｈ，Ｌ）タイミングＳφでＵ
Ｂの内容をＲＡＭｌｌに書込む。

ＲＡＭｌｌの奇数番地へ書込むか、偶数番地へ書込むか
は、ＲＡＭアドレスラッチ回路１０の最下位ビットで定
められる。その対応は、最下位ビツトニ０偶数番
地最下位ビツトニ１奇数番地となる。

次に本発明の回路例を説明する上で必要な命令を第１４
図に示す。

以下、各命令の動作説明を行う。ＡＳＴＹ命令Ａレジスタ８の内容をＹレジスタ１３へ転送する。

ＢＬＸＹ命令Ｘレジスタ１４の内容をＥレジスタ９へ転送し，Ｙレジ
スタ１３の内容をＡレジスタ８へ転送する。

。ＥＸＥ命令Ａレジスタ８の内容をＥレジスタ９の内容と
交換する。

ＤＡＤＤ命令Ａレジスタ８の内容と、ｘレジスタ１４及
びＹレジスタ１３で指定されるＲＡＭｌｌの内容を加算
し，Ａレジスタ８へ格納する。

ＥＳ゛ｍ命令Ｅレジスタ９及びＡレジスタ８の内容をＸレジスタ１４
及びＹレジスタ１３の上位７ビットで指定される１語８
ビット構成と見なされるＲ，ＡＩｌ！４１１の番地へ格
納される。

ＦＬＤ命令命令語の２語目をＲＡＭｌｌのアドレスとし、アドレス
されたＲＡＭｌｌの内容をＡレジスタ８へ転送する。

ＧＪＭＰ命令命令語の１語目の下位４ビットをＰＣＨｌへ、命令語の
２語目の上位４ビットをＰＣＭ２へ、下位４ビットをＰ
ＣＬ３へ転送し、無条件分岐を行う。

ＨＲＤＴＢＬ命令ＲＯＭ５のアドレスとして、上位４ビットに、実行しよ
うとしているＲＤＴＢＬ命令があるＰＣＨを、ＰＣＭ（
５ＰＣＬの下位８ビットに、レジスタＥ９及びレジスタ
Ａ８の内容をもつて定め、その番地の上位内容をＥレジ
スタ９へ、下位内容をＡレジスタ８へ転送する。

ＩＣＡＬ．Ｌ命令サブルーチン，コール命令である。

ＰＣＨ，ＰＣＭ，及びＰＣＬへの分岐番地の転送はＪＭ
Ｐ命令と同じ。

ＣＡＬＬ命令の２語目の次のアドレスをサブルーチンよ
りの戻り番地として、ＲＡＭｌｌに設定されるスタック
領域へ書，込む。ＪＲＥＴ命令ＲＡＭｌｌに設定されたスタック領域より、ＰＣＨ，Ｐ
ＣＭ，及びＰＣＬへサブルーチンの戻り番地を戻す。

前述した命令を用いて、以下に各クロックタイミングＳ
φ〜Ｓ３ごとに、第７図に示した本発明の実施例の動作
を説明する。

説明する命令は次の通りである。

ｓ′ＲＹ命令ＬＸＹ命令ＥＸＥ命令ＡＤＤ命令Ｓｎ３命令ＬＤ命令ハ伊命令ＲＤＴＢＬ命令ＣＡＬ．Ｌ命令ＲＥＴ命令ＳＴＹ命令ＡレジスタのデータをＹレジスタに転送する命令であり
、キャリ，ゼロフラッグは影響されない。

また命令実行サイクルは、１バイト１サイクルである。
Ｓφ：ＲＯＭアドレスラッチ回路４に直前の命令サイ
クルＳ３でラッチされたＰドレスデータへ，ト，チが
、ＲＯＭ５に与えられ、ＳＴＹ命令がアクセスされる
。

ＳｌＲＯＭ５よりの出力、ＲＯＭＤＵイ、ＲＯＭＤＬ口
が、命令レジスタにフエツチされて、命令デコーダ７
に与えられ、解読されて命令実行に必要な制御信号を
各回路へ送出開始するための命令デコーダ７のアクセ
ス期間である。

Ｓ２：プログラムカウンタＰＣＭ２とＰＣＬ３内でイ
ンクレメントを実行する。

Ｓ３Ａレジスタ８はデータをＬＢ３Ｏに転送する。

ＭＰＸ２２はＬＢ３ＯのデータホをＡＬＵ２Ｏに与え
、ＡＬＵ２Ｏの一方の入力は入力禁止回路によりデー
タφが入力される。

ＡＬ．Ｕ２Ｏの論理モードは０Ｒであるので、ＡＬＴ２
５にＬＢ３Ｏのデータホとデータφが０Ｒ論理後ラッ
チされる（以下転送モードと記す）。

従つて、Ａレジスタ８のデータが、ＬＢ３ＯとＭＰＸ２２とＡＬＵ２Ｏを介して、ＡＬ，
Ｔ２５に転送される。

Ｓφ：ＡＬＴ２５のデータがバスドライバー２７を介し
てＬＢ３Ｏに転送され、Ｙレジスタ１３がＬＢ３Ｏの
データホを取込む。

以上により、Ａレジスタのデータを、Ｙレジスタに
転送するＳＴＹ命令の実行が完了する。

またＳ２でイソクレメントされたプログラムカウン
タのアドレスデータにより次のアドレスの命令をア
クセスする。

ＢＬＸＹ命令Ｘレジスタ１４のデータをＥレジスタ９へ、Ｙレジスタ
１３のデータをＡレジスタ８に、それぞれのデータを同
時に転送する命令である。

この命令によりキャリー，ゼロフラッグは影響されない
。またＬＸＹ命令実行サイクルは、１バイト１サイクル
である。Ｓφ：命令ＲｎＭ５より、ＬＸＹ命令がアク
セスされる。

ＳｌＬＸＹ命令の命令デコード●アクセス期間。

Ｓ２プログラムカウンタのＰＣＭ２とＰＣＬ３内でイン
クレメントを実行する。

Ｓ３ＸレジスタのデータをデータバスＵＢ２９に転送す
る。

Ｙレジスタのデータを、データバスＵＢ３Ｏに転送する。

ＡＬＵ２Ｏは０Ｒ論理モードであり、一方の入
力はマルチプレクス回路２２を介して、データバス
ＬＢ３Ｏのデータが入力される。

他方は入力禁止回路２４が動作してデータφが入力
されているので、ＡＬＵ２Ｏはデータφでない方の入
カデータをＡＬＵ２Ｏの出力に送出するデー夕
転送モードである。

従がつて、データラッチＡＬＴ２５にＹレジス
タ１３のデータが、データバスＵＢ２９と、マルチプ
レクス回路２２と、ＡＬＵ２Ｏを介してラッチされる。

Ｘレジスタ１３のデータはデータバスＵＢ２９と、マルチプレクス回路２３を介して、
データラッチＢＬＴ２６にランチされる。

Ｓφ：バス・ドライバー２７が制御され、データ
ラツチＡＬＴ２５のデータがデータバスＬＢ３Ｏに
、データラッチＢＬＴ２６のデータがデータバスＵＢ２
９に転送される。

Ａレジスタ８はデータバスＬＢ３Ｏのデータを
、Ｅレジスタ９はデータバスＵＢ２９のデータを取り込
む。

以上の動作によりｘレジスタ１４のデータをＥレ
ジスタ９に、Ｙレジスタ１３のデータをＡレジスタ８に
転送するＬＸＹ命令の実行が完了する。

また次のアドレスの命令ＲＯＭアクセスも同時に
行なつている。

ＥＸＥ命令Ａレジスタ８のデータとＥレジスタ９のデータとを交換
する命令である。

この命令によりキャリー，ゼロフラッグは影響されない
。

またＥＸＥ命令は１バイト命令であり、１サイクルで命
令実行を完了する。Ｓφ：命令ＲＯＭ５よりＥＸＥ命
令がアクセスされる。

ＳｌＥＸＥ命令の命令デコーダによる制御信号のアク
セス期間。

Ｓ２プログラムカウンタのＰＣＭ２とＰＣＬ３内で、イ
ンクレメントを実行する。

Ｓ３：Ａレジスタ８のデータをデータバスＬＢ３Ｏと、
マルチプレクス回路ＭＰＸ２２と、ＡＬＵ２Ｏの転送モ
ードを介してデータラッチＡＬ．Ｔ２５に転送する。

Ｅレジスタ９のデータをデータバスＵＢ２９と、マルチプレクス回路ＭＰＸ２３を介してデ
ータラッチＢＬＴ２６に、転送する。

Ｓφ：バス・ドライバー２７が制御され、データラ
ツチＡＬＴ２５のデータがデータバスＵＢ２９に、デ
ータラッチＢＬＴ２６のデータがデータバスＬＢ３Ｏに
転送される。

Ａレジスタ８はデータバスＬＢ３Ｏのデータを、Ｅレジスタ９はデータバスＵＢ２９のデータを取り込む。

以上の動作によりＡレジスタ８のデー夕とＥレジ
スタ９のデータとを交換するＥＸＥ命令が１命令実行サ
イクルで実行完了する。

また、次のアドレスの命令ＲＯＭアクセスも同時
に行なつている。

ＩＡＤＤ命令Ａレジスタ８のデータと、ｘレジスタ１４及びＹレジス
タ１３で指定されるＲＡＭ番地のＲ，ＡＭｌｌの内容を
加算し、Ａレジスタ８へ格納する。

この命令は加算時にキヤリーフラツプのデータが加算さ
れ、加算後に生じたキャリー，ゼロフラッグはそれぞれ
格納する。

またＡＤＤ命令は１バイト命令であり、１サイクルで命
令実行を完了する。Ｓφ：命令Ｒ（５Ｍ５よりＡＤＤ
命令がアクセスされる。

ＳｌＡＤＤ命令の命令デコーダによる、制御信号のア
クセス期間。

Ｓ２：プログラムカウンタのＰＣＭ２とＰＣＬ３内で
、イソクレメントを実行する。

Ｘレジスタ１４のデータがデータバスＵＢ２９を介してＲＡＭアドレスデータの上位４ビッ
トＲＡＭＡＵりとし、Ｙレジス夕１３のデータがデー
タバスＬＢ３Ｏを介してＲＡＭアドレスデータの下位
４ビツトＲＡＭＡＬ．ルとして、ＲＡＭｌｌのアド
レス指定データがＲＡＭアドレスラツチ１０にラッチ
される。

Ｓ３Ａレジスタ８のデータがデータバスＬＢ３Ｏと、マルチプレクス回路ＭＰＸ２２を介してＡ
ＬＵ２Ｏの入力の一方（Ａ側）に入力される。

Ｓ２で記述したアドレス指定によるＲＡＭｌｌのデータがＲＡＩＳ−４読出し、書込み制
御回路１２と、データバスＵＢ２９と、マルチプレクス
回路２３と、入力禁止回路２４を介して前記ＪＸＬ，Ｕ２Ｏの入力でな
い他方（Ｂ側）に入力される。

またキャリ・フラッグはＡＬＵ２Ｏの最下位ビッ
トに入力される。

ＡＬＵ２Ｏは加算モードであり、Ａレジスタ８のデータと、Ｘレジスタ１４及びＹレジス
タ１３で指定されるアドレスのＲＡＭｌｌのデータと
、キヤリーフラツグとの加算演算を行なう。

この結果をデータラッチＡＬＴ２５にラッチすると
共に、桁上がりの信号によりキヤリーフラックを演算
結果のデータφによりゼロフラッグがセットされる。

Ｓφ：バス・ドライバーが制御され、データラッチ
ＡＬＴ２５のデータがデータバスＬＢ３Ｏに転送される
。

Ａレジスタ８はデータバスＬＢ３Ｏのデータを取り込む。

以上の動作によりＡレジスタ８のデー夕とＸレジ
スタ１４及びＹレジスタ１３で指定されるＲＡＭｌｌの
内容を加算演算し、Ａレジスタ８へ格納するＡＤＤ命令実行が完
了する。

また次のアドレスの命令ＲＯＭアクセスも同時に行な
つている。

ＳＴＢ命令Ｅレジスタ９及びＡレジスタ８のデータを、Ｘレジスタ
１４及びＹレジスタ１３の上位７ビットで指定されるア
ドレス（８ビットでアドレス指定し、４ビット単位のデ
ータを読み書きするＲＡＭｌｌを、アドレスの最下位ビ
ットを無視してＣ４ｒ′，′“φ１３の２つのアドレス
エリアを用いる）に、８ビット単位で、書込み格納する
命令である。

この命令により、キャリー●ゼロフラッグは影響されな
い。

またＳＴＢ命令実行サイクルは１バイトサイクルである
。Ｓφ：命令ＲｉＭ５よりＡＤＤ命令がアクセスさ
れる。

ＳｌＳＴＢ命令の命令デコーダによる制御信号のアク
セス期間。

Ｘレジスタ１４、Ｙレジスタ１３のデータがＲＡＭｌｌのアドレスデータとして、ＲＡＭ
アドレスラッチ１０にラッチされる（ＡＤＤ命令のＳ
２参照）。

Ｓ３：Ａレジスタ８のデータをデータバスＬＢ３Ｏと、
マルチプレクス回路ＭＰＸ２２を介してＡＬ．Ｕ２Ｏに
入力する。

Ｅレジスタ９のデータをデータバスＵＢ２９と、マルチプレクス回路ＭＰＸ２３を介してデ
ータラッチＢＬＴ２６に転送する。

ＡＬＵ２Ｏは転送モードであり、入力されたＡレジスタ８のデータがデータラツチＡｌ．
Ｔ２５にラッチされる。

Ｓφ：バス・ドライバーが制御され、データラッチ
ＡＬＴ２５のデータがデータバス１Ｂ３０に、データラ
ッチＢＬＴ２６のデータバスＵＢ２９に転送される
。

ＲＡＭｌｌはＲＡＭ読み出し書込み回路１２の制御
により、データバスＵＢ２９，ＬＢ３Ｏのデータを同時に格納す５る。

以上の動作によりＡレジスタ８及びＥレジスタ
９のデータをｘレジスタ１４と、Ｙレジスタ１３の上位
７ビットで指定されるアドレスに格納するＳＴＢ命令１（が、１
命令実行サイクルで完了する。

また次のアドレスの命令ＲＯＭアクセスも同時に行
なつている。

ＦＬＤ命令命令語に続く即値語（２バイト目）でＲＡＭｌｊｌｌの
アドレスを指定し、このアドレスのデータをＡレジスタ
８に転送する。

この命令によりキャリー●ゼロフラッグは影響されない
。

またＬＤ命令実行サイクルは２バイト２サイクルである
。（ＩＳφ〜ＩＳ３は１２ｒサイクル目、■Ｓφ〜■Ｓ
３は２サイクル目の命令実行を示す）ＩＳφ：命令Ｒ
ｉＭ５より、ＬＤ命令がアクセスされる。

ＩＳｌＬＤ命令の命令デコードによる、１２サイクル目
の制御信号のアクセス期間。

ＩＳ２プログラムカウンタのＰＣＭ２とＰＣＬ３内で、インクレメントを実行する・
３ＩＳ３：Ｓ２で
インクレメントされたプログラムカウンタのＲＯ
ＭアドレスデータがＲＯＭアドレスラッチ４にラ
ッチされる。

■Ｓφ：命令ＲＯＭ５より２バイト目の即値３
語がアクセスされる。

■ＳｌＬＤ命令の命令デコードによる２サイクル
目の制御信号のアクセス期間。

■Ｓ２プログラムカウンタのＰＣＭ２とＰＣＬ３内
で、インクレメントを実行す４る。

命令ＲＯＭ５より出力されたデータの上
位４ビットＲＯＭＤＵイがデータバスＵＢ２９を
介し、ＲＡＭアドレスの上位４ビットＲＡＭＡＵり
として、ＲＡＭアドレスラッチ１０にラッチされる。

命令ＲＯＭ５の下位４ビット出力ＲＯＭＤＬ口がデータバスＬＢ３Ｏを介し、ＲＡ
Ｍアドレスの下位４ビツトデータＲＡＭ，ＡＬ．ヌ
として、ＲＡＭアドレスラツチ１０にラッチされる
。

■Ｓ３ＲＡＭアドレスラッチ１０で指定されるアド
レスによつて示されるＲＡＭｌｌのデータを、ＲＡＭ読
出し書込み制御回路１１と、データバスＵＢ２９と、マルチプ
レクス回路ｒｌ！４ｐｘ２３とを介してデータラッ
チＢＬＴ２６にラツチする。

Ｓφ：バス・ドライバー２７が制御され、データラ
ツチＢＬＴ２６のデータが、データバスＬＢ３Ｏに転
送される。

Ａレジスタ８はデータバスＬＢ３Ｏのデータを取り込む。

以上により命令語に続く即値語（２バイト目）で
、ＲＡＭｌｌのアドレスを値接指定し、このアドレス
のＲＡＭｌｌデータをＡレジスタ８に転送するＬＤ命
令が２バイト２サイクルで命令実行を完了する。

ハ伊命令命令語の下位４ビットと２バイト目の即値語８ビットの
合計１２ビットのデータをプログラムカウンタにロード
して無条件分岐を行なう命令である。

この命令は２バイト命令であり、２サイクルで命令実行
を完了する。

ＩＳφ：命令ＲＯＭ５より、ＪＭＰ命令がアクセ
スされる。

ＩＳｌＪＭＰ命令の命令デコードによる制御信号の
アクセス期間。

ＩＳ２プログラムカウンタのＰＣＭ２とＰＣＬ３内でインクレメントを実行する。

ＩＳ３：Ｒ′０Ｍアドレスラッチ４にＩＳ２でイン
クレメントされたプログラムカウンタのデータガラ
ツチされる。

■Ｓφ：命令Ｒ′０Ｍ５よりＪＭＰ命令に続く即
値語がアクセスされる。

■ＳｌＪＭＰ命令の命令デコードによる２サイクル
目の実行に必要な制御信号のアクセス期間。

■Ｓ２プログラムカウンタのＰＣＭ２とＰＣＬ３内で、インクレメントを実行する。

■Ｓ３：命令レジスタ６にフエツチされた下位４
ビットデータがデータバスＩＲＬ２８と、マルチプレク
ス回路ＭＰＸｌ７を介して、ＰＣＨｌとＲＯＭアドレス
ラツチ４に転送される。

命令ＲＯＭ５より出力された２バイ卜目の即
値語の上位４ビットデータＲＯＭＤＵイがデータバスＵＢ２９と、マルチプ
レクス回路ＭＰＸｌ８を介してＰＣＭ２とＲＯＭア
ドレスラッチ４に転送される。

また下位４ビットデータＲＯＭＤＬ口はデー
タバスＬＢ３Ｏと、マルチプレクス回路ＭＰＸｌ９
を介してＰＣＬ３とＲＯＭアドレスラッチ４に転送され
る。

従つて、ＲＯＭアドレスラッチ４には無条件
分岐先のＲＯＭアドレスとして、データバスＩ，Ｒ
Ｌ２８，ＵＢ２９，ＵＢ３Ｏを介して、命令語の下位４ビットと、２バイト目の即値語が転送される。

プログラムカウンタは■Ｓ２でイン３クレメ
ントしたが、無条件分岐命令なので、ＲＯＭアドレス
ラッチ４に与えたデータが、ロードされる。

Ｓφ： ■Ｓ３で与えられた無条件分岐先の命令ＲＯＭ
アクセスを行なう。

３以上により、無条件分岐であるル侶命
令を、２バイト２サイクルで実行完了する。

本発明ではＰＣＨｌのアドレスデータを命令デコーダよりデータバスＩＲＬ２８４とＭＰＸｌ
７を介して、ＲＯＭアドレスラツチ４と、プログラム
カウンタＰＣＨｌに与えられるよう構成した。

別の方法としてデータバスＩＲＬ２８のかわりに、デ
ータバスＬＢ３Ｏのデータをラッチする。

このラッチ回路をマルチプレクス回路ＭＰＸｌ７との
間に付加して、ＪＭＰ命令の命令語が出力される１サ
イクル目に、命令ＲＯＭ５の出力下位４ビット（ＲＯＭＤＬ）を、データバスＬＢを介して前述の
ラッチ回路にラッチする。

２サイクル目のＳ３でプログラムカウンタＰＣＭ２、ＰＣＬ３のデータが、データバス１１ＬＢ
より与えられる時、ＰＣＨｌは前記ラッチ回路よりデ
ータを与えられる様にすると、データバスＩＲＬ２８
は不用となる。

１ＲＤＴＢＬ命令命令ＲＯＭ５へのアドレス指定を、プ
ログラムカウンタのデータを変更することなく、ＰＣＨ
ｌと、Ｅレジスタ９（ＰＣＭ２の代り）とＡレジスタ８
（ＰＣＬ３の代り）のデータで行ない、このアドレスで
指定されたＲＯＭ５のデータをＥレジスタ９と、Ａレジ
スタ８に転送する命令である。

この命令は１バイト命令であるが、命令実行には２サイ
クルを必要とする。

ＩＳφ：命令ＲＯＭ５よりＲＤＴＢＬ命令がアク
セスされる。

ＩＳｌＲＤＴＢＬ命令の命令デコードによる制御信
号のアクセス期間。

ＩＳ２：１バイト２サイクル実行命令であるので、
プログラムカウンタのインクレメントは禁止される
。

ＩＳ３：Ｅレジスタ９のデータがデータバスＵＢ２９
と、マルチプレクス回路ＭＰＸｌ８を介して、ＲＯＭア
ドレスラッチ４へ、送られる。

Ａレジスタ８のデータが、データバスＬＢ３Ｏと、マルチプレクス回路ＭＰＸｌ９を介して、ＲＯＭアドレスラツチ４へ
与えられる。

ＰＣＨｌのデータもマルチプレクス回路ＭＰＸｌ７を介してＲＯＭアドレスラッチ
４に与えられる。

プログラムカゥンタＰＣＭ２、ＰＣＬ３はマルチプ
レクス回路ＭＰＸｌ８，ｌ９の出力デー夕の、
ロードを禁止し、ＲＤＴＢＬ命令のあるアドレスが
保持される。

■Ｓφ：ＲＯＭアドレスラッチ４にラッチされた、
ＰＣＨｌと、Ｅレジスタ９と、Ａレジスタ８のデータ
によりアドレスが指定され、命令ＲＯＭ５がアクセスされる。

■ＳｌＲＤＴＢＬ命令の命令デコードによる２サイク
ル目の実行に必要な制御信号のアクセス期間。

■Ｓ２プログラムカウンタのＰＣＭ２とＪＰＣＬ３内で
インクレメントを実行する。

■Ｓ３ＲＯＭ出力の上位４ビットデータＲＯＭＤＵイがデータバスＵＢ２９と、マルチプ
レクス回路ＭＰＸ２３を介してデータラッチＢＬＴ
２６にラッチされる。

ＲＯＭ出力の下位４ビットデータＲＯＭＤＬ口がデータバスＬＢ３Ｏと、マルチプ
レクス回路ＭＰＸ２２と、２ＡＬ−Ｕ２Ｏ（ＡＬ，Ｕは
転送モードである）を介してデータラッチＡＬＴ２
５にラッチされる。

Ｓφ：バスドライバー２７が制御され、データラツ
チＡＬ，Ｔ２５のデータがデータバスＬＢ３Ｏに、デ
ータラッチＢＬＴ２６のデータがデータバスＵＢ２９
に転送される。

Ａレジスタ８はデータバスＬＢ３Ｏのデータを、Ｅレジ
スタ９は、データバスＵＢ２９のデータをそれぞれ取り込！む。

以上の動作によりＰＣＨｌと、Ｅレジスタ９と、
Ａレジスタ８によりアドレス指定を行う。

次に、命令ＲＯＭ５の出力データをＥレジスタ９と、
Ａレジスタ８に転送する。

以上で１バイト２サイクルのＲＤＴＢＬ命令実行が完
了する。

また次のアドレスの命令ＲＯＭアクセスも同時
に行なつている。

ＩＣＡＬＬ命令サブルーチン・コール命令であり、プログラムカウンタ
にはＪｒ！４Ｐ命令と同じく、命令語の下位４ビットと
、２バイト目の即値語８ビットの合計１２ビットデータ
が転送される。

またＣＡＬ，Ｌ命令に続く次の命令の命令Ｒ′０Ｍアド
レスがサブルーチンよりの戻り番地としてスタックポイ
ンタ１５によりアドレス指定されたＲＡＭｌｌのスタッ
ク領域へ待避される。

この命令は２バイト命令であり、２サイクルで命令実行
を終了する。ＩＳφ：命令ＲＯＭ５より、ＣＡＬＬ命
令が、アクセスされる。

ＩＳｌＣＡＬＬ命令の命令デコードによる、制御信
号のアクセス期間。

ＩＳ２プログラムカウンタのＰＣＭ２とＰＣＬ３内で、インクレメントを実行する。

ＣＡＩ上命令により、スタツクポイン夕ＳＰｌ
５のデータがデクレメントされる。

このデータの上位４ビットがデータバスＵＢ２９を
介して、ＲＡＭアトレスデータ（Ｒ７Ｖ．４ＡＵ）
として、下位４ビットが、データバスＬＢ３Ｏを介
してＲＡＭアドレスデータ（ＲＡＭＡＬ）として、ＲＡＭアドレスラツチ
１０に転送される。

ＩＳ３：ＩＳ２でインクレメントしたプログラムカ
ウンタＰＣＨｌ，ＰＣＭ２，ＰＣＬ３のデータがマルチ
プレクス回路 ■止Ｘｌ７，ｌ８，ｌ９を介してＲＯ
Ｍアドレスラッチ４に与えられる。

■Ｓφ：命令の２バイト目である即値語が命令Ｒ
ＯＭ５よりアクセスされる。

プログラムカウンタＰＣＨｌのデー夕がデー
タバスＬＢ３Ｏに転送される。

ＩＳ２でスタックポインタＳＰｌ５のデータにより指定されたＲＡＭｌｌのアドレスにデータバスＬＢ３Ｏのデータが格納される。

■ＳｌＣＡＬ．Ｌ命令の命令デコードによる２サイ
クル目の実行に必要な制御信号のアクセス期間。

ＩＳ２と同様にスタックポインタＳＰｌ５のデータがデクレメントされるとともにデータバスＵＢ２９，ＬＢ３Ｏを介して
ＲＡＭアドレスラッチ１０に与えられる。

■Ｓ３：前述したＪＭＰ命令の■Ｓ３と同様に命
令レジスタ６にフエツチされた下位４ビットデータが
、データバスＩＲＬ２８と、マルチプレクス回路ＭＰＸ
ｌ７を介してＰＣＨｌとＲＯＭアドレスラツチ４へ転送される。

命令ＲＯＭ５より出力された２バイト目の即
値語の上位４ビットデータＲＯＭＤＵイがデータバスＵＢ（）と、マルチプレクス回路ＭＰＸｌ８を介してＰ
ＣＭ２と、ＲＯＭアドレスラツチ４に転送される。

また下位４ビツトデュタＲＯＭＤＬ口もデー
タバスＬＢ３Ｏと、マルチプレクス回路ＭＰＸｌ９
を介してＰＣＬ３とＲＯＭアドレスラッチに転送され
る。

Ｓφ： ■Ｓ２でスタックポインタＳＰｌ５のデータ
により指定されたＲＡＭｌｌのアドレスにＰＣＭ２の
データがデータバスＵＢ２９を介して、ＰＣＬ３のデー
タがデ一タバスＬＢ３Ｏを介して格納される。

（■Ｓ３でプログラムカウンタに、サブルーチン
●コール先のアドレスがロードされるが、プログラム
カウンタをマスタースレーブ方式にし、Ｓ３でマスタに、Ｓ１でスレーブにデータをラッチする様にする
と、このタイミングではズレーブにサブルーチンより
の戻り番地であるＣＡｌ．Ｌ命令に続く次の命令が格
納されているアドレスがあるので、このスレーブの
データをＲＡＭに格納する。

）また、サブルーチン・コール先の命令ＲＯＭアク
セスを同時に行なう。

以上の動作により命令語の下位４ピントと即値語
８ビットによりサブルーチンの先頭アドレスを指定す
るとともに、ＣＡＬ，Ｌ命令の次の命令のアドレスをサブルーチン
からの戻り番地として、ＲＡＭ内に設けたスタック領域
のスタツクポインタで指定されたアドレスに格納するサブルーチン
コール命令の実行を２バイト２サイクルで実行完了する
。

ＲＥＴ命令スタックポインタＳＰｌ５でアドレス指定されるＲＡＭ
ｌｌに設けられたスタック領域のサブルーチンの戻り番
地データを読み出し、このデータをＰＣＨｌ，ＰＣＭ２
，ＰＣＬ３と、ＲＯＭアドレスラッチへ転送する命令で
ある。

またこの命令は１バイト２サイクルで命令実行を完了す
る。ＩＳφ：命令ＲＯＭ５よりＲＥＴ命令がアクセ
スされる。

ＩＳｌＲＥＴ命令の命令デコードによる制御信号の
アクセス期間。

ＲＥＴ命令によりスタックポインタＳＰｌ５のデータ上位４ビットデータがデータバスＵＢ２９を介してＲＡＭアドレス
ラッチ１０に、下位４ビツトデータがデータバスＬ
Ｂ３Ｏを介してＲＡＭアドレスラッチ１０にそれぞれ転送される。

ＩＳ３スタックポインタＳＰｌ５により指定された
ＲＡＭｌｌより８ビットのデータが読み出され、上
位４ビツトデー夕がデータバスＵＢ２９と、マルチ
プレクス回路ＭＰＸｌ８を介してＰＣＭ２とＲ間Ｍ
アドレスラッチ４に与えられる。

下位４ビットデータもデータバスＬＢ３Ｏと、マルチプレクス回路ＭＰＸｌ９を介して
ＰＣＬ３とＲＯＭアドレスラッチ４に与えられる。

スタックポインタＳＰｌ５はインクレメント
を実行する。

■Ｓφ：データ転送動作は行なわれない。

■ＳｌＲＥＴ命令の命令デコードによる２サイクル
の実行に必要な制御信号のアクセス期間。

■Ｓ２：ＩＳ３でインクレメントされたスタツクポ
インタＳＰｌ５のデータがデータバスＵＢ２９，Ｌ
Ｂ３Ｏを介してＲＡＭアドレスラッチ１０に転送される。

■Ｓ３スタックポインタＳＰｌ５により指定され
たＲＡＭｌｌより読み出されたデータがデータバ
スＬＢ３Ｏとマルチプレクス回路ＭＰＸｌ７を介
してＰＣＨｌと、ＲＯＭアドレスラッチ４に与え
られる。

またＰＣＭ２と、ＰＣＬ３のデータもマ
ルチプレクス回路ＭＰＸｌ８，ｌ９を介して、ＲＯＭア
ドレスラッチ４に与えられる。

スタックポインタＳＰｌ５はインクレメ
ントを実行する。

Ｓφ： ■Ｓ３で、ＲＯＭアドレスラッチ４にラッ
チされたデータ（ＲＡＭｌｌのスタツクより読み出
された、サブルーチンよりの戻り番地）をアドレス
として、命令ＲＯＭ５が次の命令をアクセスする。

以上の動作により、スタックポインタＳＰｌ５
でアドレス指定されるＲＡＭｌｌに設けられたスタック
領域のサブルーチンの戻り番地データを読み出して
、プログラムカウンタＰＣＨｌ，ＰＣＭ２，ＰＣＬ
３と、ＲＯＭアドレスラッチへ転送する１バイト２サ
イクル命令実行のＲＥＴ命令が実行完了する。

以上、本発明の実施例に於けるマイクロコンピュータ回
路の動作を、ａ）ＳＴＹ命令、ｂ）ＬＸＹ命令、ｃ）Ｅ
ＸＥ命令、ｄ）ＡＤＤ命令、ｅ）ＳＴＢ命令、ｆ）ＬＤ
命令、ｇ）ＪＭＰ命令、ｈ）ＲＤＴＢＬ命令、ｉ）ＣＡ
Ｌ．Ｌ命令、ｊ）ＲＥＴ命令を用いて命令実行サイクル
の各クロックタイミングごとに説明した。

以下この効果を述べる。

まず第１に内部データバスＵＢ，ＬＢを用いた２バス構
成にデータバスＵＢ，ＬＢのいずれか一方をＡＬＵの一
方の入力に、データバスＵＢ，ＬＢの何れか一方を入力
禁止回路を介してＡＬＵの他方の入力にし、ＡＩ，Ｕの
出力にデータラッチＡｌ．Ｕと入力禁止回路と入力を共
有するデータラッチＢＬＴを設け、データラッチＡＬＴ
＜５ＢＬＴのデータをバス・ドライバーを介してデータ
バスＵＢ，ＬＢに転送することにより、データバスＵＢ
，ＬＢを効率的に使用している。

従つてＡＬＵの論理演算ビット長が４ビットであるに拘
わらず各レジスタや、ＲＡＭや、ＲＯＭのデータが、デ
ータバスＵＢＩ：．ＬＢに転送されもデータラッチＡＬ
Ｔ，ＢＬＴを介して再びデータバスＵＢと、ＬＢに転送
され、このデータが別の各レジスタや、ＲＡＭに与えら
れ取込まれる様になり、８ビットでのデータ転送が１命
令実行サイクルで行なえる。

また前述の動作で、データラッチＡＬＴと、ＢＬＴのデ
ータを入力されたデータバスＵＢ，ＬＢとは逆のデータ
バスＬＢ，ＵＢに転送することにより各レジスタや、Ｒ
ＡＭとのデータ交換が１命令実行サイクルで行なえる。

以上のように２バス構成にデータラッチＡＬＴと、ＢＬ
Ｔと、入力禁止回路を付加することにより、ＡＬＵの論
理演算ビット長は勿論、ビット長倍長のデータ転送、デ
ータバスＵＢとＬＢに接続された各レジスタ、ＲＡＭの
データ交換が１命令実行サイクルで実行可能となつた。
第２にプログラムカウンタの命令ＲＯＭアドレスデータ
と、データバスＵＢ，ＬＢ上のデータとを選択して命令
ＲＯＭアドレスラッチ回路と、プログラムカウンタに与
える様に構成したことにより、回路が簡単になると共に
、前述の２バス構成との組合せで、さらに機能が増加し
た。なお従来の回路では、プログラムカウンタを構成す
る時にマスタースレーグ方式のレジスタ回路では、スレ
ーブのデータがマスターにフィードバックされて戻され
、このフィードバックされるスレーブのデータと、デー
タバスのデータがマルチプレクスされてマスターにラッ
チされ、命令ＲＯＭへのアドレスデータはスレーブより
出力されていた。

従つてデータバス上のデータをプログラムカウンタヘロ
ード２ないでＲＯＭアドレスラッチにだけ与えるには、
プログラムカウンタのスレーブデータと、データバス上
のデータを選択するマルチプレクス回路が必要になる。
つまりマルチプレクス回路が多く必要であり、回路が複
雑である。ところが本実施例により実行できる機能とし
ては各レジスタのデータや、ＲＡｒ！４のデータを、デ
ータバスＵＢ，ＬＢを介してプログラムカウンタにロー
ドすると共に、ＲＯＭアドレスラッチ回路に転送するこ
とにより、各レジスタのデータや、ＲＡＭのデータをプ
ログラムカウンタの命令ＲＯＭアドレスデータとしての
無条件分岐（ジャンプ命令）ができる。

また前述の実行時に、各レジスタのデータやＲＡＭのデ
ータをプログラムカウンタヘロードするのを禁止するこ
とにより、各レジスタのデータや、ＲＡＭのデータで指
定されたアドレスを命令ＲＯＭがアクセスして、命令Ｒ
ＯＭ内に格納された参照データを出力して、各レジスタ
や、ＲＡＭに転送するＲＯＭ内のテーブル参照命令が容
易にできる。

第３にＲＡＭのアドレス指定のＲＡＭアドレスラッチ回
路をデータバスＵＢとＬＢに接続することにより、ＲＡ
Ｍアドレス指定をすべてのレジスタや、命令ＲＯＭや、
スタックポインタで指定できるため、ＲＡＭを有効に利
用できる。

第４にＲＡＭのデータバスＵＢ，ＬＢ上のデータをプロ
グラムカウンタにロードし、プログラムカウンタのデー
タを、データバスＵＢ，ＬＢに出力する時、データバス
ＵＢ，ＬＢ上のデータを、ＲＡＭに書き込む様に構成し
ている。

したがつてサブルーチンコール命令の時にプログラムカ
ウンタのアドレスデータ（サブルーチンよりの戻り番地
）をデータバスＵＢ，ＬＢを介して、ＲＡＭのスタック
に書き込むことができ、戻り番地を待避しなが−ら、他
のクロックタイミングでデータバスＵＢ，ＬＢを介して
サブルーチンの先頭アドレスもロードできるので、命令
実行に際しては基本命令実行サイクル（Ｓφ〜Ｓ３のク
ロックタイミング）を変更しないで、できる。（サブル
ーチンコール命！令は２バイト命令であり、２サイクル
で実行が完了する）リターン命令の時、ＲＡＭのスタッ
ク領域のデータをデータバスＵＢ，ＬＢを介して直接プ
ログラムカウンタにロードする。

（リターン命令は、１バイトであり、２サイクルで実行
が完了する）以上により、プログラムカウンタと、ＲＡ
Ｍのスタック領域とのデータ転送をデータラッチＡＬＴ
，ＢＬＴを介さず、データバスＵＢ，ＬＢだけを介する
ので高速転送が行なえる。また、データ・バスＵＢ，Ｌ
Ｂを常に使用しているためにバスの使用効率が高い。ま
た、命令実行を２サイクルの固定命令サイクルでできる
ため、クロック回路や命令デコーダ簡単になる。第５に
ＲＡＭの読出し、書き込みを４ビット単位、８ビット単
位どちらもできる様にしたことにより、プログラムカウ
ンタのアドレスデータを、スタックに待避したり、スタ
ックの戻り番地データをプログラムカウンタにロードし
て復帰する場合に高速化できる。

４ビット単位のデータ転送では命令実行サイクルが多く
なり、基本的な命令実行サイクル内でできないので、ク
ロック回路や命令デコードが複雑になる。

またデータバスＵＢ，・ＬＢ−．ＲＡＭのデータを読出
し、書込みすることにより、データバスＵＢ及びＬＢに
接続された各レジスタとのデータ転送が容易にできる。
以上、各レジスタや、ＲＡＭのデータ処理時に，ＡＬ．
Ｕの演算処理ビット長だけでなく、ビット倍長の処理も
同一の固定命令サイクルで実行できる。

また、１チップマイクロコンピュータを工場で製造する
場合、１命令ＲｈＭの内容が正しいか、２各回路が正し
く動作しているか、チップ自体のチェックをする必要が
ある。

本実施例の回路構成を用いて、データバスＵＢ，ＬＢが
入出力回路を介して外部と、データ転送ができること、
データバスＵＢ，ＬＢのデータを命令ＲＯＭに取り込む
回路を付加するだけで上記１，２のチェックができる。
１アクセスしたいＲＯＭアドレスデータをＲＯＭアドレ
スラッチに、外部より入出力回路と、データバスＵＢ，
ＬＢと、マルチプレクス回路を介して与え、アクセスさ
れたＲＯＭ出力データをデータバスＵＢ，ＬＢと、入出
力回路を介して外部に出力し、外部でチェックする。

２回路の動作に必要な命令を外部より入出力回路と、デ
ータバスＵＢ，ＬＢを介して命令レジスタにラッチさせ
、この命令を命令デコーダが解読して実行すると共にプ
ログラムカウンタの内容を、データバスＵＢ，ＬＢと、
入出力回路を介して外部に出力する様にし、外部よりチ
ェックしたい命令を順次実行させ、内部状能を外部に出
力し、判別することにより内部の各回路が正しく動作し
ているかチェックできる。

上記実施例より明らかなように本発明によれば倍長処理
及びレジスタ間のデータ交換処理を容易にすると共に、
固定命令サイクルで実行可能としたことにより、タイミ
ングを含めた各回路制御が簡単になり、かつ実行処理ス
ピードが向上する。

またスタック使用命令を基本的な命令サイクルを変更す
ることなく実行できると共に、専用スタックを設けるこ
となく、ＲＡＭと兼用が可能である。したがつてレジス
タ間のデータ交換に、待避レジスタを設けなくてもよい
。また各命令に対して、命令実行サイクルを変更するこ
となく、基本的な命令サイクルとして固定し、回路構成
を簡単にしたため、チツラ゜面積が減少でき、このよう
にチップ面積の減少にもとずいて消費電力の低減を図る
ことができる。

【図面の簡単な説明】

第１図は１バスシステムのブロック図、第２図はそのタ
イミング図、第３図は３バスシステムのブロック図、第
４図はそのタイミング図、第５図は２バスシステムのブ
ロック図、第６図はそのタイミング図、第７図は本発明
の一実施例によるマイクロコンピュータ回路のブロック
図、第８図はそのタイミング図、第９図および第１０図
は要部の詳細な構成を示すブロック図、第１１〜第１４
図はそれぞれ動作を説明するための図である。２０・・・論理演算ユニット、２４・・・・・入力禁
止回路、２５，２６・・・・・データラッチ、２７・・
・・・・バスドライバー、２９，３０・・・・・・デー
タバス。

Claims

【特許請求の範囲】１２組のデータバスと、論理演算ユニットと、入力禁
止回路と、第１、第２の２組のデータラッチと、バスド
ライバを有し、上記データバスの何れか一方を上記論理
演算ユニットの一方の入力に、上記データバスの何れか
一方を上記入力禁止回路を介して上記論理演算ユニット
の他方の入力に接続するとともに、上記論理演算ユニッ
トの出力に接続された上記第１のデータラッチの出力と
、上記入力禁止回路とラッチ入力を共有する上記第２の
データラッチの出力とを上記バスドライバを介して上記
データバスに接続することを特徴とするマイクロコンピ
ュータ回路。２２組のデータバスと、論理演算ユニットと、入力禁
止回路と、第１、第２の２組のデータラッチと、バスド
ライバを有し、上記データバスの何れか一方を上記論理
演算ユニットの一方の入力に、上記データバスの何れか
一方を上記入力禁止回路を介して上記論理演算ユニット
の他方の入力に接続するとともに、上記論理演算ユニッ
トの出力に接続された上記第１のデータラッチの出力と
、上記入力禁止回路とラッチ入力を共有する上記第２の
データラッチの出力とを上記バスドライバを介して上記
データバスに接続するように構成し、かつ第１のデータ
バスに命令ＲＯＭと、ＲＡＭと、プログラマブルカウン
タと、スタックポインタと、レジスタとを接続するとと
もに、第２のデータバスに上記命令ＲＯＭと、上記ＲＡ
Ｍと、上記プログラマブルカウンタと、上記スタックポ
インタと、他のレジスタとを接続したことを特徴とする
マイクロコンピュータ回路。３命令ＲＯＭは、アドレスとしてプログラムカウンタ
の並列出力あるいは第１、第２のデータバス上のデータ
のいずれかが選択入力され、かつ上記選択入力信号は上
記プログラムカウンタにも入力されることを特徴とする
特許請求の範囲第２項記載のマイクロコンピュータ回路
。４ＲＡＭが第１、第２のデータバス上のデータをラッ
チ入力とするＲＡＭアドレス生成用ラッチ回路を備えた
ことを特徴とする特許請求の範囲第２項記載のマイクロ
コンピュータ回路。５ＲＡＭとプログラムカウンタは、命令デコーダから
制御信号によりＲＡＭから第１、第２のデータバスにデ
ータを読み出す時に、上記プログラムカウンタに上記デ
ータバス上のデータをロードし、また上記プログラムカ
ウンタから、上記第１、第２のデータバスにデータが出
力された時に、そのデータを上記ＲＡＭに書き込むよう
に構成されたことを特徴とする特許請求の範囲第２項記
載のマイクロコンピュータ回路。６ＲＡＭは演算論理ユニットの処理ビット長を持つ奇
数領域のＲＡＭと、偶数領域のＲＡＭと、ＲＡＭ読み出
し・書込み制御回路を備え、上記ＲＡＭ読み出し・書込
み制御回路は、命令デコーダからのビット長選択信号と
、ＲＡＭアドレス信号とにより、上記奇数領域ＲＡＭと
、上記偶数領領域ＲＡＭとを選択し、アクセスすること
を特徴とする特許請求の範囲第２項記載のマイクロコン
ピュータ回路。