JPH03201126A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH03201126A JPH03201126A JP1342704A JP34270489A JPH03201126A JP H03201126 A JPH03201126 A JP H03201126A JP 1342704 A JP1342704 A JP 1342704A JP 34270489 A JP34270489 A JP 34270489A JP H03201126 A JPH03201126 A JP H03201126A
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- data
- circuit
- clock signal
- logic operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013479 data entry Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセッサなどのデータ処理装置に
関する。
関する。
従来の技術
第３図は典型的な従来例のマイクロプロセッサ１の構成
概略を示すブロック図である。マイクロプロセッサ１は
、論理演算回路２とたとえばプログラムカウンタなどの
複数のデータ処理回路（以下、処理回路と略す）３を備
え、これらはバスライン４を介して相互に接続される。
概略を示すブロック図である。マイクロプロセッサ１は
、論理演算回路２とたとえばプログラムカウンタなどの
複数のデータ処理回路（以下、処理回路と略す）３を備
え、これらはバスライン４を介して相互に接続される。
論理演算回路２とバスライン４との間には、論理演算回
路２で論理演算処理が施されるデータをバスライン４か
ら取込むための入力ゲート回路５．６が設けられ、また
論理演算処理が施されたデータをバスライン４に送出す
るための出力ゲート回ｎ７が設けられる。
路２で論理演算処理が施されるデータをバスライン４か
ら取込むための入力ゲート回路５．６が設けられ、また
論理演算処理が施されたデータをバスライン４に送出す
るための出力ゲート回ｎ７が設けられる。
入力ゲート回路５．６は、ゲート信号Ｇｃｉで制御され
、出力ゲート回路７はゲート信号Ｇｃ。
、出力ゲート回路７はゲート信号Ｇｃ。
で制御される。また論理演算回路２の論理演算出力を記
憶するレジスタ８が設けられ、レジスタ８とバスライン
４との間にも入力ゲート回路９および出力ゲート回路１
０が設けられ、これらはゲート信号Ｇｒｉ、Ｇｒｏでそ
れぞれ制御される。
憶するレジスタ８が設けられ、レジスタ８とバスライン
４との間にも入力ゲート回路９および出力ゲート回路１
０が設けられ、これらはゲート信号Ｇｒｉ、Ｇｒｏでそ
れぞれ制御される。
第４図は、マイクロプロセッサ１の動作を説明するタイ
ムチャートである。第４１１Ｋ （１’）の期間Ｔ１で
第４図（３）のように入力ゲート回路５゜６は導通し、
データがバスライン４から取込まれる。引続く期間Ｔ２
で第４図（２）のように論理演算回路２は論理演算処理
を行い、引続く期間Ｔ３で出力ゲート回路７は導通し、
論理演算処理されたデータがバスライン４に出力される
。このときレジスタ８の入力ゲート回路９も第４図（５
）のように導通し、前記処理済みデータがレジスタ８に
記憶される。
ムチャートである。第４１１Ｋ （１’）の期間Ｔ１で
第４図（３）のように入力ゲート回路５゜６は導通し、
データがバスライン４から取込まれる。引続く期間Ｔ２
で第４図（２）のように論理演算回路２は論理演算処理
を行い、引続く期間Ｔ３で出力ゲート回路７は導通し、
論理演算処理されたデータがバスライン４に出力される
。このときレジスタ８の入力ゲート回路９も第４図（５
）のように導通し、前記処理済みデータがレジスタ８に
記憶される。
発明が解決しようとする課題
従来例のマイクロプロセッサ１は論理演算回路２を用い
る論理演算処理を行うにあたって、クロック信号ＣＫの
２周期が必要であり、マイクロプロセッサｌの処理速度
の向上に限界があるという課題がある。また処理済みデ
ータが論理演算回路２からバスライン４に出力されてい
る期間Ｔ３の間は、バスライン４が論理演算回路２に完
全に支配され、したがって他の処理回路３に関するバス
ライン４を用いるデータの入力／出力を行うことができ
ず、バスライン４の使用効率が劣化してしまうという課
題がある。
る論理演算処理を行うにあたって、クロック信号ＣＫの
２周期が必要であり、マイクロプロセッサｌの処理速度
の向上に限界があるという課題がある。また処理済みデ
ータが論理演算回路２からバスライン４に出力されてい
る期間Ｔ３の間は、バスライン４が論理演算回路２に完
全に支配され、したがって他の処理回路３に関するバス
ライン４を用いるデータの入力／出力を行うことができ
ず、バスライン４の使用効率が劣化してしまうという課
題がある。
本発明の目的は、上述の技術的課題を解消し、処理速度
を向上できるとともにバスラインの使用効率を向上でき
るデータ処理装置を提供することである。
を向上できるとともにバスラインの使用効率を向上でき
るデータ処理装置を提供することである。
課題を解決するための手段
本発明は、入力されたクロック信号に同期し、入力され
たデータに論理演算処理を施す論理演算手段と、 論理演算手段に処理されるデータを転送する第１バスラ
インと、 論理演算手段の出力が転送される第２バスラインとを含
み、 論理演算手段には、処理されるデータがクロック信号の
半周期で第１バスラインから入力され、クロック信号の
引続く半周期で論理演算処理と第２バスラインへの出力
とが行われるようにしたことを特徴とするデータ処理装
置である。
たデータに論理演算処理を施す論理演算手段と、 論理演算手段に処理されるデータを転送する第１バスラ
インと、 論理演算手段の出力が転送される第２バスラインとを含
み、 論理演算手段には、処理されるデータがクロック信号の
半周期で第１バスラインから入力され、クロック信号の
引続く半周期で論理演算処理と第２バスラインへの出力
とが行われるようにしたことを特徴とするデータ処理装
置である。
作 用
本発明に従えば、論理演算手段には処理される入力デー
タがクロック信号の半周期で第１バスラインから入力さ
れ、クロック信号の引続く半周期で論理演算処理と第２
バスラインへの出力とが行われる。すなわち論理演算手
段の論理演算処理に要する時間は、クロック信号の１周
期でよく、従来技術と比較して処理速度を格段に向上で
きる。
タがクロック信号の半周期で第１バスラインから入力さ
れ、クロック信号の引続く半周期で論理演算処理と第２
バスラインへの出力とが行われる。すなわち論理演算手
段の論理演算処理に要する時間は、クロック信号の１周
期でよく、従来技術と比較して処理速度を格段に向上で
きる。
また論理演算手段の出力は、第１バスラインと異なる第
２バスラインに出力される。したがって論理演算手段の
出力が第２バスラインに出力されている期間に第１バス
ラインを用いてデータの転送を行うことができ、バスラ
インの使用効率を向上することができる。
２バスラインに出力される。したがって論理演算手段の
出力が第２バスラインに出力されている期間に第１バス
ラインを用いてデータの転送を行うことができ、バスラ
インの使用効率を向上することができる。
実施例
第１図は本発明のデータ処理装置の一実施例のマイクロ
プロセッサ１１の基本的構成を示すブロック図である。
プロセッサ１１の基本的構成を示すブロック図である。
マイクロプロセッサ１１は、データに論理演算処理を施
す論理演算回路（ＡＬＵ）１２と、論理演算回路１２で
処理されたデータが記憶されるレジスタ１３と、たとえ
ばプログラムカウンタなどのその他の処理回路１４と、
これらの回路の間を接続しデータが転送される第１バス
ライン１５とが備えられる。
す論理演算回路（ＡＬＵ）１２と、論理演算回路１２で
処理されたデータが記憶されるレジスタ１３と、たとえ
ばプログラムカウンタなどのその他の処理回路１４と、
これらの回路の間を接続しデータが転送される第１バス
ライン１５とが備えられる。
論理演算回路１２と第１バスライン１５との間には、処
理されるデータを論理演算回路１２に取込むための入力
ゲート回路１６．１７が設けられ、ゲート信号Ｇｃｉで
制御される。レジスタ１３と第１バスライン１５との間
には、データの入力／出力を行うための入力ゲート回路
１８および出力ゲート回路１９とがそれぞれ設けられ、
これらはゲート信号Ｇｉ １．Ｇｒｏで制御される。
理されるデータを論理演算回路１２に取込むための入力
ゲート回路１６．１７が設けられ、ゲート信号Ｇｃｉで
制御される。レジスタ１３と第１バスライン１５との間
には、データの入力／出力を行うための入力ゲート回路
１８および出力ゲート回路１９とがそれぞれ設けられ、
これらはゲート信号Ｇｉ １．Ｇｒｏで制御される。
マイクロプロセッサ１１には、前記第１バスライン１５
とは別個に、論理演算回路１２の出力を他の回路に転送
するための第２バスライン２０が設けられる。論理演算
回路１２と第２バスライン２０との間には出力ゲート回
路２１が介在され、ゲート信号Ｇｃｏで制御される。ま
たレジスタ１３と第２バスライン２０との間には、入力
ゲート回路２２が設けられ、ゲート信号Ｇｉ２で制御さ
れる。
とは別個に、論理演算回路１２の出力を他の回路に転送
するための第２バスライン２０が設けられる。論理演算
回路１２と第２バスライン２０との間には出力ゲート回
路２１が介在され、ゲート信号Ｇｃｏで制御される。ま
たレジスタ１３と第２バスライン２０との間には、入力
ゲート回路２２が設けられ、ゲート信号Ｇｉ２で制御さ
れる。
第２図はマイクロプロセッサ１１の動作を説明するタイ
ムチャートである。第２図の期間Ｔｌｌで入力ゲート回
路１６が導通し、第１バスライン１５から論理演算回路
１２に処理すべきデータが取込まれる。引続く期間Ｔ１
２では、論理演算回路１２は取込まれたデータに対して
論理演算処理を行うとともに、出力ゲート回路２１およ
びレジスタ１３の入力ゲート回ＩＩ ２２が導通し、処
理済みのデータは第２バスライン２０を介してレジスタ
１３に転送され記憶される。以下、クロック信号ＣＫの
１周期毎に論理演算回路１２へのデータの取込み、論理
演算処理および処理済みデータの出力が行われる。
ムチャートである。第２図の期間Ｔｌｌで入力ゲート回
路１６が導通し、第１バスライン１５から論理演算回路
１２に処理すべきデータが取込まれる。引続く期間Ｔ１
２では、論理演算回路１２は取込まれたデータに対して
論理演算処理を行うとともに、出力ゲート回路２１およ
びレジスタ１３の入力ゲート回ＩＩ ２２が導通し、処
理済みのデータは第２バスライン２０を介してレジスタ
１３に転送され記憶される。以下、クロック信号ＣＫの
１周期毎に論理演算回路１２へのデータの取込み、論理
演算処理および処理済みデータの出力が行われる。
このような論理演算処理は、従来技術と比較して処理速
度が倍に向上されており、マイクロプロセッサ１１の処
理速度を格段に向上することができる。また論理演算回
路１２から処理済みデータが出力されるのは、論理演算
回路１２からの出力用に設けられた第２バスライン２０
であり、この期間Ｔ１２は第１バスライン１５は空き状
態である。したがって期間Ｔ１２において論理演算回路
１２に処理すべき新たなデータを転送したり、また処理
回路１４に各種のデータの転送などを行うことができる
。このため、第１バスライン１５の使用効率が格段に向
上される。
度が倍に向上されており、マイクロプロセッサ１１の処
理速度を格段に向上することができる。また論理演算回
路１２から処理済みデータが出力されるのは、論理演算
回路１２からの出力用に設けられた第２バスライン２０
であり、この期間Ｔ１２は第１バスライン１５は空き状
態である。したがって期間Ｔ１２において論理演算回路
１２に処理すべき新たなデータを転送したり、また処理
回路１４に各種のデータの転送などを行うことができる
。このため、第１バスライン１５の使用効率が格段に向
上される。
発明の効果
以上のように本発明に従えば、論理演算手段には処理さ
れる入力データがクロック信号の半周期で第１バスライ
ンから入力され、クロック信号の引続く半周期で論理演
算処理と第２バスラインへの出力とが行われるようにし
ている。すなわち論理演算手段の論理演算処理に要する
時間は、クロック信号の１周期でよく、従来技術と比較
して処理速度を格段に向上できる。また論理演算手段の
出力は、第１バスラインと異なる第２バスラインに出力
される。したがって論理演算手段の出力が第２バスライ
ンに出力されている期間に第１バスラインを用いてデー
タの転送を行うことができ、バスラインの使用効率を向
上することができる。
れる入力データがクロック信号の半周期で第１バスライ
ンから入力され、クロック信号の引続く半周期で論理演
算処理と第２バスラインへの出力とが行われるようにし
ている。すなわち論理演算手段の論理演算処理に要する
時間は、クロック信号の１周期でよく、従来技術と比較
して処理速度を格段に向上できる。また論理演算手段の
出力は、第１バスラインと異なる第２バスラインに出力
される。したがって論理演算手段の出力が第２バスライ
ンに出力されている期間に第１バスラインを用いてデー
タの転送を行うことができ、バスラインの使用効率を向
上することができる。
第１図は本発明の一実施例のマイクロプロセッサ１１の
基本的構成を示すブロック図、第２図はマイクロプロセ
ッサ１１の動作を説明するためのタイムチャート、第３
図は従来例のマイクロプロセッサ１の基本的構成を説明
するブロック図、第４図はマイクロプロセッサ１の動作
を説明するタイムチャートである。 １１・・・マイクロプロセッサ、１２・・・論理演算回
路、１３・・・レジスタ、１５・・・第１バスライン、
２０・・・第２バスライン
基本的構成を示すブロック図、第２図はマイクロプロセ
ッサ１１の動作を説明するためのタイムチャート、第３
図は従来例のマイクロプロセッサ１の基本的構成を説明
するブロック図、第４図はマイクロプロセッサ１の動作
を説明するタイムチャートである。 １１・・・マイクロプロセッサ、１２・・・論理演算回
路、１３・・・レジスタ、１５・・・第１バスライン、
２０・・・第２バスライン
Claims (1)
- 【特許請求の範囲】 入力されたクロック信号に同期し、入力されたデータに
論理演算処理を施す論理演算手段と、論理演算手段に処
理されるデータを転送する第１バスラインと、 論理演算手段の出力が転送される第２バスラインとを含
み、 論理演算手段には、処理されるデータがクロック信号の
半周期で第１バスラインから入力され、クロック信号の
引続く半周期で論理演算処理と第２バスラインへの出力
とが行われるようにしたことを特徴とするデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342704A JPH03201126A (ja) | 1989-12-28 | 1989-12-28 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342704A JPH03201126A (ja) | 1989-12-28 | 1989-12-28 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201126A true JPH03201126A (ja) | 1991-09-03 |
Family
ID=18355850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342704A Pending JPH03201126A (ja) | 1989-12-28 | 1989-12-28 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201126A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911017A (ja) * | 1972-05-26 | 1974-01-31 | ||
| JPS5537651A (en) * | 1978-09-07 | 1980-03-15 | Matsushita Electric Ind Co Ltd | Microcomputer circuit |
-
1989
- 1989-12-28 JP JP1342704A patent/JPH03201126A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911017A (ja) * | 1972-05-26 | 1974-01-31 | ||
| JPS5537651A (en) * | 1978-09-07 | 1980-03-15 | Matsushita Electric Ind Co Ltd | Microcomputer circuit |
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